JP7231703B2 - 積層セラミックコンデンサ - Google Patents
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Description
上記セラミック素体は、第1方向に相互に対向する第1端面及び第2端面と、上記第1方向に直交する第2方向に相互に対向する第1側面及び第2側面と、を有し、上記第1端面及び上記第2端面に引き出された複数の第1内部電極と、上記第1側面及び、または上記第2側面に引き出された複数の第2内部電極と、が誘電体層を介して交互に積層される。
上記第1外部電極は、上記第1端面を被覆し上記第1側面及び上記第2側面の各々に延出する、上記複数の第1内部電極に接続される。
上記第2外部電極は、上記第2端面を被覆し上記第1側面及び上記第2側面の各々に延出し、上記複数の第1内部電極に接続される。
上記第3外部電極は、上記第1側面に形成された第1側面領域と、上記第2側面に形成された第2側面領域と、を有し、上記複数の第2内部電極に接続される。
上記第1側面領域と上記第2側面領域とは、上記第1方向に沿って相互にずれて形成され、かつ、少なくとも一部が上記第2方向に相互に対向している。
これにより、積層セラミックコンデンサに対して、第3外部電極における半田の表面張力由来の回転モーメントを適度に与えることができる。すなわち、半田中のボイドの除去作用に加えて、積層セラミックコンデンサがリフロー時に過度に回転することを抑制し、設計上の実装位置に近い位置に実装させることができる。したがって、接続信頼性をさらに向上させることができる。
上記構成では、第3外部電極における半田の表面張力によって積層セラミックコンデンサ10が回転した場合、第1外部電極及び第2外部電極の下の半田がその後引き続き溶解して、その表面張力に基づく回転モーメントが第1外部電極及び第2外部電極に付与される。これにより、第3外部電極における半田の表面張力由来の回転モーメントとは逆向きの回転モーメントが付与されることとなる。つまり、積層セラミックコンデンサが設計上の実装位置から回転した場合でも、その後当該実装位置に戻す力が作用し、当該実装位置に近い位置に実装されることとなる。したがって、接続信頼性をさらに向上させることができる。
これにより、積層セラミックコンデンサの大容量化を実現できる。
セラミック素体と、上記セラミック素体にそれぞれ形成された第1外部電極、第2外部電極及び第3外部電極と、を有する積層セラミックコンデンサと、
第1半田を介して上記第1外部電極に接続された第1接続電極と、第2半田を介して上記第2外部電極に接続された第2接続電極と、第3半田を介して上記第3外部電極に接続された第3接続電極と、を有する実装基板と、
を具備する。
上記セラミック素体は、
第1方向に相互に対向する第1端面及び第2端面と、上記第1方向に直交する第2方向に相互に対向する第1側面及び第2側面と、を含み、上記第1端面及び上記第2端面に引き出された複数の第1内部電極と、上記第1側面及びまたは上記第2側面に引き出された複数の第2内部電極と、が誘電体層を介して交互に積層される。
上記第1外部電極は、
上記第1端面を被覆し上記第1側面及び上記第2側面の各々に延出し、かつ上記複数の第1内部電極に接続される。
上記第2外部電極は、
上記第2端面を被覆し上記第1側面及び上記第2側面の各々に延出し、かつ上記複数の第1内部電極に接続される。
上記第3外部電極は、
上記第1側面に形成された第1側面領域と、上記第2側面に形成された第2側面領域と、を有し、上記複数の第2内部電極に接続される。
上記第1側面領域と上記第2側面領域とは、上記第1方向に沿って相互にずれて形成され、かつ、少なくとも一部が上記第2方向に相互に対向している。
図面には、相互に直交するX軸、Y軸、及びZ軸が適宜示されている。X軸、Y軸、及びZ軸は全図において共通である。
図1~3は、本発明の第1実施形態に係る積層セラミックコンデンサ10を示す図である。図1は、積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のA-A'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のB-B'線に沿った断面図である。
また、セラミック素体11のX軸方向における長さ寸法Lは、例えば0.4mm以上3.2mm以下とすることができ、セラミック素体11のZ軸方向における高さ寸法Tは、例えば0.2mm以上1.6mm以下とすることができる。
また、第1側面領域16a及び第2側面領域16bは、X軸方向に相互にずれて配置される。詳細については、後述する。
セラミック素体11は、積層部18と、カバー部19と、を有する。積層部18は、内部電極12,13がセラミック層17を介してZ軸方向に交互に積層された構成を有する。カバー部19は、積層部18のZ軸方向上下面をそれぞれ覆っている。
また、内部電極12,13間のセラミック層17のZ軸方向に沿った厚み寸法は、所望の静電容量、内部電極12,13の層数やセラミック層17の材料、セラミック素体11のサイズ等を考慮して設定でき、例えば0.3μm~2.0μm程度とすることができる。
図5は、積層セラミックコンデンサ10の製造方法を示すフローチャートである。図6は積層セラミックコンデンサ10の製造過程を模式的に示す図である。以下、積層セラミックコンデンサ10の製造方法について、図5及び図6を適宜参照しながら説明する。
ステップS11では、セラミック層17に対応するセラミックグリーンシートに、未焼成の内部電極12,13を形成し、図4に示すように積層することで、図6に示す未焼成のセラミック素体111を作製する。
ステップS12では、ステップS11で得られた未焼成のセラミック素体111を焼結させることにより、図1~4に示すセラミック素体11を作製する。焼成は、例えば、還元雰囲気、又は低酸素分圧雰囲気で行うことができる。なお、未焼成のセラミック素体111を焼成した後、バレル研磨等で面取りしてもよい。
ステップS13では、セラミック素体11に外部電極14,15,16を形成する。外部電極14,15,16は、セラミック素体11に導電性ペーストを塗布し、当該導電性ペーストを焼き付けることにより形成される。セラミック素体11への導電性ペーストの塗布は、例えば、ディップ法、印刷法などの任意の方法で行うことができる。
なお、未焼成のセラミック素体111に外部電極14,15,16形成用の導電性ペーストを塗布し、セラミック素体11及び導電性ペーストを同時に焼成してもよい。
以下、外部電極14,15,16の構成を詳細に説明する。
図7は、積層セラミックコンデンサ10の上面図であり、図8は積層セラミックコンデンサ10の側面図である。
側面外部電極16の第1側面領域16aと第2側面領域16bとは、X軸方向に相互にずれて形成され、かつ、少なくとも一部がY軸方向に相互に対向している。つまり、第1側面領域16aと第2側面領域16bとは、完全にはオフセットされておらず、X軸方向において一部が重なるように形成されている。これにより、後述するように、積層セラミックコンデンサ10が回路基板に実装された際の接続信頼性を高めることができる。
中心線Laは、第1側面領域16aをX軸方向に2等分するようにZ軸方向に延びる線であって、セラミック素体11の高さ寸法Tの1/2の位置におけるX軸方向の中心点Caを通る線である。同様に、中心線Lbは、第2側面領域16bをX軸方向に2等分するようにZ軸方向に延びる線であって、セラミック素体11の高さ寸法Tの1/2の位置におけるX軸方向の中心点Cbを通る線である。
端面電極幅D1,D2は、セラミック素体11の高さ寸法Tの1/2の位置における端面外部電極14,15のX軸方向に沿った寸法であり、Y軸方向に対向する領域各々の寸法の平均値とする。
図9~図11は、積層セラミックコンデンサ10を実装した回路基板100を示す図であり、図9は側面図、図10及び図11は上面図である。
実装基板110は、第1半田H1を介して第1外部電極14に接続された第1接続電極(ランド)121と、第2半田H2を介して第2外部電極15に接続された第2接続電極(ランド)122と、第3半田H3を介して第3外部電極16に接続された第3接続電極(ランド)123と、を有する。
積層セラミックコンデンサ10は、主面11fと実装基板110とがZ軸方向に対向するように、ランド121,122,123上に配置される。
ランド121,122,123は、それぞれ、外部電極14,15,16の接続領域14f,15f,16fよりも大きな略矩形状であって、外縁の各辺が積層セラミックコンデンサ10のX軸方向及びY軸方向に平行となるような位置及び形状で設計されている。例えばランド123は、第1側面領域16a及び第2側面領域16bの双方の接続領域16fをカバーするように、Y軸方向に沿った寸法がセラミック素体11の幅寸法Wよりも大きな略矩形状となるように構成される。ランド121,122,123における設計上の接続領域14f,15f,16fの実装位置を、「設計位置」と称する。
M3=(W/2cosα)×(sinα・F3)=(W×F3×tanα)/2
M3=(F3×G)/2 ・・・(1)
一方で、式(1)を参照し、回転モーメントM3は、ずらし量Gと力F3との積で表される。力F3は、接続領域16fとランド123との間の接続面積に相関を有するため、接続領域16fのX軸方向の長さ寸法に相当するD3とも相関を有する。これにより、(D1+D2)と(G×D3)のバランスを、例えば5.0≦(G×D3)/(D1+D2)≦400の関係を満たすとよく、好ましくは10.0≦(G×D3)/(D1+D2)≦250、より好ましくは20.0≦(G×D3)/(D1+D2)≦100の関係を満たすとよい。の関係を満たすように調整することで、ボイドの除去作用に加えて、上記セルフアライメント作用を発揮させることができる。
積層セラミックコンデンサ10の側面外部電極16は、例えば図12に示すように、セラミック素体11の主面11e,11f及び側面11c,11dを周回する構成でもよい。この場合は、側面外部電極16のうち、セラミック素体11の側面11cに形成された領域を第1側面領域16aとし、他方の側面11dに形成された領域を第2側面領域16bとする。このような構成でも、上述の実施形態と同様の作用効果を得ることができる。
本実施形態の実施例及び比較例として、セラミック素体のサイズ、第3外部電極のずらし量及び外部電極幅を変更した積層セラミックコンデンサのサンプルを作製し、半田中のボイドの有無について確認した。
また、上記寸法のセラミック素体に、側面外部電極の対向する領域が完全にオフセットした状態のサンプルを作製し、比較例2とした。このとき、側面外部電極の側面電極幅D3は350μm、ずらし量Gは350μmとした。
また、上記寸法のセラミック素体に、側面外部電極をずらさずに形成した(ずらし量Gは0)サンプルを作製し、比較例3とした。
さらに、上記寸法のセラミック素体に、側面外部電極の対向する領域が完全にオフセットした状態のサンプルを作製し、比較例4とした。このとき、側面外部電極の側面電極幅D3は350μm、ずらし量Gは350μmとした。
また、上記寸法のセラミック素体に、側面外部電極をずらさずに形成した(ずらし量Gは0)サンプルを作製し、比較例5とした。
さらに、上記寸法のセラミック素体に、側面外部電極の対向する領域が完全にオフセットした状態のサンプルを作製し、比較例6とした。このとき、側面外部電極の側面電極幅D3は350μm、ずらし量Gは350μmとした。
具体的には、半田付け後の回路基板において、積層セラミックコンデンサと基板本体との間にある半田を実装面に平行な1断面で観察した。観察は、800~1500倍の光学顕微鏡で、各実施例及び各比較例ごとに100個のサンプルについて行った。また、2.5μm以上のボイドが観察された場合に、ボイド有りと判定した。
11…セラミック素体
11a,11b…端面
11c,11d…側面
11e,11f…主面
14…第1外部電極
15…第2外部電極
16…第3外部電極
16a…第1側面領域
16b…第2側面領域
100…回路基板
110…実装基板
Claims (14)
- 第1方向に相互に対向する第1端面及び第2端面と、前記第1方向に直交する第2方向に相互に対向する第1側面及び第2側面と、を有し、前記第1端面及び前記第2端面に引き出された複数の第1内部電極と、前記第1側面及び前記第2側面の少なくとも一方に引き出された複数の第2内部電極と、が誘電体層を介して交互に積層されたセラミック素体と、
前記第1端面を被覆し前記第1側面及び前記第2側面の各々に延出し、前記複数の第1内部電極に接続された第1外部電極と、
前記第2端面を被覆し前記第1側面及び前記第2側面の各々に延出し、前記複数の第1内部電極に接続された第2外部電極と、
前記第1側面に形成された第1側面領域と、前記第2側面に形成された第2側面領域と、を有し、前記複数の第2内部電極に接続された第3外部電極と、
を具備し、
前記第1側面領域と前記第2側面領域とは、前記第1方向に沿って相互にずれて形成され、かつ、少なくとも一部が前記第2方向に相互に対向しており、
前記セラミック素体の前記第1方向における寸法が、0.4mm以上0.6mm以下である
積層セラミックコンデンサ。 - 第1方向に相互に対向する第1端面及び第2端面と、前記第1方向に直交する第2方向に相互に対向する第1側面及び第2側面と、を有し、前記第1端面及び前記第2端面に引き出された複数の第1内部電極と、前記第1側面及び前記第2側面の少なくとも一方に引き出された複数の第2内部電極と、が誘電体層を介して交互に積層されたセラミック素体と、
前記第1端面を被覆し前記第1側面及び前記第2側面の各々に延出し、前記複数の第1内部電極に接続された第1外部電極と、
前記第2端面を被覆し前記第1側面及び前記第2側面の各々に延出し、前記複数の第1内部電極に接続された第2外部電極と、
前記第1側面に形成された第1側面領域と、前記第2側面に形成された第2側面領域と、を有し、前記複数の第2内部電極に接続された第3外部電極と、
を具備し、
前記第1側面領域と前記第2側面領域とは、前記第1方向に沿って相互にずれて形成され、かつ、少なくとも一部が前記第2方向に相互に対向しており、
前記セラミック素体の前記第1方向における寸法が、0.6mm以上1.0mm以下である
積層セラミックコンデンサ。 - 請求項2に記載の積層セラミックコンデンサであって、
前記セラミック素体の前記第1方向における寸法が、0.6mm以上0.8mm以下である
積層セラミックコンデンサ。 - 第1方向に相互に対向する第1端面及び第2端面と、前記第1方向に直交する第2方向に相互に対向する第1側面及び第2側面と、を有し、前記第1端面及び前記第2端面に引き出された複数の第1内部電極と、前記第1側面及び前記第2側面の少なくとも一方に引き出された複数の第2内部電極と、が誘電体層を介して交互に積層されたセラミック素体と、
前記第1端面を被覆し前記第1側面及び前記第2側面の各々に延出し、前記複数の第1内部電極に接続された第1外部電極と、
前記第2端面を被覆し前記第1側面及び前記第2側面の各々に延出し、前記複数の第1内部電極に接続された第2外部電極と、
前記第1側面に形成された第1側面領域と、前記第2側面に形成された第2側面領域と、を有し、前記複数の第2内部電極に接続された第3外部電極と、
を具備し、
前記第1側面領域と前記第2側面領域とは、前記第1方向に沿って相互にずれて形成され、かつ、少なくとも一部が前記第2方向に相互に対向しており、
前記セラミック素体の前記第2方向における寸法が、0.2mm以上0.3mm以下である
積層セラミックコンデンサ。 - 第1方向に相互に対向する第1端面及び第2端面と、前記第1方向に直交する第2方向に相互に対向する第1側面及び第2側面と、を有し、前記第1端面及び前記第2端面に引き出された複数の第1内部電極と、前記第1側面及び前記第2側面の少なくとも一方に引き出された複数の第2内部電極と、が誘電体層を介して交互に積層されたセラミック素体と、
前記第1端面を被覆し前記第1側面及び前記第2側面の各々に延出し、前記複数の第1内部電極に接続された第1外部電極と、
前記第2端面を被覆し前記第1側面及び前記第2側面の各々に延出し、前記複数の第1内部電極に接続された第2外部電極と、
前記第1側面に形成された第1側面領域と、前記第2側面に形成された第2側面領域と、を有し、前記複数の第2内部電極に接続された第3外部電極と、
を具備し、
前記第1側面領域と前記第2側面領域とは、前記第1方向に沿って相互にずれて形成され、かつ、少なくとも一部が前記第2方向に相互に対向しており、
前記セラミック素体の前記第2方向における寸法が、0.3mm以上0.5mm以下である
積層セラミックコンデンサ。 - 請求項5に記載の積層セラミックコンデンサであって、
前記セラミック素体の前記第1方向における寸法が、0.3mm以上0.4mm以下である
積層セラミックコンデンサ。 - 請求項1から6のいずれか一項に記載の積層セラミックコンデンサであって、
前記第3外部電極の前記第1方向に沿った寸法をD3とし、前記第1側面領域の前記第1方向における中心線と前記第2側面領域の前記第1方向における中心線との間の前記第1方向におけるずらし量をGとしたときに、前記D3及び前記Gが0.03≦G/D3≦0.50の関係を満たす
積層セラミックコンデンサ。 - 請求項7に記載の積層セラミックコンデンサであって、
前記D3及び前記Gが0.04≦G/D3≦0.40の関係を満たす
積層セラミックコンデンサ。 - 請求項8に記載の積層セラミックコンデンサであって、
前記D3及び前記Gが0.06≦G/D3≦0.40の関係を満たす
積層セラミックコンデンサ。 - 請求項1から9のいずれか一項に記載の積層セラミックコンデンサであって、
前記第1外部電極の前記第1方向における寸法をD1とし、前記第2外部電極の前記第1方向における寸法をD2とし、前記第3外部電極の前記第1方向に沿った寸法をD3とし、前記第1側面領域の前記第1方向における中心線と前記第2側面領域の前記第1方向における中心線との間の前記第1方向におけるずらし量をGとしたときに、前記G、前記D1,前記D2及び前記D3が5.0≦(G×D3)/(D1+D2)≦400の関係を満たす
積層セラミックコンデンサ。 - 請求項10に記載の積層セラミックコンデンサであって、
前記G、前記D1,前記D2及び前記D3が10.0≦(G×D3)/(D1+D2)≦250の関係を満たす
積層セラミックコンデンサ。 - 請求項11に記載の積層セラミックコンデンサであって、
前記G、前記D1,前記D2及び前記D3が20.0≦(G×D3)/(D1+D2)≦100の関係を満たす
積層セラミックコンデンサ。 - 請求項1から12のいずれか一項に記載の積層セラミックコンデンサであって、
23μF以上30μF未満の静電容量を有する
積層セラミックコンデンサ。 - 請求項1から12のいずれか一項に記載の積層セラミックコンデンサであって、
30μF以上47μF以下の静電容量を有する
積層セラミックコンデンサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018171044A JP7006879B2 (ja) | 2018-09-13 | 2018-09-13 | 積層セラミックコンデンサ及び回路基板 |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2022031965A JP2022031965A (ja) | 2022-02-22 |
JP7231703B2 true JP7231703B2 (ja) | 2023-03-01 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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