WO2024009997A1 - 積層セラミックコンデンサ、包装体、及び回路基板 - Google Patents

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WO2024009997A1
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axis
multilayer ceramic
ceramic capacitor
pair
dimension
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城田歩
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太陽誘電株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a high-profile multilayer ceramic capacitor.
  • Patent Document 1 discloses a technique in which a green chip is formed with internal electrodes exposed on the side surface, and a ceramic protective layer is formed by attaching a side surface ceramic green sheet to the side surface. Although such a technique allows the ceramic protective layer to be made thin, reliability of the ceramic protective layer becomes a problem. Therefore, for example, Patent Document 2 discloses a technique in which Sn is added to an internal electrode paste containing Ni to form a barrier section containing Ni and Sn between the internal electrode layer and the side margin to improve insulation. has been done.
  • Patent Document 3 discloses that when an external electrode mainly composed of Cu is baked on a ceramic body having an internal electrode mainly composed of Ni, the Cu in the external electrode reacts with Ni and the internal electrode This paper describes the phenomenon of diffusion into the atmosphere. Due to this phenomenon, in the ceramic body, expansion occurs at the end portion of the internal electrode that is close to the external electrode.
  • an object of the present invention is to provide a multilayer ceramic capacitor, a package, and a package that can improve insulation properties and suppress the occurrence of cracks in a ceramic body in a high-profile configuration. and to provide circuit boards.
  • a multilayer ceramic capacitor has a dimension in a first axis direction that is 1.5 times or more as a dimension in a second axis direction perpendicular to the first axis, and It is mounted on a mounting surface perpendicular to one axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes contain Cu as a main component and cover the pair of end faces.
  • the ceramic body further includes: a laminated part containing Ni as a main component, laminated alternately with ceramic layers along a lamination direction parallel to the first axis or the second axis, and having a plurality of internal electrodes drawn out to a connecting end on the end surface; , a pair of margin parts formed along the lamination direction, covering the lamination part from the width direction of the internal electrode perpendicular to the lamination direction and the third axis, and containing a low melting point metal having a melting point lower than Ni; has.
  • a width dimension of the connection end in the width direction is smaller than a width dimension of the central portion in the third axis direction.
  • a multilayer ceramic capacitor according to another aspect of the present invention has a dimension in a first axis direction that is 1.3 times or more as a dimension in a second axis direction perpendicular to the first axis, and the multilayer ceramic capacitor is mounted perpendicular to the first axis. mounted on the surface.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes contain Cu as a main component and cover the pair of end faces.
  • the ceramic body further includes: a laminated part containing Ni as a main component, laminated alternately with ceramic layers along a lamination direction parallel to the first axis or the second axis, and having a plurality of internal electrodes drawn out to a connecting end on the end surface; , a pair of margin parts formed along the lamination direction, covering the lamination part from the width direction of the internal electrode perpendicular to the lamination direction and the third axis, and containing a low melting point metal having a melting point lower than Ni; has.
  • a width dimension of the connection end in the width direction is smaller than a width dimension of the central portion in the third axis direction.
  • connection end by separating the connection end from the margin part, the influence of the low melting point metal on the connection end is alleviated. This suppresses an increase in the amount of Cu diffused from the external electrode, which may occur due to the low melting point metal during baking of the external electrode. Therefore, with the above configuration, it is possible to increase the insulation in the margin portion by using the low melting point metal and to suppress cracks in the ceramic body due to expansion near the connection end.
  • the low melting point metal may be at least one of Sn, Zn, Al, Ga, Ge, and Ag.
  • the width dimension of the connection end may be 1/2 or more and 3/4 or less of the width dimension of the central portion. Thereby, it is possible to ensure a sufficient distance between the connection end and the margin portion, a sufficient width dimension of the connection end, and to stably connect the connection end to the external electrode.
  • the stacking direction is parallel to the second axis
  • the width direction of the internal electrode may be parallel to the first axis.
  • the main surface may have a higher flatness than the side surface.
  • a package according to another embodiment of the present invention includes a multilayer ceramic capacitor, a carrier tape, and a top tape.
  • the multilayer ceramic capacitor has a dimension in a first axis direction that is 1.5 times or more as a dimension in a second axis direction perpendicular to the first axis, and is mounted on a mounting surface perpendicular to the first axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes contain Cu as a main component and cover the pair of end surfaces.
  • the ceramic body further includes: a laminated part containing Ni as a main component, laminated alternately with ceramic layers along a lamination direction parallel to the first axis or the second axis, and having a plurality of internal electrodes drawn out to a connecting end on the end surface; , a pair of margin parts formed along the lamination direction, covering the lamination part from the width direction of the internal electrode perpendicular to the lamination direction and the third axis, and containing a low melting point metal having a melting point lower than Ni; has.
  • a width dimension of the connection end in the width direction is smaller than a width dimension of the central portion in the third axis direction.
  • the carrier tape has a sealing surface perpendicular to the first axis, and a recess that is recessed from the sealing surface in the first axis direction and accommodates the multilayer ceramic capacitor.
  • the top tape is attached to the sealing surface and covers the recess.
  • a package according to another embodiment of the present invention includes a multilayer ceramic capacitor, a carrier tape, and a top tape.
  • the multilayer ceramic capacitor has a dimension in a first axis direction that is 1.3 times or more as a dimension in a second axis direction perpendicular to the first axis, and is mounted on a mounting surface perpendicular to the first axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes contain Cu as a main component and cover the pair of end faces.
  • the ceramic body further includes: a laminated portion containing Ni as a main component and having a plurality of internal electrodes that are alternately laminated with ceramic layers along a lamination direction parallel to the first axis or the second axis and extended to a connecting end on the end surface; , a pair of margin parts formed along the lamination direction, covering the lamination part from the width direction of the internal electrode perpendicular to the lamination direction and the third axis, and containing a low melting point metal having a melting point lower than Ni; has.
  • a width dimension in the width direction of the connection end is smaller than a width dimension in the width direction of the central portion in the third axial direction.
  • the carrier tape has a sealing surface perpendicular to the first axis, and a recess that is recessed from the sealing surface in the first axis direction and accommodates the multilayer ceramic capacitor.
  • the top tape is attached to the sealing surface and covers the recess.
  • a circuit board includes a multilayer ceramic capacitor and a mounting board.
  • the multilayer ceramic capacitor has a dimension in a first axis direction that is 1.5 times or more as a dimension in a second axis direction perpendicular to the first axis, and is mounted on a mounting surface perpendicular to the first axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes contain Cu as a main component and cover the pair of end faces.
  • the ceramic body further includes: a laminated part containing Ni as a main component, laminated alternately with ceramic layers along a lamination direction parallel to the first axis or the second axis, and having a plurality of internal electrodes drawn out to a connecting end on the end surface; , a pair of margin parts formed along the lamination direction, covering the lamination part from the width direction of the internal electrode perpendicular to the lamination direction and the third axis, and containing a low melting point metal having a melting point lower than Ni; has.
  • a width dimension of the connection end in the width direction is smaller than a width dimension of the central portion in the third axis direction.
  • the mounting board has a mounting surface perpendicular to the first axis, and a pair of connection electrodes provided on the mounting surface to which the pair of external electrodes of the multilayer ceramic capacitor are connected via solder.
  • a circuit board includes a multilayer ceramic capacitor and a mounting board.
  • the multilayer ceramic capacitor has a dimension in a first axis direction that is 1.3 times or more as a dimension in a second axis direction perpendicular to the first axis, and is mounted on a mounting surface perpendicular to the first axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes contain Cu as a main component and cover the pair of end faces.
  • the ceramic body further includes: a laminated part containing Ni as a main component, laminated alternately with ceramic layers along a lamination direction parallel to the first axis or the second axis, and having a plurality of internal electrodes drawn out to a connecting end on the end surface; , a pair of margin parts formed along the lamination direction, covering the lamination part from the width direction of the internal electrode perpendicular to the lamination direction and the third axis, and containing a low melting point metal having a melting point lower than Ni; has.
  • a width dimension of the connection end in the width direction is smaller than a width dimension of the central portion in the third axis direction.
  • the mounting board has a mounting surface perpendicular to the first axis, and a pair of connection electrodes provided on the mounting surface to which the pair of external electrodes of the multilayer ceramic capacitor are connected via solder.
  • the multilayer ceramic capacitor, package, and circuit board of the present invention it is possible to improve insulation properties and suppress the occurrence of cracks in the ceramic body in a high-profile configuration. becomes.
  • FIG. 1 is a perspective view of a multilayer ceramic capacitor according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor taken along line A1-A1' in FIG.
  • FIG. 3 is a cross-sectional view of the multilayer ceramic capacitor taken along line B1-B1' in FIG. 1.
  • FIG. 4 is a partially exploded view showing the ceramic body of the multilayer ceramic capacitor.
  • FIG. 5 is a cross-sectional view of the multilayer ceramic capacitor taken along line A2-A2' in FIG.
  • FIG. 6 is a cross-sectional view of the multilayer ceramic capacitor taken along line B2-B2' in FIG. 1.
  • FIG. 7 is a flowchart showing a method for manufacturing the multilayer ceramic capacitor.
  • FIG. 8A, 8B, and 8C are plan views of the ceramic sheet prepared in step S01, respectively.
  • FIG. 9 is a schematic diagram showing step S02.
  • FIG. 10 is a plan view showing step S03.
  • FIGS. 11A and 11B are cross-sectional views showing step S04, respectively.
  • FIG. 12 is a side view of a circuit board including the multilayer ceramic capacitor.
  • FIG. 13 is a partial plan view of the multilayer ceramic capacitor package.
  • FIG. 14 is a sectional view of the package taken along line C-C' in FIG. 15.
  • FIG. 15 is a sectional view taken along line B1-B1' in FIG. 1 of a multilayer ceramic capacitor according to a second embodiment of the present invention.
  • FIG. 16 is a cross-sectional view of the multilayer ceramic capacitor taken along line D1-D1' in FIG. 1.
  • FIG. 17 is a partially exploded view showing the ceramic body of the multilayer ceramic capacitor.
  • 2 is a cross-sectional view of the multilayer ceramic capacitor taken along line B2-B2' in FIG. 1.
  • FIG. 19 is a cross-sectional view of the multilayer ceramic capacitor taken along line D2-D2' in FIG. 1.
  • 20A, 20B, and 20C are plan views of ceramic sheets prepared in step S01 of the method for manufacturing a multilayer ceramic capacitor, respectively.
  • FIG. 21 is a schematic diagram showing step S02 of the method for manufacturing the multilayer ceramic capacitor.
  • FIG. 22A and 22B are partial cross-sectional views illustrating a method for calculating the flatness of the main surface and side surfaces of the multilayer ceramic capacitor, respectively, and FIG. 22A is a diagram showing a cross section of the central part of the main surface, and FIG. FIG. 2 is a diagram showing a cross section of the central part of the side surface.
  • FIG. 1 to 3 are diagrams showing a multilayer ceramic capacitor 10 according to a first embodiment of the present invention.
  • FIG. 1 is a perspective view of a multilayer ceramic capacitor 10.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line A1-A1' in FIG.
  • FIG. 3 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line B1-B1' in FIG.
  • FIG. 1 and 2 show a longitudinal section of a region including the center of the multilayer ceramic capacitor 10.
  • FIG. 2 shows a cross section along the XZ plane of the central portion of the multilayer ceramic capacitor 10 in the Y-axis direction.
  • FIG. 3 shows a cross section along the YZ plane of the central portion of the multilayer ceramic capacitor 10 in the X-axis direction.
  • the multilayer ceramic capacitor 10 includes a ceramic body 11, a first external electrode 14, and a second external electrode 15.
  • the ceramic body 11 has first and second main surfaces M1 and M2 that are orthogonal to the Z-axis, first and second end surfaces E1 and E2 that are orthogonal to the X-axis, and first and second side surfaces that are orthogonal to the Y-axis. It is configured as a hexahedron having S1 and S2. Note that the "hexahedron" may have a substantially hexahedral shape, and for example, the edges connecting each surface of the ceramic body 11 may be rounded.
  • the main surfaces M1, M2, end surfaces E1, E2, and side surfaces S1, S2 of the ceramic body 11 are all configured as flat surfaces.
  • the flat surface according to the present embodiment does not have to be strictly a flat surface as long as it is recognized as flat when viewed as a whole. It also includes surfaces with gently curved shapes.
  • the multilayer ceramic capacitor 10 is a high-profile type in which the dimension T in the Z-axis direction is at least 1.5 times the dimension W in the Y-axis direction.
  • the capacitance is increased by increasing the dimension T corresponding to the height.
  • the multilayer ceramic capacitor 10 can be mounted in a limited mounting space in the Y-axis direction.
  • the multilayer ceramic capacitor 10 may be a tall type in which the dimension T in the Z-axis direction is 1.3 times or more the dimension W in the Y-axis direction.
  • the dimension L of the ceramic body 11 in the X-axis direction only needs to be larger than the dimension W, and may be smaller than the dimension T.
  • the dimensions T, W, and L of the ceramic body 11 can be arbitrarily determined within a range that satisfies the above conditions.
  • the dimension L can be set to 0.2 mm or more and 1.2 mm or less
  • the dimension W can be set to 0.1 mm or more and 0.7 mm
  • the dimension T is set to 0.1 mm or more and 0.7 mm or less. It can be set to 15 mm or more and 1.0 mm or less.
  • Dimensions T, W, and L are all the maximum dimensions of the multilayer ceramic capacitor 10 in each direction.
  • inner side in the Z-axis direction refers to the side closer to the virtual XY plane that divides the multilayer ceramic capacitor 10 into two equal parts in the Z-axis direction
  • outer side in the Z-axis direction refers to the side far from the virtual XY plane
  • the “inner side in the Y-axis direction” refers to the side closer to the virtual XZ plane that divides the multilayer ceramic capacitor 10 into two equal parts in the Y-axis direction
  • the “outer side in the Y-axis direction” refers to the side closer to the virtual This refers to the side far from the X-Z plane.
  • the first and second external electrodes 14 and 15 extend inward in the X-axis direction from the end surfaces E1 and E2 of the ceramic body 11 along the main surfaces M1 and M2 and the side surfaces S1 and S2, respectively, and and are spaced apart from each other on the side surfaces S1 and S2.
  • the external electrodes 14 and 15 both have a U-shaped cross section along the XY plane and the XZ plane.
  • the external electrodes 14 and 15 are both formed mainly of copper (Cu). Note that in this embodiment, the main component refers to the component with the highest content ratio.
  • the ceramic body 11 has a laminated portion 20 and a pair of margin portions 18.
  • the laminated portion 20 includes a capacitor forming portion 16 and a pair of cover portions 17 .
  • the capacitor forming portion 16 includes a plurality of first and second internal electrodes 12 and 13 alternately stacked with a plurality of ceramic layers 19 along the Z-axis direction.
  • the internal electrodes 12 and 13 and the ceramic layer 19 are each formed into a sheet shape extending along the XY plane.
  • the internal electrodes 12 and 13 are both formed mainly of nickel (Ni).
  • the internal electrodes 12 and 13 face each other in the Z-axis direction in central opposing regions in the X-axis and Y-axis directions.
  • the first internal electrode 12 is drawn out from the opposing region to a connecting end En on the first end surface E1, and is connected to the first external electrode 14 at the connecting end En.
  • the second internal electrode 13 is drawn out from the opposing region to the connection end En on the second end surface E2, and is connected to the second external electrode 15 at the connection end En on the second end surface E2.
  • the direction in which the internal electrodes 12 and 13 are stacked is the “stacking direction”
  • the direction in which the internal electrodes 12 and 13 are pulled out is the “drawing direction”
  • the direction perpendicular to the stacking direction and the drawing direction is "(internal electrode 12 , 13) width direction.
  • the stacking direction is parallel to the Z axis
  • the drawing direction is parallel to the X axis
  • the width direction is parallel to the Y axis.
  • a dielectric ceramic having a high dielectric constant is used to increase the capacitance of each ceramic layer 19 between the internal electrodes 12 and 13.
  • high dielectric constant dielectric ceramics include materials with a perovskite structure containing barium (Ba) and titanium (Ti), typified by barium titanate (BaTiO 3 ).
  • dielectric ceramics include strontium titanate (SrTiO 3 ), calcium titanate (CaTiO 3 ), magnesium titanate (MgTiO 3 ), calcium zirconate (CaZrO3), and calcium zirconate titanate (Ca(Zr,Ti)).
  • strontium titanate SrTiO 3
  • CaTiO 3 calcium titanate
  • MgTiO 3 magnesium titanate
  • CaZrO3 calcium zirconate
  • Ca(Zr,Ti) calcium zirconate titanate
  • CaZrO3 calcium zirconate titanate
  • TiO 2 titanium oxide
  • the pair of cover parts 17 cover the capacitor forming part 16 from both sides in the Z-axis direction, which is the stacking direction.
  • the cover portion 17 is composed of, for example, a laminate of ceramic sheets extending along the XY plane.
  • the dielectric ceramic constituting the cover portion 17 preferably has the same composition as the ceramic layer 19 from the viewpoint of suppressing internal stress.
  • the pair of margin parts 18 are formed along the Z-axis direction and cover the laminated part 20 from the Y-axis direction.
  • the margin portion 18 is later attached to the surface of the laminated portion 20 perpendicular to the Y-axis, as will be described later.
  • the margin portion 18 is made of a ceramic sheet and has a sheet shape extending along the XZ plane.
  • the dielectric ceramic constituting the margin portion 18 preferably has the same composition as the ceramic layer 19 from the viewpoint of suppressing internal stress.
  • the margin portion 18 includes a low melting point metal that has a lower melting point than Ni, which is the main component of the internal electrodes 12 and 13.
  • the low melting point metal is, for example, at least one of tin (Sn), zinc (Zn), aluminum (Al), gallium (Ga), germanium (Ge), and silver (Ag), and is, for example, Sn. is preferred.
  • the margin portion 18 may contain one type of low melting point metal, or may contain multiple types of low melting point metals.
  • the ceramic layer 19 of the laminated portion 20 may contain a low melting point metal at a lower concentration than the margin portion 18, but preferably does not contain a low melting point metal.
  • connection ends En of the external electrodes 14, 15 formed mainly of Cu and the internal electrodes 12, 13 formed mainly of Ni are connected at the end surfaces E1, E2 of the ceramic body 11. It is connected.
  • the external electrodes 14 and 15 are configured as baked films baked onto the ceramic body 11.
  • the corner C in the ceramic body 11 refers to eight portions that interconnect three surfaces: main surfaces M1, M2, end surfaces E1, E2, and side surfaces S1, S2. shall be called.
  • the force to expand caused by the expansion of each internal electrode 12 and 13 is amplified, so the internal stress concentrated at the corner C increases.
  • the larger the internal stress concentrated at the corner C the more likely cracks will occur at the corner C.
  • the crack becomes a path for moisture to enter, and the moisture resistance tends to decrease. Furthermore, in the ceramic body 11, since the corner portions C are covered with the external electrodes 14 and 15, it is difficult to detect cracks generated at the corner portions C by visual inspection.
  • the internal electrodes 12 and 13 move toward the corner C of the ceramic body 11 as Cu in the external electrodes 14 and 15 diffuses into the internal electrodes 12 and 13.
  • the structure is such that the concentration of internal stress can be effectively suppressed. The details of the internal electrodes 12 and 13 will be explained below.
  • FIG. 4 is a diagram showing one ceramic layer 19 on which internal electrodes 12 and 13 are respectively formed. Note that FIG. 4 also shows the margin portion 18 adjacent to the ceramic layer 19.
  • FIG. 5 is a longitudinal cross-sectional view of the multilayer ceramic capacitor 10 taken along line A2-A2' in FIG.
  • FIG. 6 is a longitudinal cross-sectional view of the multilayer ceramic capacitor 10 taken along line B2-B2' in FIG. 5 and 6 each show a cross section of a region including the vicinity of the corner C of the ceramic body 11 in the multilayer ceramic capacitor 10.
  • each internal electrode 12, 13 has a planar shape that narrows inward from both sides in the Y-axis direction at the end in the X-axis direction including the connection end En.
  • the center portions of the internal electrodes 12 and 13 in the X-axis direction are positions that equally divide the opposing region into two in the X-axis direction.
  • connection end En is spaced apart from the margin part 18, and the capacitance forming part 16 has an electrode-free region F that does not include an electrode material and is arranged between the connection end En and the margin part 18. ing.
  • the electrode-free region F does not contain a low melting point metal or contains a low melting point metal at a lower concentration than the margin portion 18.
  • the amount of distribution of the low melting point metal around the connection end En is reduced, and diffusion of Cu from the external electrodes 14 and 15 to the ends of the internal electrodes 12 and 13 including the connection end En is suppressed. Therefore, in the above configuration, while the insulation of the margin portion 18 is maintained by the low melting point metal, expansion of the end portions of the internal electrodes 12 and 13 including the connection end En is suppressed. As a result, in the ceramic body 11, the internal stress caused by the expansion of the internal electrodes 12 and 13 is suppressed, and the occurrence of cracks at the corner C can be suppressed.
  • the internal electrodes 12 and 13 by providing an electrode-free region F, the side surface S , S2.
  • the internal electrodes 12 and 13 are not present in the vicinity of the four ridges along the Z-axis direction.
  • the corner C is less affected by the expansion of the internal electrodes 12 and 13. Further, in the ceramic body 11, internal stress caused by expansion of the internal electrodes 12 and 13 is relaxed in the vicinity of the four ridges. These also make it possible to effectively suppress the occurrence of cracks at the corners C in the ceramic body 11.
  • the width D1 of the connecting end En is preferably 4/5 or less, and more preferably 3/4 or less, of the width D2 of the central portion in the X-axis direction. .
  • the width D1 of the connecting end En is preferably 1/2 or more, and more preferably 2/3 or more, of the width D2 of the central portion in the X-axis direction. .
  • the electrode-free region F between the margin portion 18 and the internal electrodes 12 and 13 is located in the X-axis direction from the portion of the external electrodes 14 and 15 that extends to the main surfaces M1 and M2. Preferably, it extends to the inside of the . Thereby, it is possible to suppress the occurrence of cracks in the portions of the ceramic body 11 covered with the external electrodes 14 and 15, which are difficult to visually inspect.
  • FIG. 7 is a flowchart showing a method for manufacturing the multilayer ceramic capacitor 10 according to this embodiment.
  • 8A to 12 are diagrams showing the manufacturing process of the multilayer ceramic capacitor 10.
  • a method for manufacturing the multilayer ceramic capacitor 10 will be described with reference to these figures as appropriate.
  • Step S01 Ceramic sheet preparation
  • first and second ceramic sheets 101 and 102 for forming the capacitance forming section 16 and a third ceramic sheet 103 for forming the cover section 17 are prepared.
  • 8A, FIG. 8B, and FIG. 8C are plan views of ceramic sheets 101, 102, and 103, respectively.
  • the ceramic sheets 101, 102, and 103 are all configured as unfired dielectric green sheets containing dielectric ceramic as a main component.
  • the material of the ceramic sheet includes, for example, ceramic powder, organic compounds such as a binder and organic solvent, and other additives.
  • the ceramic sheets 101, 102, 103 are formed into a sheet shape using, for example, a roll coater or a doctor blade.
  • each ceramic sheet 101, 102, 103 is configured as a large sheet that is not separated into individual pieces.
  • 8A, 8B, and 8C a first cutting line Lx parallel to the X-axis and a second cutting line Ly parallel to the Y-axis are used as cutting lines when dividing the multilayer ceramic capacitors 10 into individual pieces. Indicated by a dashed line.
  • Unfired conductor patterns 112 and 113 corresponding to the internal electrodes 12 and 13 are formed on the ceramic sheets 101 and 102 constituting the capacitance forming portion 16. No unfired conductor pattern is formed on the third ceramic sheet 103 corresponding to the cover portion 17 where no internal electrodes are provided.
  • the conductive patterns 112 and 113 are formed by applying conductive paste to the ceramic sheets 101 and 102.
  • the method for applying the conductive paste can be arbitrarily selected from known techniques, and for example, a screen printing method or a gravure printing method can be used.
  • each of the conductor patterns 112 and 113 gaps in the X-axis direction along the cutting line Ly are formed at every other cutting line Ly. In the conductor patterns 112 and 113, the gaps are arranged alternately along the X-axis direction.
  • the conductor patterns 112 and 113 are each formed continuously in the Y-axis direction. However, within the conductive patterns 112 and 113, there is provided a region to which no conductive paste is applied, which corresponds to the electrode-free region F.
  • Step S02 Lamination
  • a laminated sheet 104 is produced by laminating the ceramic sheets 101, 102, 103 prepared in step S01 as shown in FIG.
  • the laminated sheet 104 is obtained by integrating the laminated ceramic sheets 101, 102, 103 using hydrostatic pressure, uniaxial pressure, or the like.
  • ceramic sheets 101 and 102 are alternately laminated in the Z-axis direction at positions corresponding to the capacitance forming portions 16. Further, in the laminated sheet 104, third ceramic sheets 103 corresponding to the cover portion 17 are laminated on both sides of the laminated ceramic sheets 101 and 102 in the Z-axis direction.
  • Step S03 Cutting
  • the laminated sheet 104 obtained in step S02 is cut along cutting lines Lx and Ly, as shown in FIG. 10, to obtain an unfired laminated chip 120 corresponding to the laminated portion 20.
  • a cutting device equipped with a push cutting blade, a dicing device equipped with a rotary blade, or the like can be used.
  • Step S04 Margin portion formation
  • an unfired margin portion 118 is formed on the cut surface 120s perpendicular to the Y axis of the stacked chip 120 obtained in step S03. As a result, an unfired ceramic body 11 is produced.
  • the margin portion 118 is formed, for example, by pasting a ceramic sheet or applying ceramic slurry.
  • the material of the margin portion 118 includes, for example, ceramic powder, the above-mentioned low melting point metal, an organic compound such as a binder and an organic solvent, and other additives.
  • a low melting point metal is added to the margin portion 118 so as to have a higher concentration than the ceramic sheets 101 , 102 , 103 forming the laminated chip 120 .
  • the margin portion 18 is formed of a ceramic sheet. This will be explained below using FIGS. 11A and 11B.
  • one cut surface 120s of the laminated chip 120 and the ceramic sheet 118s are opposed to each other.
  • the ceramic sheet 118s is placed on the elastic body R.
  • the other cut surface 120s of the laminated chip 120 is held by a tape Tp.
  • the laminated chip 120 is pressed against the ceramic sheet 118s in the Y-axis direction, and the ceramic sheet 118s is punched out using the cut surface 120s.
  • the ceramic sheet 118s punched out along the periphery of the cut surface 120s sticks to the cut surface 120s, and an unfired margin portion 118 is formed on the cut surface 120s.
  • the ceramic sheet 118s is punched out on the other cut surface 120s of the laminated chip 120, and an unfired margin portion 118 is formed on this cut surface 120s.
  • an unfired ceramic body 11 having a laminated chip 120 and a pair of margin parts 118 is formed.
  • Step S05 Firing
  • the firing temperature in step S05 can be, for example, about 1000 to 1300° C. when a barium titanate (BaTiO 3 )-based material is used. Further, the firing can be performed, for example, under a reducing atmosphere or under a low oxygen partial pressure atmosphere.
  • Step S06 External electrode formation
  • the multilayer ceramic capacitor 10 shown in FIGS. 1 to 3 is manufactured by forming external electrodes 14 and 15 at both ends in the X-axis direction of the ceramic body 11 obtained in step S05.
  • the external electrodes 14 and 15 are formed by applying a conductive paste to the ceramic body 11 and baking it.
  • step S06 Cu in the conductive paste diffuses into the internal electrodes 12, 13 while reacting with Ni forming the internal electrodes 12, 13.
  • the connection ends En of the internal electrodes 12 and 13 are not easily affected by the low melting point metal, so the diffusion of Cu in the vicinity of the connection ends En of the internal electrodes 12 and 13 is suppressed. Generation of cracks is suppressed.
  • FIG. 12 is a side view of a circuit board 200 including the multilayer ceramic capacitor 10 according to this embodiment.
  • the circuit board 200 has a mounting board 210 on which the multilayer ceramic capacitor 10 is mounted.
  • the mounting board 210 includes a base material 211 that extends along the XY plane and has a mounting surface G perpendicular to the Z axis, and a pair of connection electrodes 212 provided on the mounting surface G.
  • the external electrodes 14 and 15 of the multilayer ceramic capacitor 10 are each connected to a pair of connection electrodes 212 of the mounting board 210 via solder H. Thereby, in the circuit board 200, the multilayer ceramic capacitor 10 is fixed to the mounting board 210 and is electrically connected.
  • the multilayer ceramic capacitor 10 when a voltage is applied to the external electrodes 14 and 15 via the connection electrode 212 of the mounting board 210 when the circuit board 200 is driven, electrostriction occurs in the ceramic body 11 due to the piezoelectric effect. known to occur.
  • the electrostriction generated in the ceramic body 11 causes a relatively large deformation in the stacking direction of the internal electrodes 12 and 13.
  • vibration in the thickness direction may occur in the base material 211 of the mounting board 210 due to electrostriction repeatedly occurring in the multilayer ceramic capacitor 10 to which an alternating current voltage is applied.
  • noise may be generated from the base material 211, which is a phenomenon called "sound noise”.
  • an electrode-free region F exists outside the connection end En in the Y-axis direction. Since no piezoelectric effect occurs in the electrode-free region F, by increasing the dimension of the electrode-free region F in the X-axis direction, the amount of deformation of the ceramic body 11 due to electrostriction can be suppressed. Therefore, in this embodiment, it is possible to suppress noise in the circuit board 200.
  • the multilayer ceramic capacitor 10 is prepared in a packaged state as a package 300 when being mounted on the mounting board 210.
  • 13 and 14 are diagrams showing the package 300.
  • FIG. 13 is a partial plan view of the package 300.
  • FIG. 14 is a cross-sectional view of the package 300 taken along line CC' in FIG. 13.
  • the package 300 includes a multilayer ceramic capacitor 10, a carrier tape 310, and a top tape 320.
  • the carrier tape 310 is configured as a long tape extending in the Y-axis direction.
  • a plurality of recesses 311 for accommodating one multilayer ceramic capacitor 10 are arranged at intervals in the Y-axis direction.
  • the carrier tape 310 has a sealing surface P that is an upward facing surface perpendicular to the Z-axis, and the plurality of recesses 311 are recessed downward from the sealing surface P in the Z-axis direction.
  • the carrier tape 310 is configured such that the multilayer ceramic capacitors 10 in the plurality of recesses 311 can be taken out from the sealing surface P side.
  • a plurality of feed holes 312 are provided at positions offset in the X-axis direction from the rows of the plurality of recesses 311, and are arranged at intervals in the Y-axis direction and penetrate in the Z-axis direction.
  • the feed hole 312 is configured as an engagement hole used by the tape transport mechanism to transport the carrier tape 310 in the Y-axis direction.
  • the top tape 320 is attached to the sealing surface P of the carrier tape 310 along the rows of the plurality of recesses 311, and the plurality of recesses 311 containing the plurality of multilayer ceramic capacitors 10 are collectively sealed by the top tape 320. It's covered. As a result, the plurality of multilayer ceramic capacitors 10 are held within the plurality of recesses 311.
  • the first main surface M1 of the ceramic body 11 facing upward in the Z-axis direction faces the top tape 320.
  • the second main surface M2 of the ceramic body 11 facing downward in the Z-axis direction faces the bottom surface of the recess 311.
  • the top tape 320 is peeled off from the sealing surface P of the carrier tape 310 along the Y-axis direction. Thereby, in the package 300, the plurality of recesses 311 in which the plurality of multilayer ceramic capacitors 10 are housed can be sequentially opened upward in the Z-axis direction.
  • the multilayer ceramic capacitor 10 housed in the open recess 110 is taken out with the first main surface M1 of the ceramic body 11 facing upward in the Z-axis direction being attracted to the tip of the suction nozzle of the mounting device.
  • the mounting apparatus moves the multilayer ceramic capacitor 10 onto the mounting surface G of the mounting board 210 by moving the suction nozzle.
  • the mounting device mounts the ceramic body with the second main surface M2 of the ceramic body 11 facing the mounting surface G and with the external electrodes 14 and 15 aligned on the pair of connection electrodes 212 coated with solder paste.
  • the suction by the suction nozzle on the first main surface M1 of No. 11 is released. Thereby, the multilayer ceramic capacitor 10 is placed on the mounting surface G.
  • the solder paste is melted on the mounting board 210 on which the multilayer ceramic capacitor 10 is placed on the mounting surface G using a reflow oven or the like, and then hardened.
  • the external electrodes 14 and 15 of the multilayer ceramic capacitor 10 are connected to the pair of connection electrodes 212 of the mounting board 210 via the solder H, thereby obtaining the circuit board 200 shown in FIG. 12.
  • the multilayer ceramic capacitor 10 according to the second embodiment of the present invention differs from the multilayer ceramic capacitor 10 according to the first embodiment only in the configuration of internal electrodes 12 and 13, and is similar to the multilayer ceramic capacitor 10 according to the first embodiment. It has the appearance shown in FIG.
  • symbol is attached
  • FIG. 15 to 19 are diagrams showing a multilayer ceramic capacitor 10 according to a second embodiment of the present invention.
  • FIG. 15 is a longitudinal cross-sectional view of the multilayer ceramic capacitor 10 taken along the line B1-B1' in FIG.
  • FIG. 16 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line D1-D1' in FIG.
  • FIG. 17 is a diagram showing the ceramic body 11 of the multilayer ceramic capacitor 10 partially exploded into each ceramic layer 19.
  • FIG. 18 is a longitudinal cross-sectional view of the multilayer ceramic capacitor 10 taken along the line B2-B2' in FIG.
  • FIG. 19 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line D2-D2' in FIG. Note that FIG. 17 also shows the margin portion 18 adjacent to the ceramic layer 19.
  • the stacking direction of the internal electrodes 12 and 13 was parallel to the Z-axis, and the width direction of the internal electrodes 12 and 13 was parallel to the Y-axis.
  • the stacking direction is parallel to the Y axis
  • the leading direction of the internal electrodes 12, 13 is parallel to the X axis
  • the internal electrodes 12, 13 are drawn out in a direction parallel to the X axis.
  • the width direction of is parallel to the Z axis.
  • the internal electrodes 12 and 13 of the capacitor forming portion 16 are formed in a sheet shape extending along the XZ plane, and are alternately laminated with the ceramic layer 19 in the Y-axis direction.
  • the pair of cover parts 17 cover the capacitance forming part 16 from the Y-axis direction.
  • the margin section 18 is formed along the Y-axis direction and covers the laminated section 20 from the Z-axis direction.
  • the margin portion 18 includes a low melting point metal having a melting point lower than Ni, which is the main component of the internal electrodes 12 and 13, as in the first embodiment.
  • the width D1 of the connecting end En in the Z-axis direction of the internal electrodes 12 and 13 is larger than the width D2 of the central portion of the internal electrodes 12 and 13 in the Z-axis direction. It's also small.
  • the connection ends En of the internal electrodes 12 and 13 are spaced apart from the margin part 18, and there is an electrode-free area between the end part including the connection end En of the internal electrodes 12 and 13 and the margin part 18. F is placed. Therefore, the distribution of the low melting point metal in the vicinity of the connection end En is suppressed, and the diffusion of Cu from the external electrodes 14, 15 to the ends of the internal electrodes 12, 13 including the connection end En is suppressed.
  • the internal stress caused by the expansion of the internal electrodes 12 and 13 is suppressed, and the occurrence of cracks at the corner C can be suppressed.
  • the total number of stacked internal electrodes 12 and 13 is smaller than in the first embodiment, where the stacking direction is parallel to the Z-axis. Therefore, in the ceramic body 11, the amount of expansion of the internal electrodes 12, 13 in the Y-axis direction due to the diffusion of Cu in the external electrodes 14, 15 can be suppressed as a whole. Therefore, in the ceramic body 11, the internal stress caused by the expansion of the internal electrodes 12 and 13 can be kept small, so that the occurrence of cracks can be suppressed.
  • the width direction of the internal electrodes 12 and 13 is parallel to the Z-axis, the width D1 of the connection end En along the Z-axis direction can be made larger than in the first embodiment. Therefore, a sufficient area of the connection end En on the end surfaces E1 and E2 can be ensured.
  • the width dimension D1 of the connection end En is smaller than the width dimension D2 of the central part of the internal electrodes 12, 13, the connection between the internal electrodes 12, 13 and the external electrodes 14, 15 will be poor. can be suppressed.
  • Method for manufacturing multilayer ceramic capacitor 10 Hereinafter, a method for manufacturing the multilayer ceramic capacitor 10 according to this embodiment will be described.
  • the method for manufacturing the multilayer ceramic capacitor 10 according to this embodiment is performed according to the flowchart shown in FIG. However, in the manufacturing method of this embodiment, the planar shape of the conductor pattern, the number of laminated ceramic sheets, etc. are different from those of the first embodiment.
  • step S01 as shown in the plan views of FIGS. 20A, 20B and 20C, first and second ceramic sheets 101 and 102 for forming the capacitance forming section 16 and a second ceramic sheet for forming the cover section 17 are formed.
  • 3 ceramic sheet 103 is prepared.
  • the ceramic sheets 101, 102, and 103 according to this embodiment extend not along the XY plane but along the XZ plane. Therefore, the ceramic sheets 101, 102, 103 according to the present embodiment have the shapes of the respective ceramic sheets shown in FIGS. 8A, 8B, and 8C stretched in the Y-axis direction as a whole, and The configuration is as if the Y-axis was changed to the Z-axis.
  • the cutting lines used to separate each multilayer ceramic capacitor 10 into individual pieces include a first cutting line Lx parallel to the X-axis and a second cutting line Lz parallel to the Z-axis.
  • step S02 the ceramic sheets 101, 102, and 103 are laminated and pressed in the Y-axis direction to produce a laminated sheet 104.
  • the number of stacked ceramic sheets 101, 102, and 103 is appropriately set depending on the dimension of the ceramic body 11 in the Y-axis direction, and is typically set to be smaller than in the first embodiment.
  • step S03 the unfired laminated chip 120 is obtained by cutting the laminated sheet 104 obtained in step S02 along the cutting lines Lx, Lz.
  • step S04 an unfired margin portion 118 is formed on the cut surface 120s perpendicular to the Z-axis of the laminated chip 120 obtained in step S03. As a result, an unfired ceramic body 11 is produced.
  • step S05 firing
  • step S6 forming external electrodes
  • the main surfaces M1 and M2 have a higher flatness than the side surfaces S1 and S2, as described below. It can be.
  • the side surfaces S1 and S2 are formed by surfaces substantially perpendicular to the Y axis of the laminated sheet 104. As shown in FIGS. 20A, 20B, and 20C, the ceramic sheets 101 and 102 have some regions where conductor patterns 112 and 113 are not formed. Therefore, steps and undulations due to the thickness of the conductive patterns 112 and 113 are likely to be formed on a surface substantially perpendicular to the Y axis of the laminated sheet 104 in which these are laminated. In other words, the flatness of the side surfaces S1 and S2 tends to be low.
  • the main surfaces M1 and M2 are constituted by the margin portion 18.
  • the margin portion 18 is formed by pasting the ceramic sheet 118s on the cut surface 120s of the laminated chip 120 substantially perpendicular to the Z-axis. Since steps and undulations are less likely to be formed on the cut surface 120s and the ceramic sheet 118s, the main surfaces M1 and M2 can have higher flatness than the side surfaces S1 and S2.
  • main surfaces M1 and M2 face the mounting board 210 during mounting on the mounting board 210. Therefore, since the main surfaces M1 and M2 have high flatness, the posture of the multilayer ceramic capacitor 10 on the mounting board 210 can be stabilized. As a result, although the multilayer ceramic capacitor 10 is a tall type with a high center of gravity, it is suppressed from tilting on the mounting board 210. By suppressing the tilt of the multilayer ceramic capacitor 10, contact between the multilayer ceramic capacitor 10 and adjacent electronic components is suppressed, and it becomes possible to suppress defects such as short circuits.
  • the main surfaces M1 and M2 have high flatness, it is easy to adsorb the multilayer ceramic capacitor 10 from the package 300 provided with the multilayer ceramic capacitor 10 with a chip mounter, as shown in FIG. become.
  • the suction nozzle of the chip mounter If there are steps or undulations on the first main surface M1, it becomes difficult for the suction nozzle of the chip mounter to stably adsorb the first main surface M1.
  • the main surfaces M1 and M2 have high flatness, so that the suction nozzle can stably adsorb the first main surface M1. Therefore, in the multilayer ceramic capacitor 10, it is possible to effectively suppress suction failure during mounting.
  • the cross-sectional view of FIG. 22A shows an example in which the first main surface M1 is the measurement target surface.
  • the cross-sectional view of FIG. 22B shows an example in which the first side surface S1 is the surface to be measured.
  • a cross section that is perpendicular to the first main surface M1 and parallel to the XZ plane that equally divides the first main surface M1 into two is exposed.
  • a second virtual line L2 having an interval of 1% (T*0.01) of the dimension T is defined.
  • the distance between two points where the second virtual line L2 and the first main surface M1 intersect is measured as the dimension D3 of the flat area of the first main surface M1. Note that the dimension D3 on the second main surface M2 is also measured in the same manner.
  • a cross section that is perpendicular to the first side surface S1 and parallel to the XY plane that equally divides the first side surface S1 into two is exposed.
  • a fourth virtual line L4 having an interval of 1% of T (T*0.01) is defined. Then, the distance between two points where the fourth virtual line L4 and the first side surface S1 intersect is measured as the dimension D4 of the flat area of the first side surface S1. Note that the dimension D4 on the second side surface S2 is also measured in the same manner.
  • the average value of the dimension D3 on the main surfaces M1 and M2 and the average value of the dimension D4 on the side surfaces S1 and S2 are calculated.
  • the average value of the calculated dimension D3 and the average value of the dimension D4 are compared, and if the average value of the dimension D3 is larger than the average value of the dimension D4, the main surfaces M1 and M2 are higher and flat than the side surfaces S1 and S2. It can be determined that it has a certain degree.
  • the multilayer ceramic capacitor 10 according to the present embodiment can effectively suppress noise in the circuit board 200, as described below.
  • the ceramic body 11 of this embodiment has an electrode-free region F as in the first embodiment, and in addition, the number of stacked internal electrodes 12 and 13 can be reduced. Therefore, in the present embodiment, the amount of deformation due to electrostriction in the ceramic body 11 can be suppressed to a smaller value, and the noise in the circuit board 200 can be suppressed more effectively.
  • Example 1 of the present invention a sample of the multilayer ceramic capacitor 10 according to the first embodiment described above was manufactured. Furthermore, as Example 2 of the present invention, a sample of the multilayer ceramic capacitor 10 according to the second embodiment described above was manufactured.
  • Example 2 of the present invention a sample of the multilayer ceramic capacitor 10 according to the second embodiment described above was manufactured.
  • a comparative example of the present invention a sample of a multilayer ceramic capacitor in which the stacking direction of the internal electrodes 12 and 13 is parallel to the Z-axis, and the width dimension of each internal electrode 12 and 13 in the Y-axis direction is constant along the X-axis direction. was created. 100 samples each of Examples 1 and 2 and Comparative Example were produced.
  • Example 3 of the present invention a sample of the multilayer ceramic capacitor 10 according to the above-described first embodiment was manufactured. Furthermore, as Example 4 of the present invention, a sample of the multilayer ceramic capacitor 10 according to the second embodiment described above was manufactured. 100 samples were each produced for Examples 3 and 4.
  • the dimension L in the X-axis direction is 0.6 mm
  • the dimension W in the Y-axis direction is 0.3 mm
  • the dimension T in the Z-axis direction is 0.5 mm.
  • the thickness of each cover part 17 was 25 ⁇ m
  • the thickness of each margin part 18 was 25 ⁇ m
  • the thickness of each internal electrode 12, 13 and each ceramic layer 19 was 0. .5 ⁇ m.
  • the dimension L in the X-axis direction was 0.6 mm
  • the dimension W in the Y-axis direction was 0.3 mm
  • the dimension T in the Z-axis direction was 0.4 mm.
  • the thickness of each cover portion 17 is 25 ⁇ m
  • the thickness of each margin portion 18 is 25 ⁇ m
  • the thickness of each internal electrode 12, 13 and each ceramic layer 19 is 0.5 ⁇ m. did.
  • the width D2 at the center in the X-axis direction is 0.25 mm
  • the width D1 at the connecting end En is 0.15 mm
  • the width at the end including the connecting end En (without electrode) is 0.25 mm.
  • the dimension of the existence region F) in the X-axis direction was set to 25 ⁇ m.
  • the total number of stacked internal electrodes 12 and 13 was 450 layers.
  • the width D2 at the center in the X-axis direction is 0.45 mm
  • the width D1 at the connecting end En is 0.30 mm
  • the width at the end including the connecting end En (no electrode) is 0.45 mm.
  • the dimension of the existence region F) in the X-axis direction was set to 25 ⁇ m.
  • the total number of stacked internal electrodes 12 and 13 was 250 layers.
  • the width dimension of the internal electrodes 12 and 13 was 0.25 mm, and the total number of stacked internal electrodes 12 and 13 was 450 layers.
  • the width D2 at the central part in the X-axis direction is 0.25 mm
  • the width D1 at the connecting end En is 0.15 mm
  • the width at the end including the connecting end En (no electrode) is 0.25 mm.
  • the dimension of the existence region F) in the X-axis direction was set to 25 ⁇ m.
  • the total number of stacked internal electrodes 12 and 13 was 350 layers.
  • the width D2 at the center in the X-axis direction is 0.35 mm
  • the width D1 at the connecting end En is 0.25 mm
  • the width at the end including the connecting end En (no electrode) is 0.35 mm.
  • the dimension of the existence region F) in the X-axis direction was set to 25 ⁇ m.
  • the total number of stacked internal electrodes 12 and 13 was 250 layers.
  • Examples 1 and 2 and Comparative Example 100 samples each were produced, and the internal cross-sections of the portions covered by the external electrodes 14 and 15 were observed. As a result, no cracks were observed in any of the samples of Examples 1 and 2. On the other hand, in the sample of the comparative example, cracks were observed in at least one of the corners C. This revealed that the samples of Examples 1 and 2 were able to suppress cracking compared to the samples of Comparative Example.
  • Examples 3 and 4 100 samples each were produced, and the internal cross sections of the portions covered by the external electrodes 14 and 15 were observed. As a result, no cracks were observed in any of the samples of Examples 3 and 4. As a result, it was found that the samples of Examples 3 and 4 were able to suppress cracking compared to the samples of Comparative Example.
  • Example 2 the capacitance of 100 samples of each of Examples 1 and 2 was measured under the conditions of 1 kHz and 0.5 Vrms. Then, for each of Examples 1 and 2, the maximum and minimum values with respect to the average value of capacitance were calculated, and it was confirmed whether the maximum and minimum values were within ⁇ 5% of the average value. In Example 2, the maximum and minimum capacitance values were within ⁇ 5% of the average value. On the other hand, in Example 1, the maximum and minimum values of capacitance were not within ⁇ 5%.
  • Example 2 was able to suppress variations in capacitance more than the sample of Example 1. The reason for this is presumed to be that poor connection between the external electrodes 14 and 15 and the internal electrodes 12 and 13 is suppressed in the sample of Example 2.
  • Example 4 The capacitance of 100 samples of each of Examples 3 and 4 was measured under the conditions of 1 kHz and 0.5 Vrms. Then, for each of Examples 3 and 4, the maximum value and minimum value with respect to the average value of capacitance were calculated, and it was confirmed whether the maximum value and minimum value were within ⁇ 5% of the average value. In Example 4, the maximum and minimum capacitance values were within ⁇ 5% of the average value. On the other hand, in Example 3, the maximum and minimum values of capacitance were not within ⁇ 5%.
  • the area of the connecting end En of the internal electrodes 12, 13 on the end surfaces E1, E2 is a factor that greatly contributes to the occurrence of poor connection between the external electrodes 14, 15 and the internal electrodes 12, 13.
  • the thickness is 0.5 ⁇ m and the width of the connection end En is 300 ⁇ m, so the area is 150 ⁇ m 2 multiplied by these.
  • the thickness is 0.5 ⁇ m and the width of the connection end En is 150 ⁇ m, so the area is 75 ⁇ m 2 multiplied by these.
  • connection end En of the internal electrodes 12 and 13 exposed at the end surfaces E1 and E2 is increased by twice that of the sample of Example 1, and the connection end En is It is easy to stably connect to the external electrodes 14 and 15.
  • variation in capacitance was suppressed more than in the sample of Example 1.
  • the thickness is 0.5 ⁇ m and the width of the connection end En is 250 ⁇ m, so the area is 125 ⁇ m 2 multiplied by these.
  • the thickness is 0.5 ⁇ m and the width of the connection end En is 150 ⁇ m, so the area is 75 ⁇ m 2 multiplied by these.
  • the shape of the electrode-free region F in the internal electrodes 12 and 13 can be changed within the scope of the present invention.
  • the electrode-free region F of the internal electrodes 12 and 13 may have a contour including a curve.
  • the shape of the electrode-free region F may be different between the internal electrodes 12 and 13.
  • the first main surface M1 and the second main surface M2 of the ceramic body 11 may be opposite to each other. That is, in the circuit board 200 shown in FIG. 12 and the ceramic body 11 of the multilayer ceramic capacitor 10 in the package 300 shown in FIG. It may face upward in the axial direction.
  • Capacitance forming part 17... Cover part 18... Margin part 19... Ceramic layer 20 Laminated part 200... Circuit board 300... Packaging Body M1, M2...Main surface E1, E2...End surface S1, S2...Side surface En...Connecting end F...Electrode absent area

Abstract

積層セラミックコンデンサは、第１軸方向の寸法が第２軸方向の寸法の１．５倍以上であり、セラミック素体と、一対の外部電極と、を具備する。外部電極は、Ｃｕを主成分とし、セラミック素体の端面を被覆する。セラミック素体は、Ｎｉを主成分とし、第１軸又は第２軸に平行な積層方向に沿ってセラミック層と交互に積層され端面上の接続端まで引き出された複数の内部電極を有する積層部と、内部電極の幅方向から積層部を覆い、Ｎｉよりも融点の低い低融点金属を含む一対のマージン部と、を有する。内部電極では、接続端の幅方向における幅寸法が、第３軸方向における中央部の幅方向における幅寸法よりも小さい。

Description

積層セラミックコンデンサ、包装体、及び回路基板
　本発明は、高背型の積層セラミックコンデンサに関する。
　特許文献１には、内部電極が側面に露出する構成のグリーンチップを形成し、この側面に側面用セラミックグリーンシートを貼り付けて、セラミック保護層を形成する技術が開示されている。このような技術では、セラミック保護層を薄く構成できる一方で、セラミック保護層の信頼性が問題となる。そこで、例えば特許文献２には、Ｎｉを含む内部電極ペースト中にＳｎを添加し、内部電極層とサイドマージンとの間にＮｉとＳｎを含む障壁部を形成し、絶縁性を高める技術が開示されている。
　一方で、特許文献３には、Ｎｉを主成分とする内部電極を有するセラミック素体に、Ｃｕを主成分とする外部電極を焼き付ける際に、外部電極中のＣｕがＮｉと反応しながら内部電極中に拡散する現象について記載されている。この現象により、セラミック素体では、内部電極における外部電極に近接する端部に膨張が発生する。
　セラミック素体では、このような内部電極の膨張によって外部電極に近接する領域のみが積層方向に拡張しようとする。セラミック素体では、これにより生じる内部応力が角部に集中することで、クラックが発生しやすくなる。このようなクラックの発生は、内部電極の積層数の多い高背型の構成においてより顕著となる。
特開２０１２－２０９５３９号公報 特開２０２１－０３４６４８号公報 再表２０１４／１７５０３４号公報
　さらに、絶縁性を高める観点から、セラミック素体にＳｎ等のＮｉよりも低融点の金属を添加すると、外部電極からのＣｕの拡散量がより増加してしまい、クラックがより発生しやすくなる。
　以上のような事情に鑑み、本発明の目的は、高背型の構成において、絶縁性を向上させ、かつ、セラミック素体におけるクラックの発生を抑制することが可能な積層セラミックコンデンサ、包装体、及び回路基板を提供することにある。
　上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．５倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を具備する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、Ｃｕを主成分とし、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　Ｎｉを主成分とし、前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面上の接続端まで引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｎｉよりも融点の低い低融点金属を含む一対のマージン部と、を有する。
　前記内部電極では、前記接続端の前記幅方向における幅寸法が、前記第３軸方向における中央部の前記幅方向における幅寸法よりも小さい。
　本発明の他の形態に係る積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を具備する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、Ｃｕを主成分とし、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　Ｎｉを主成分とし、前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面上の接続端まで引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｎｉよりも融点の低い低融点金属を含む一対のマージン部と、を有する。
　前記内部電極では、前記接続端の前記幅方向における幅寸法が、前記第３軸方向における中央部の前記幅方向における幅寸法よりも小さい。
　上記構成では、接続端がマージン部から離間することで、接続端における低融点金属の影響が緩和される。これにより、外部電極の焼き付け時に、低融点金属によって生じ得る、外部電極からのＣｕの拡散量の増加が抑制される。したがって、上記構成では、低融点金属によってマージン部における絶縁性を高めつつ、接続端近傍の膨張によるセラミック素体のクラックを抑制することが可能となる。
　例えば、前記低融点金属は、Ｓｎ、Ｚｎ、Ａｌ、Ｇａ、Ｇｅ，Ａｇの少なくともいずれか一つであってもよい。
　例えば、前記接続端の前記幅寸法は、前記中央部の前記幅寸法の１／２以上３／４以下であってもよい。これにより、接続端とマージン部との距離を十分に確保しつつ、接続端の幅寸法を十分に確保し、接続端を外部電極と安定して接続させることができる。
　例えば、前記積層方向は、前記第２軸に平行であり、
　前記内部電極の前記幅方向は、前記第１軸に平行であってもよい。
　この場合に、前記主面は、前記側面よりも高い平坦度を有していてもよい。
　本発明の他の形態の包装体は、積層セラミックコンデンサと、キャリアテープと、トップテープと、を具備する。
　前記積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．５倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を有する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、Ｃｕを主成分とし、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　Ｎｉを主成分とし、前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面上の接続端まで引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｎｉよりも融点の低い低融点金属を含む一対のマージン部と、を有する。
　前記内部電極では、前記接続端の前記幅方向における幅寸法が、前記第３軸方向における中央部の前記幅方向における幅寸法よりも小さい。
　前記キャリアテープは、前記第１軸に垂直なシール面と、前記シール面から前記第１軸方向に窪み、前記積層セラミックコンデンサを収容する凹部と、を有する。
　前記トップテープは、前記シール面に貼り付けられ、前記凹部を覆う。
　本発明の他の形態の包装体は、積層セラミックコンデンサと、キャリアテープと、トップテープと、を具備する。
　前記積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を有する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、Ｃｕを主成分とし、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　Ｎｉを主成分とし、前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面上の接続端まで引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｎｉよりも融点の低い低融点金属を含む一対のマージン部と、を有する。
　前記内部電極では、前記接続端の前記幅方向における幅寸法が、前記第３軸方向における中央部の前記幅方向における幅寸法よりも小さい。
　前記キャリアテープは、前記第１軸に垂直なシール面と、前記シール面から前記第１軸方向に窪み、前記積層セラミックコンデンサを収容する凹部と、を有する。
　前記トップテープは、前記シール面に貼り付けられ、前記凹部を覆う。
　本発明の他の形態に係る回路基板は、積層セラミックコンデンサと、実装基板と、を具備する。
　前記積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．５倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を有する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、Ｃｕを主成分とし、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　Ｎｉを主成分とし、前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面上の接続端まで引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｎｉよりも融点の低い低融点金属を含む一対のマージン部と、を有する。
　前記内部電極では、前記接続端の前記幅方向における幅寸法が、前記第３軸方向における中央部の前記幅方向における幅寸法よりも小さい。
　前記実装基板は、前記第１軸に垂直な実装面と、前記実装面に設けられ、前記積層セラミックコンデンサの前記一対の外部電極が半田を介して接続された一対の接続電極と、を有する。
　本発明の他の形態に係る回路基板は、積層セラミックコンデンサと、実装基板と、を具備する。
　前記積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を有する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、Ｃｕを主成分とし、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　Ｎｉを主成分とし、前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面上の接続端まで引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｎｉよりも融点の低い低融点金属を含む一対のマージン部と、を有する。
　前記内部電極では、前記接続端の前記幅方向における幅寸法が、前記第３軸方向における中央部の前記幅方向における幅寸法よりも小さい。
　前記実装基板は、前記第１軸に垂直な実装面と、前記実装面に設けられ、前記積層セラミックコンデンサの前記一対の外部電極が半田を介して接続された一対の接続電極と、を有する。
　以上のように、本発明の積層セラミックコンデンサ、包装体、及び回路基板によれば、高背型の構成において、絶縁性を向上させ、かつ、セラミック素体におけるクラックの発生を抑制することが可能となる。
図１は、本発明の第1実施形態に係る積層セラミックコンデンサの斜視図である。 図２は、上記積層セラミックコンデンサの図１のＡ１－Ａ１’線に沿った断面図である。 図３は、上記積層セラミックコンデンサの図１のＢ１－Ｂ１’線に沿った断面図である。 図４は、上記積層セラミックコンデンサのセラミック素体を部分的に分解して示す図である。 図５は、上記積層セラミックコンデンサの図１のＡ２－Ａ２’線に沿った断面図である。 図６は、上記積層セラミックコンデンサの図１のＢ２－Ｂ２’線に沿った断面図である。 図７は、上記積層セラミックコンデンサの製造方法を示すフローチャートである。 図８Ａ、図８Ｂ及び図８Ｃは、それぞれステップＳ０１で準備されるセラミックシートの平面図である。 図９は、ステップＳ０２を示す模式図である。 図１０は、ステップＳ０３を示す平面図である。 図１１Ａ及び図１１Ｂは、それぞれステップＳ０４を示す断面図である。 図１２は、上記積層セラミックコンデンサを含む回路基板の側面図である。 図１３は、上記積層セラミックコンデンサの包装体の部分平面図である。 図１４は、上記包装体の図１５のＣ－Ｃ’線に沿った断面図である。 図１５は、本発明の第２実施形態に係る積層セラミックコンデンサの図１のＢ１－Ｂ１’線に沿った断面図である。 図１６は、上記積層セラミックコンデンサの図１のＤ１－Ｄ１’線に沿った断面図である。 図１７は、上記積層セラミックコンデンサのセラミック素体を部分的に分解して示す図である。 上記積層セラミックコンデンサの図１のＢ２－Ｂ２’線に沿った断面図である。 図１９は、上記積層セラミックコンデンサの図１のＤ２－Ｄ２’線に沿った断面図である。 図２０Ａ、図２０Ｂ及び図２０Ｃは、それぞれ上記積層セラミックコンデンサの製造方法のステップＳ０１で準備されるセラミックシートの平面図である。 図２１は、上記積層セラミックコンデンサの製造方法のステップＳ０２を示す模式図である。 図２２Ａ及び図２２Ｂは、それぞれ上記積層セラミックコンデンサの主面及び側面の平坦度の算出方法を説明する部分断面図であり、図２２Ａは主面の中央部の断面を示す図であり、図２２Ｂは側面の中央部の断面を示す図である。
　以下、図面を参照しながら、本発明の実施形態に係る積層セラミックコンデンサ１０について説明する。なお、図面には、適宜、相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は、積層セラミックコンデンサ１０に対して固定された固定座標系を規定する。
＜第１実施形態＞
［積層セラミックコンデンサ１０の構成］
　図１～３は、本発明の第１実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ１－Ａ１’線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ１－Ｂ１’線に沿った断面図である。
　図１及び２は、積層セラミックコンデンサ１０の中央部を含む領域の縦断面を示している。具体的に、図２は、積層セラミックコンデンサ１０におけるＹ軸方向の中央部のＸ－Ｚ平面に沿った断面を示している。図３は、積層セラミックコンデンサ１０におけるＸ軸方向の中央部のＹ－Ｚ平面に沿った断面を示している。
　積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、Ｚ軸と直交する第１及び第２主面Ｍ１，Ｍ２と、Ｘ軸と直交する第１及び第２端面Ｅ１，Ｅ２と、Ｙ軸と直交する第１及び第２側面Ｓ１，Ｓ２と、を有する６面体として構成される。なお、「６面体」とは、実質的に６面体状であればよく、例えばセラミック素体１１の各面を接続する稜部が丸みを帯びていてもよい。
　セラミック素体１１の主面Ｍ１，Ｍ２、端面Ｅ１，Ｅ２、及び側面Ｓ１，Ｓ２はいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。
　積層セラミックコンデンサ１０は、Ｚ軸方向の寸法ＴがＹ軸方向の寸法Ｗの１．５倍以上と大きい高背型である。積層セラミックコンデンサ１０では、高さに相当する寸法Ｔを大きくすることで大容量化が図られている。これにより、積層セラミックコンデンサ１０は、Ｙ軸方向に制限された実装スペースに実装可能となる。
　積層セラミックコンデンサ１０は、Ｚ軸方向の寸法ＴがＹ軸方向寸法Ｗの１．３倍以上の高背型であってもよい。
　また、積層セラミックコンデンサ１０では、セラミック素体１１のＸ軸方向の寸法Ｌが、寸法Ｗよりも大きければよく、寸法Ｔよりも小さくてもよい。積層セラミックコンデンサ１０では、上記の条件を満たす範囲内においてセラミック素体１１の寸法Ｔ，Ｗ，Ｌを任意に決定可能である。
　具体的に、積層セラミックコンデンサ１０では、例えば、寸法Ｌを０．２ｍｍ以上１．２ｍｍ以下とすることができ、寸法Ｗを０．１ｍｍ以上０．７ｍｍとすることができ、寸法Ｔを０．１５ｍｍ以上１．０ｍｍ以下とすることができる。寸法Ｔ，Ｗ，Ｌは、いずれも、積層セラミックコンデンサ１０の各方向における最大寸法とする。
　また、以下の説明において、「Ｚ軸方向内側」とは、積層セラミックコンデンサ１０をＺ軸方向に２等分する仮想的なＸ－Ｙ平面に近い側をいい、「Ｚ軸方向外側」とは、上記仮想的なＸ－Ｙ平面から遠い側をいう。同様に、「Ｙ軸方向内側」とは、積層セラミックコンデンサ１０をＹ軸方向に２等分する仮想的なＸ－Ｚ平面に近い側をいい、「Ｙ軸方向外側」とは、上記仮想的なＸ－Ｚ平面から遠い側をいう。
　第１及び第２外部電極１４，１５は、セラミック素体１１の端面Ｅ１，Ｅ２から主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２に沿ってＸ軸方向の内側にそれぞれ延出し、主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２上において相互に離間している。これにより、外部電極１４，１５ではいずれも、Ｘ－Ｙ平面及びＸ－Ｚ平面に沿った断面がＵ字状である。
　外部電極１４，１５は、いずれも銅（Ｃｕ）を主成分として形成されている。なお、本実施形態で主成分とは最も含有比率の高い成分を言うものとする。
　セラミック素体１１は、積層部２０と、一対のマージン部１８と、を有する。積層部２０は、容量形成部１６と、一対のカバー部１７と、を有する。容量形成部１６は、Ｚ軸方向に沿って複数のセラミック層１９と交互に積層された複数の第１及び第２内部電極１２，１３を含む。本実施形態において、内部電極１２，１３及びセラミック層１９は、それぞれ、Ｘ－Ｙ平面に沿って延びるシート状に構成される。
　内部電極１２，１３は、いずれもニッケル（Ｎｉ）を主成分として形成されている。内部電極１２，１３は、Ｘ軸及びＹ軸方向の中央の対向領域において相互にＺ軸方向に対向している。第１内部電極１２は、対向領域から第１端面Ｅ１上の接続端Ｅｎまで引き出され、接続端Ｅｎにおいて第１外部電極１４に接続されている。第２内部電極１３は、対向領域から第２端面Ｅ２上の接続端Ｅｎまで引き出され、第２端面Ｅ２上の接続端Ｅｎにおいて第２外部電極１５に接続されている。
　このような構成により、積層セラミックコンデンサ１０では、外部電極１４，１５間に電圧が印加されると、対向領域において内部電極１２，１３間の複数のセラミック層１９に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４，１５間の電圧に応じた電荷が蓄えられる。
　ここで、内部電極１２，１３の積層されている方向を「積層方向」、内部電極１２、１３の引き出される方向を「引出方向」、積層方向及び引出方向に直交する方向を「（内部電極１２，１３の）幅方向」と定義する。本実施形態において、積層方向はＺ軸に平行な方向であり、引出方向はＸ軸に平行な方向であり、幅方向はＹ軸に平行な方向である。
　積層部２０では、内部電極１２，１３間の各セラミック層１９の静電容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
　なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。
　一対のカバー部１７は、積層方向であるＺ軸方向の両側から容量形成部１６を被覆する。カバー部１７は、例えば、Ｘ－Ｙ平面に沿って延びるセラミックシートの積層体により構成される。カバー部１７を構成する誘電体セラミックスは、内部応力の抑制等の観点から、セラミック層１９と同様の組成系であることが好ましい。
　一対のマージン部１８は、Ｚ軸方向に沿って形成され、Ｙ軸方向から積層部２０を覆う。マージン部１８は、後述するように、積層部２０のＹ軸に垂直な面に後付けされる。例えば、マージン部１８は、セラミックシートにより形成され、Ｘ－Ｚ平面に沿って延びるシート状に構成される。マージン部１８を構成する誘電体セラミックスは、内部応力の抑制等の観点から、セラミック層１９と同様の組成系であることが好ましい。
　さらに、絶縁性を高める観点から、マージン部１８は、内部電極１２，１３の主成分のＮｉよりも融点の低い低融点金属を含む。低融点金属は、例えば、錫（Ｓｎ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ），銀（Ａｇ）の少なくともいずれか一つであり、例えばＳｎであることが好ましい。マージン部１８は、一種類の低融点金属を含んでいてもよいし、複数種類の低融点金属を含んでいてもよい。なお、積層部２０のセラミック層１９は、マージン部１８よりも低濃度の低融点金属を含んでいてもよいが、低融点金属を含まないことが好ましい。
　積層セラミックコンデンサ１０では、Ｃｕを主成分として形成された外部電極１４，１５とＮｉを主成分として形成された内部電極１２，１３の各接続端Ｅｎとがセラミック素体１１の端面Ｅ１，Ｅ２において接続されている。外部電極１４，１５は、セラミック素体１１に焼き付けられる焼き付け膜として構成される。
　外部電極１４，１５がセラミック素体１１に焼き付けられる際には、外部電極１４，１５中のＣｕが内部電極１２，１３を構成するＮｉと反応しながら接続端Ｅｎから内部電極１２，１３中に拡散する。つまり、内部電極１２，１３では、接続端Ｅｎを含むＸ軸方向の端部を構成するＮｉがＣｕと反応して銅ニッケル合金となる。さらに、接続端Ｅｎの近傍に上記低融点金属が分布する場合、内部電極１２，１３におけるＣｕの拡散が更に促進される。
　内部電極１２，１３では、接続端Ｅｎを含むＸ軸方向の端部がＣｕの拡散を受けることでＺ軸に平行な積層方向に膨張する。このため、セラミック素体１１では、内部電極１２，１３の膨張が生じるＸ軸方向の両端部がＺ軸に沿った積層方向に拡張しようとすることによって内部応力が発生する。
　一般的に、セラミック素体１１では、Ｘ軸方向の両端部が拡張しようとすることに起因する内部応力が角部Ｃに集中しやすい。ここで、セラミック素体１１における角部Ｃとは、図１に示すように、主面Ｍ１，Ｍ２、端面Ｅ１，Ｅ２、及び側面Ｓ１，Ｓ２の３つの面を相互に接続する８つの部分を呼称するものとする。
　セラミック素体１１では、内部電極１２，１３の積層数が多くなるほど各内部電極１２，１３の膨張によって生じる拡張しようとする力が増幅されるため、角部Ｃに集中する内部応力が大きくなる。セラミック素体１１では、角部Ｃに集中する内部応力が大きいほど、角部Ｃにクラックが発生しやすくなる。
　積層セラミックコンデンサ１０では、セラミック素体１１の角部Ｃにクラックが発生すると、当該クラックが水分の侵入経路となることで、耐湿性が低下しやすくなる。また、セラミック素体１１では、角部Ｃが外部電極１４，１５に被覆されているため、角部Ｃに発生したクラックを外観検査によって発見することが困難である。
　これに対し、本実施形態に係る積層セラミックコンデンサ１０では、内部電極１２，１３が、外部電極１４，１５中のＣｕの内部電極１２，１３への拡散に伴うセラミック素体１１の角部Ｃへの内部応力の集中を効果的に抑制可能なように構成されている。以下、内部電極１２，１３の詳細について説明する。
　図４は、内部電極１２，１３がそれぞれ形成されたセラミック層１９を１層ずつ示す図である。なお、図４には、セラミック層１９に隣接するマージン部１８も示している。図５は、積層セラミックコンデンサ１０の図１のＡ２－Ａ２’線に沿った縦断面図である。図６は、積層セラミックコンデンサ１０の図１のＢ２－Ｂ２’線に沿った縦断面図である。図５，６はそれぞれ、積層セラミックコンデンサ１０におけるセラミック素体１１の角部Ｃの近傍を含む領域の断面を示している。
　図４に示すように、内部電極１２，１３において、接続端ＥｎのＹ軸方向の幅寸法Ｄ１は、内部電極１２，１３のＸ軸方向における中央部のＹ軸方向の幅寸法Ｄ２よりも小さい。つまり、各内部電極１２，１３は、接続端Ｅｎを含むＸ軸方向の端部においてＹ軸方向の両側から内側に窄んだ平面形状となっている。なお、内部電極１２，１３のＸ軸方向における中央部は、対向領域をＸ軸方向に２等分する位置とする。
　この構成では、接続端Ｅｎはマージン部１８から離間しており、容量形成部１６は、接続端Ｅｎとマージン部１８との間に配置された電極材料を含まない電極不存在領域Ｆを有している。電極不存在領域Ｆは、低融点金属を含まないか、あるいはマージン部１８よりも低い濃度の低融点金属を含む。
　これにより、接続端Ｅｎの周囲における低融点金属の分布量が少なくなり、外部電極１４，１５から接続端Ｅｎを含む内部電極１２，１３の端部へのＣｕの拡散が抑制される。したがって、上記構成では、低融点金属によりマージン部１８の絶縁性が維持されつつも、接続端Ｅｎを含む内部電極１２，１３の端部の膨張が抑制される。この結果、セラミック素体１１では、内部電極１２，１３の膨張によって生じる内部応力が抑制され、角部Ｃにおけるクラックの発生を抑制することができる。
　さらに、図５，６に示すように、内部電極１２，１３では、電極不存在領域Ｆを設けることで、接続端Ｅｎを含むＸ軸方向の端部においてＸ軸方向の中央部よりも側面Ｓ１，Ｓ２との間隔が大きくなっている。セラミック素体１１では、いずれの内部電極１２，１３にも電極不存在領域Ｆを設けることで、Ｚ軸方向に沿った４つの稜部の近傍に内部電極１２，１３が存在していない。
　これにより、セラミック素体１１では、角部Ｃに内部電極１２，１３の膨張による影響がより及びにくくなる。また、セラミック素体１１では、内部電極１２，１３の膨張によって生じる内部応力が４つの稜部の近傍において緩和される。これらによっても、セラミック素体１１では、角部Ｃにおけるクラックの発生を効果的に抑制することができる。
　内部電極１２，１３では、電極不存在領域ＦのＹ軸方向の寸法が大きいほど、マージン部１８からの間隔がより大きくなるため、セラミック素体１１におけるクラックの発生をより効果的に抑制することができる。このため、内部電極１２，１３では、接続端Ｅｎの幅寸法Ｄ１が、Ｘ軸方向の中央部の幅寸法Ｄ２の４／５以下であることが好ましく、３／４以下であることが更に好ましい。
　この一方で、内部電極１２，１３では、電極不存在領域ＦのＹ軸方向の寸法が小さいほど、接続端Ｅｎにおける外部電極１４，１５に対する接続面積が大きくなるため、外部電極１４，１５に対する接続不良の発生をより効果的に抑制することができる。このため、内部電極１２，１３では、接続端Ｅｎの幅寸法Ｄ１が、Ｘ軸方向の中央部の幅寸法Ｄ２の１／２以上であることが好ましく、２／３以上であることが更に好ましい。
　また、マージン部１８と内部電極１２，１３との間の電極不存在領域Ｆは、図５に示すように、外部電極１４，１５における主面Ｍ１，Ｍ２に延出する部分よりもＸ軸方向の内側まで延びていることが好ましい。これにより、外観検査が困難なセラミック素体１１の外部電極１４，１５に被覆された部分におけるクラックの発生を抑制することができる。
［積層セラミックコンデンサ１０の製造方法］
　図７は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図８Ａ～図１２は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、これらの図を適宜参照しながら説明する。
　（ステップＳ０１：セラミックシート準備）
　ステップＳ０１では、容量形成部１６を形成するための第１及び第２セラミックシート１０１，１０２と、カバー部１７を形成するための第３セラミックシート１０３と、を準備する。図８Ａ、図Ｂ及び図８Ｃは、それぞれセラミックシート１０１，１０２，１０３の平面図である。
　セラミックシート１０１，１０２，１０３はいずれも、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。セラミックシートの材料は、例えば、セラミック粉末、バインダ及び有機溶剤等の有機化合物、その他の添加物等を含む。セラミックシート１０１，１０２，１０３は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。
　この段階では、各セラミックシート１０１，１０２，１０３が、個片化されていない大判のシートとして構成される。図８Ａ、図８Ｂ及び図８Ｃには、積層セラミックコンデンサ１０ごとに個片化する際の切断線として、Ｘ軸に平行な第１切断線ＬｘとＹ軸に平行な第２切断線Ｌｙとが一点鎖線で示されている。
　容量形成部１６を構成するセラミックシート１０１，１０２には、内部電極１２，１３に対応する未焼成の導体パターン１１２，１１３が形成されている。内部電極が設けられないカバー部１７に対応する第３セラミックシート１０３には、未焼成の導体パターンが形成されていない。
　導体パターン１１２，１１３は、導体ペーストをセラミックシート１０１，１０２に塗布することによって形成される。導電性ペーストの塗布方法としては、公知の技術から任意に選択可能であり、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。
　導体パターン１１２，１１３にはそれぞれ、切断線Ｌｙに沿ったＸ軸方向の隙間が、切断線Ｌｙ１本置きに形成されている。導体パターン１１２，１１３では、各隙間がＸ軸方向に沿って互い違いの配置となっている。
　導体パターン１１２，１１３は、それぞれ、Ｙ軸方向に関しては連続して形成される。但し、導体パターン１１２，１１３内には、電極不存在領域Ｆに対応する、導電性ペーストが塗布されていない領域が設けられている。
　（ステップＳ０２：積層）
　ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を、図９に示すように積層することにより積層シート１０４を作製する。積層シート１０４は、積層されたセラミックシート１０１，１０２，１０３を静水圧加圧や一軸加圧などによって一体化することで得られる。
　積層シート１０４では、容量形成部１６に対応する位置にセラミックシート１０１，１０２がＺ軸方向に交互に積層されている。また、積層シート１０４では、積層されたセラミックシート１０１，１０２のＺ軸方向の両側にカバー部１７に対応する第３セラミックシート１０３が積層されている。
　（ステップＳ０３：切断）
　ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、図１０に示すように切断線Ｌｘ，Ｌｙに沿って切断することにより、積層部２０に対応する未焼成の積層チップ１２０が得られる。ステップＳ０３における積層シート１０４の切断には、例えば、押し切り刃を備えた切断装置や、回転刃を備えたダイシング装置などを用いることができる。
　（ステップＳ０４：マージン部形成）
　ステップＳ０４では、ステップＳ０３で得られた積層チップ１２０のＹ軸に垂直な切断面１２０ｓに、未焼成のマージン部１１８を形成する。これにより、未焼成のセラミック素体１１が作製される。
　マージン部１１８は、例えば、セラミックシートの貼り付けやセラミックスラリーの塗布等によって形成される。マージン部１１８の材料は、例えば、セラミック粉末、上述の低融点金属、バインダ及び有機溶剤等の有機化合物、その他の添加物等を含む。マージン部１１８には、積層チップ１２０を形成するセラミックシート１０１，１０２，１０３よりも高い濃度となるように、低融点金属が添加される。
　マージン部１８の厚みを均一に、かつ薄く構成する観点から、マージン部１８は、セラミックシートによって形成されることが好ましい。以下、図１１Ａ及び図１１Ｂを用いて説明する。
　図１１Ａに示すように、まず、積層チップ１２０の一方の切断面１２０ｓとセラミックシート１１８ｓとを対向させる。セラミックシート１１８ｓは、弾性体Ｒ上に配置されている。積層チップ１２０は、他方の切断面１２０ｓをテープＴｐによって保持されている。
　続いて、図１１Ａ及びＢに示すように、セラミックシート１１８ｓに対して積層チップ１２０をＹ軸方向に押圧し、切断面１２０ｓによってセラミックシート１１８ｓを打ち抜く。これにより、切断面１２０ｓの周縁に沿って打ち抜かれたセラミックシート１１８ｓが切断面１２０ｓに貼り付き、切断面１２０ｓ上に未焼成のマージン部１１８が形成される。
　同様に、積層チップ１２０の他方の切断面１２０ｓでもセラミックシート１１８ｓを打ち抜き、この切断面１２０ｓ上に未焼成のマージン部１１８を形成する。これにより、積層チップ１２０と一対のマージン部１１８とを有する、未焼成のセラミック素体１１が形成される。
　（ステップＳ０５：焼成）
　ステップＳ０５では、ステップＳ０４で得られたセラミック素体１１を焼成する。ステップＳ０５における焼成温度は、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、焼成温度は１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
　（ステップＳ０６：外部電極形成）
　ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。外部電極１４，１５は、導体ペーストをセラミック素体１１に塗布し、焼き付けることで形成される。
　ステップＳ０６では、導体ペースト中のＣｕが内部電極１２，１３を構成するＮｉと反応しながら内部電極１２，１３中に拡散する。しかしながら、上記のとおり、セラミック素体１１では、内部電極１２，１３の接続端Ｅｎが低融点金属の影響を受けにくいため、内部電極１２，１３の接続端Ｅｎ近傍におけるＣｕの拡散が抑制され、クラックの発生が抑制される。
［積層セラミックコンデンサ１０の実装］
　図１２は、本実施形態に係る積層セラミックコンデンサ１０を含む回路基板２００の側面図である。回路基板２００は、積層セラミックコンデンサ１０が実装される実装基板２１０を有する。実装基板２１０は、Ｘ－Ｙ平面に沿って延び、Ｚ軸に垂直な実装面Ｇを有する基材２１１と、実装面Ｇに設けられた一対の接続電極２１２と、を有する。
　回路基板２００では、積層セラミックコンデンサ１０の外部電極１４，１５がそれぞれ実装基板２１０の一対の接続電極２１２に半田Ｈを介して接続されている。これにより、回路基板２００では、積層セラミックコンデンサ１０が実装基板２１０に対して固定されるとともに電気的に接続されている。
　ここで、積層セラミックコンデンサ１０では、回路基板２００の駆動時、実装基板２１０の接続電極２１２を介して外部電極１４，１５に電圧が印加されると、圧電効果によってセラミック素体１１に電歪が生じることが知られている。セラミック素体１１に生じる電歪では、内部電極１２，１３の積層方向に相対的に大きく変形する。
　回路基板２００では、交流電圧が印加された積層セラミックコンデンサ１０に繰り返し電歪が生じることで、実装基板２１０の基材２１１に厚み方向の振動が発生することがある。回路基板２００では、基材２１１に発生する振動が大きくなると、基材２１１からノイズ音が発生する、いわゆる「音鳴き」という現象が生じることがある。
　この点、本実施形態に係る積層セラミックコンデンサ１０では、接続端ＥｎのＹ軸方向外側に電極不存在領域Ｆが存在する。電極不存在領域Ｆでは圧電効果が生じないため、電極不存在領域ＦのＸ軸方向の寸法を大きくすることで、電歪によるセラミック素体１１の変形量が抑えられる。したがって、本実施形態では、回路基板２００における音鳴きを抑制することができる。
　積層セラミックコンデンサ１０は、実装基板２１０に実装する際に包装体３００として包装された状態で準備される。図１３，１４は、包装体３００を示す図である。図１３は、包装体３００の部分平面図である。図１４は、図１３のＣ－Ｃ’線に沿った包装体３００の断面図である。
　包装体３００は、積層セラミックコンデンサ１０と、キャリアテープ３１０と、トップテープ３２０と、を備える。キャリアテープ３１０は、Ｙ軸方向に延びる長尺状のテープとして構成されている。キャリアテープ３１０には、積層セラミックコンデンサ１０を１個ずつ収容する複数の凹部３１１がＹ軸方向に間隔をあけて配列されている。
　キャリアテープ３１０は、Ｚ軸と直交する上向きの面であるシール面Ｐを有し、複数の凹部３１１はシール面ＰからＺ軸方向下向きに窪んでいる。つまり、キャリアテープ３１０は、シール面Ｐ側から複数の凹部３１１内の積層セラミックコンデンサ１０を取り出すことが可能なように構成されている。
　キャリアテープ３１０では、複数の凹部３１１の列とはＸ軸方向にずれた位置に、Ｙ軸方向に間隔をあけて配列されたＺ軸方向に貫通する複数の送り孔３１２が設けられている。送り孔３１２は、テープ搬送機構がキャリアテープ３１０をＹ軸方向に搬送するために用いられる係合孔として構成される。
　包装体３００では、トップテープ３２０が複数の凹部３１１の列に沿ってキャリアテープ３１０のシール面Ｐに貼り付けられ、複数の積層セラミックコンデンサ１０を収容した複数の凹部３１１がトップテープ３２０によって一括して覆われている。これにより、複数の積層セラミックコンデンサ１０が複数の凹部３１１内に保持される。
　図１４に示すように、キャリアテープ３１０の凹部３１１内の積層セラミックコンデンサ１０では、セラミック素体１１におけるＺ軸方向上方を向いた第１主面Ｍ１がトップテープ３２０と対向している。また、セラミック素体１１のＺ軸方向下方を向いた第２主面Ｍ２は、凹部３１１の底面と対向している。
　包装体３００として包装された積層セラミックコンデンサ１０の実装の際には、キャリアテープ３１０のシール面Ｐからトップテープ３２０をＹ軸方向に沿って剥離させる。これにより、包装体３００では、複数の積層セラミックコンデンサ１０が収容された複数の凹部３１１をＺ軸方向上方に順次開放させることができる。
　開放された凹部１１０に収容された積層セラミックコンデンサ１０は、Ｚ軸方向上方を向いたセラミック素体１１の第１主面Ｍ１が実装装置の吸着ノズルの先端に吸着された状態で取り出される。次に、実装装置は、吸着ノズルを移動させることで、実装基板２１０の実装面Ｇ上に積層セラミックコンデンサ１０を移動させる。
　実装装置は、セラミック素体１１の第２主面Ｍ２を実装面Ｇに対向させ、外部電極１４，１５を半田ペーストが塗布された一対の接続電極２１２上に位置合わせした状態で、セラミック素体１１の第１主面Ｍ１に対する吸着ノズルによる吸着を解除する。これにより、積層セラミックコンデンサ１０が実装面Ｇ上に載置される。
　そして、積層セラミックコンデンサ１０が実装面Ｇ上に載置された実装基板２１０に対してリフロー炉などを用いて半田ペーストを溶融させた後に硬化させる。これにより、積層セラミックコンデンサ１０の外部電極１４，１５が実装基板２１０の一対の接続電極２１２に半田Ｈを介して接続されることで、図１２に示す回路基板２００が得られる。
＜第２実施形態＞
　本発明の第２実施形態に係る積層セラミックコンデンサ１０は、内部電極１２，１３の構成のみが第１実施形態に係る積層セラミックコンデンサ１０と異なり、第１実施形態に係る積層セラミックコンデンサ１０と同様に図１に示す外観を有する。なお、本実施形態において、上述の第１実施形態と同様又は対応する構成については、同一の符号を付して詳細な説明を省略する。
［積層セラミックコンデンサ１０の構成］
　図１５～１９は、本発明の第２実施形態に係る積層セラミックコンデンサ１０を示す図である。図１５は、積層セラミックコンデンサ１０の図１のＢ１－Ｂ１’線に沿った縦断面図である。図１６は、積層セラミックコンデンサ１０の図１のＤ１－Ｄ１’線に沿った横断面図である。図１７は、積層セラミックコンデンサ１０のセラミック素体１１を部分的にセラミック層１９ごとに分解して示す図である。図１８は、積層セラミックコンデンサ１０の図１のＢ２－Ｂ２’線に沿った縦断面図である。図１９は、積層セラミックコンデンサ１０の図１のＤ２－Ｄ２’線に沿った横断面図である。なお、図１７には、セラミック層１９に隣接するマージン部１８も示している。
　第１実施形態に係る容量形成部１６では、内部電極１２，１３の積層方向がＺ軸に平行であり、内部電極１２，１３の幅方向はＹ軸に平行であった。これに対し、本実施形態に係る容量形成部１６では、積層方向はＹ軸に平行な方向であり、内部電極１２，１３の引出方向はＸ軸に平行な方向であり、内部電極１２，１３の幅方向はＺ軸に平行な方向である。
　容量形成部１６の内部電極１２，１３は、Ｘ－Ｚ平面に沿って延びるシート状に構成され、セラミック層１９とＹ軸方向に交互に積層されている。一対のカバー部１７は、本実施形態において、Ｙ軸方向から容量形成部１６を被覆する。
　マージン部１８は、本実施形態において、Ｙ軸方向に沿って形成され、Ｚ軸方向から積層部２０を覆う。マージン部１８は、第１実施形態と同様に、内部電極１２，１３の主成分であるＮｉよりも低い融点の低融点金属を含む。
　図１７に示すように、本実施形態においても、内部電極１２，１３では、接続端ＥｎのＺ軸方向の幅寸法Ｄ１は、内部電極１２，１３の中央部のＺ軸方向の幅寸法Ｄ２よりも小さい。これにより、内部電極１２，１３の接続端Ｅｎは、マージン部１８から離間しており、内部電極１２，１３の接続端Ｅｎを含む端部とマージン部１８との間には、電極不存在領域Ｆが配置される。したがって、接続端Ｅｎの近傍における低融点金属の分布が抑制され、外部電極１４，１５から接続端Ｅｎを含む内部電極１２，１３の端部へのＣｕの拡散が抑制される。この結果、セラミック素体１１では、内部電極１２，１３の膨張によって生じる内部応力が抑制され、角部Ｃにおけるクラックの発生を抑制することができる。
　また、本実施形態では、積層方向がＹ軸に平行であるため、積層方向がＺ軸に平行な第１実施形態よりも内部電極１２，１３の全積層数が少なくなる。したがって、セラミック素体１１では、外部電極１４，１５中のＣｕの拡散に伴う内部電極１２，１３のＹ軸方向の膨張量を全体として小さく抑えることができる。このため、セラミック素体１１では、内部電極１２，１３の膨張によって生じる内部応力を小さく留めることができるため、クラックの発生を抑制することができる。
　
　さらに、本実施形態では、内部電極１２，１３の幅方向がＺ軸に平行であるため、接続端ＥｎのＺ軸方向に沿った幅寸法Ｄ１を第１実施形態よりも大きくすることができる。このため、端面Ｅ１，Ｅ２における接続端Ｅｎの面積を十分に確保することができる。これにより、本実施形態では、接続端Ｅｎの幅寸法Ｄ１を内部電極１２，１３の中央部の幅寸法Ｄ２よりも小さくしても、内部電極１２，１３と外部電極１４，１５との接続不良を抑制することができる。この結果、本実施形態によれば、このような接続不良による積層セラミックコンデンサ１０の静電容量の低下を抑制することができる。
［積層セラミックコンデンサ１０の製造方法］
　以下、本実施形態に係る積層セラミックコンデンサ１０の製造方法について説明する。本実施形態に係る積層セラミックコンデンサ１０の製造方法は、図７に示すフローチャートに沿って行われる。但し、本実施形態の製造方法では、導体パターンの平面形状、セラミックシートの積層枚数等が、第１実施形態とは異なる。
　ステップＳ０１では、図２０Ａ、図２０Ｂ及び図２０Ｃの平面図に示すように、容量形成部１６を形成するための第１及び第２セラミックシート１０１，１０２と、カバー部１７を形成するための第３セラミックシート１０３と、を準備する。
　図２０Ａ、図２０Ｂ及び図２０Ｃに示すように、本実施形態に係るセラミックシート１０１，１０２，１０３は、Ｘ－Ｙ平面ではなく、Ｘ－Ｚ平面に沿って延びる。このため、本実施形態に係るセラミックシート１０１，１０２，１０３は、図８Ａ、図８Ｂ及び図８Ｃに示す各セラミックシートの形状を全体にＹ軸方向に引き伸ばし、図８Ａ、図８Ｂ及び図８ＣにおけるＹ軸をＺ軸に変更したような構成となる。積層セラミックコンデンサ１０ごとに個片化する際の切断線は、Ｘ軸に平行な第１切断線Ｌｘと、Ｚ軸に平行な第２切断線Ｌｚと、から構成される。
　続いて、ステップＳ０２では、図２１に示すように、セラミックシート１０１，１０２，１０３をＹ軸方向に積層及び圧着することにより、積層シート１０４を作製する。セラミックシート１０１，１０２，１０３の積層数は、セラミック素体１１のＹ軸方向における寸法に応じて適宜設定され、典型的には第１実施形態よりも少なく設定される。
　続いて、ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、切断線Ｌｘ，Ｌｚに沿って切断することにより、未焼成の積層チップ１２０が得られる。
　続いて、ステップＳ０４では、ステップＳ０３で得られた積層チップ１２０の、Ｚ軸に垂直な切断面１２０ｓに、未焼成のマージン部１１８を形成する。これにより、未焼成のセラミック素体１１が作製される。
　そして、第１実施形態と同様のステップＳ０５（焼成）を行い、第１実施形態と同様のステップＳ６（外部電極形成）においてセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することで、図１５～１９に示す積層セラミックコンデンサ１０が作製される。
　ここで、本実施形態のセラミック素体１１では、積層方向がＹ軸に平行であることから、以下に説明するように、主面Ｍ１，Ｍ２が側面Ｓ１，Ｓ２よりも高い平坦度を有する構成となり得る。
　側面Ｓ１，Ｓ２は、積層シート１０４のＹ軸に略垂直な面によって構成される。図２０Ａ、図２０Ｂ及び図２０Ｃに示すように、セラミックシート１０１，１０２は、一部に導体パターン１１２，１１３が形成されていない領域を有する。このため、これらを積層した積層シート１０４のＹ軸に略垂直な面には、導体パターン１１２，１１３の厚みに起因する段差や起伏が形成されやすい。つまり、側面Ｓ１，Ｓ２の平坦度は低くなりやすい。
　一方で、主面Ｍ１，Ｍ２は、マージン部１８により構成される。本実施形態において、マージン部１８は、Ｚ軸に略垂直な積層チップ１２０の切断面１２０ｓに対して、セラミックシート１１８ｓが貼り付けられることで形成される。切断面１２０ｓやセラミックシート１１８ｓには、段差や起伏が形成されにくいため、主面Ｍ１，Ｍ２は、側面Ｓ１，Ｓ２と比較して平坦度が高くなり得る。
　図１２を参照し、主面Ｍ１，Ｍ２は、実装基板２１０への実装時において、実装基板２１０と対向する。このため、主面Ｍ１，Ｍ２が高い平坦度を有することで、実装基板２１０上での積層セラミックコンデンサ１０の姿勢を安定させることができる。これにより、積層セラミックコンデンサ１０は、重心の高い高背型でありつつも、実装基板２１０上で傾くことが抑制される。積層セラミックコンデンサ１０の傾きが抑制されることで、積層セラミックコンデンサ１０と隣接する電子部品との接触が抑制され、ショート等の不具合を抑制することが可能となる。
　さらに、主面Ｍ１，Ｍ２が高い平坦度を有することで、図１４を参照し、積層セラミックコンデンサ１０を備えた包装体３００から、積層セラミックコンデンサ１０を実装用のチップマウンタで吸着することが容易になる。
　仮に、第１主面Ｍ１に段差や起伏がある場合、チップマウンタの吸着ノズルが第１主面Ｍ１を安定して吸着することが難しくなる。これに対し、本実施形態では、主面Ｍ１，Ｍ２が高い平坦度を有することで、当該吸着ノズルが第１主面Ｍ１を安定して吸着することができる。したがって、積層セラミックコンデンサ１０では、実装時の吸着不良を効果的に抑制することができる。
　なお、各面の平坦度は、以下のように比較することができる。図２２Ａの断面図は、第１主面Ｍ１が測定対象面である例を示す。図２２Ｂの断面図は、第１側面Ｓ１が測定対象面である例を示す。
　まず、図２２Ａに示すように、第１主面Ｍ１と垂直で、かつ第１主面Ｍ１を２等分するＸ－Ｚ平面に平行な断面を露出する。そして、この断面において、第１主面Ｍ１のＸ軸方向中心点Ｃ１を通りＸ軸方向と平行な第１仮想線Ｌ１と、第１仮想線Ｌ１に平行でセラミック素体１１のＺ軸方向の寸法Ｔの１％（Ｔ＊０．０１）の間隔を有する第２仮想線Ｌ２とを規定する。そして、第２仮想線Ｌ２と第１主面Ｍ１との交差する２点間の距離を、第１主面Ｍ１の平坦領域の寸法Ｄ３として測定する。なお、第２主面Ｍ２における寸法Ｄ３についても同様に測定する。
　また、図２２Ｂに示すように、第１側面Ｓ１と垂直で、かつ第１側面Ｓ１を２等分するＸ－Ｙ平面に平行な断面を露出する。そして、この断面において、第１側面Ｓ１のＸ軸方向中心点Ｃ２を通りＸ軸方向と平行な第３仮想線Ｌ３と、第３仮想線Ｌ３に平行でセラミック素体１１のＺ軸方向の寸法Ｔの１％（Ｔ＊０．０１）の間隔を有する第４仮想線Ｌ４とを規定する。そして、第４仮想線Ｌ４と第１側面Ｓ１との交差する２点間の距離を、第１側面Ｓ１の平坦領域の寸法Ｄ４として測定する。なお、第２側面Ｓ２における寸法Ｄ４についても同様に測定する。
　そして、５個以上の積層セラミックコンデンサ１０において、主面Ｍ１，Ｍ２における寸法Ｄ３の平均値と側面Ｓ１，Ｓ２における寸法Ｄ４の平均値を算出する。算出された寸法Ｄ３の平均値と寸法Ｄ４の平均値とを比較し、寸法Ｄ３の平均値が寸法Ｄ４の平均値よりも大きかった場合、主面Ｍ１，Ｍ２は側面Ｓ１，Ｓ２よりも高い平坦度を有すると判定することができる。
　さらに、本実施形態に係る積層セラミックコンデンサ１０は、以下に説明するように、回路基板２００における音鳴きを効果的に抑制することができる。
　本実施形態に係る積層セラミックコンデンサ１０では、内部電極１２，１３の積層方向が基材２１１の面内方向であるため、セラミック素体１１の電歪によって基材２１１に振動が発生しにくい。また、本実施形態のセラミック素体１１は、第１実施形態と同様に電極不存在領域Ｆを有することに加えて、内部電極１２，１３の積層数を少なくできる。このため、本実施形態では、セラミック素体１１において、電歪による変形量をより小さく抑えることができ、回路基板２００における音鳴きをより効果的に抑制することができる。
＜実施例＞
　本発明の実施例１として、上記の第１実施形態に係る積層セラミックコンデンサ１０のサンプルを作製した。また、本発明の実施例２として、上記の第２実施形態に係る積層セラミックコンデンサ１０のサンプルを作製した。本発明の比較例として、内部電極１２，１３の積層方向がＺ軸に平行であり、各内部電極１２，１３のＹ軸方向の幅寸法がＸ軸方向に沿って一定の積層セラミックコンデンサのサンプルを作製した。実施例１，２及び比較例に係るサンプルは、それぞれ１００個ずつ作製した。
　本発明の実施例３として、上記の第１実施形態に係る積層セラミックコンデンサ１０のサンプルを作製した。また、本発明の実施例４として、上記の第２実施形態に係る積層セラミックコンデンサ１０のサンプルを作製した。実施例３，４に係るサンプルは、それぞれ１００個ずつ作製した。
　実施例１，２及び比較例に係るサンプルではいずれも、Ｘ軸方向の寸法Ｌを０．６ｍｍとし、Ｙ軸方向の寸法Ｗを０．３ｍｍとし、Ｚ軸方向の寸法Ｔを０．５ｍｍとした。また、実施例１，２及び比較例に係るサンプルではいずれも、各カバー部１７の厚みを２５μｍ、各マージン部１８の厚みを２５μｍ、各内部電極１２，１３及び各セラミック層１９の厚みを０．５μｍとした。
　実施例３，４に係るサンプルではいずれも、Ｘ軸方向の寸法Ｌを０．６ｍｍとし、Ｙ軸方向の寸法Ｗを０．３ｍｍとし、Ｚ軸方向の寸法Ｔを０．４ｍｍとした。また、実施例３，４に係るサンプルではいずれも、各カバー部１７の厚みを２５μｍ、各マージン部１８の厚みを２５μｍ、各内部電極１２，１３及び各セラミック層１９の厚みを０．５μｍとした。
　実施例１に係るサンプルの内部電極１２，１３では、Ｘ軸方向中央部の幅寸法Ｄ２を０．２５ｍｍ、接続端Ｅｎの幅寸法Ｄ１を０．１５ｍｍ、接続端Ｅｎを含む端部（電極不存在領域Ｆ）のＸ軸方向の寸法を２５μｍとした。また、実施例１に係るサンプルでは、内部電極１２，１３の総積層数を４５０層とした。
　実施例２に係るサンプルの内部電極１２，１３では、Ｘ軸方向中央部の幅寸法Ｄ２を０．４５ｍｍ、接続端Ｅｎの幅寸法Ｄ１を０．３０ｍｍ、接続端Ｅｎを含む端部（電極不存在領域Ｆ）のＸ軸方向の寸法を２５μｍとした。また、実施例２に係るサンプルでは、内部電極１２，１３の総積層数を２５０層とした。
　比較例に係るサンプルでは、内部電極１２，１３の幅寸法を０．２５ｍｍとし、内部電極１２，１３の総積層数を４５０層とした。
　実施例３に係るサンプルの内部電極１２，１３では、Ｘ軸方向中央部の幅寸法Ｄ２を０．２５ｍｍ、接続端Ｅｎの幅寸法Ｄ１を０．１５ｍｍ、接続端Ｅｎを含む端部（電極不存在領域Ｆ）のＸ軸方向の寸法を２５μｍとした。また、実施例１に係るサンプルでは、内部電極１２，１３の総積層数を３５０層とした。
　実施例４に係るサンプルの内部電極１２，１３では、Ｘ軸方向中央部の幅寸法Ｄ２を０．３５ｍｍ、接続端Ｅｎの幅寸法Ｄ１を０．２５ｍｍ、接続端Ｅｎを含む端部（電極不存在領域Ｆ）のＸ軸方向の寸法を２５μｍとした。また、実施例２に係るサンプルでは、内部電極１２，１３の総積層数を２５０層とした。
　実施例１，２及び比較例に係るサンプルでは、Ｎｉよりも融点の低い低融点金属を、マージン部１８を構成するセラミックシート１１８ｓに添加した。なお、積層部２０を構成するセラミックシート１０１，１０２，１０３には、低融点金属を添加しなかった。
　実施例３，４に係るサンプルでは、Ｎｉよりも融点の低い低融点金属を、マージン部１８を構成するセラミックシート１１８ｓに添加した。なお、積層部２０を構成するセラミックシート１０１，１０２，１０３には、低融点金属を添加しなかった。
　実施例１，２及び比較例について、各１００個のサンプルを作製し、外部電極１４，１５に覆われた部分の内部断面を観察した。この結果、実施例１及び２のサンプルでは、いずれもクラックが確認されなかった。一方で、比較例のサンプルでは、角部Ｃの少なくともいずれか一つにクラックが確認された。これにより、実施例１及び２のサンプルは、比較例のサンプルと比較して、クラックを抑制できることがわかった。
　実施例３，４について、各１００個のサンプルを作製し、外部電極１４，１５に覆われた部分の内部断面を観察した。この結果、実施例３及び４のサンプルでは、いずれもクラックが確認されなかった。これにより、実施例３及び４のサンプルは、比較例のサンプルと比較して、クラックを抑制できることがわかった。
　実施例１，２及び比較例に係るサンプルについて、１０５℃の環境下で１０Ｖの直流電圧を印加する信頼性試験を行った。比較例のサンプルでは、５００時間未満で絶縁破壊に至ったサンプルがあったが、実施例１、２のサンプルについては、５００時間未満で絶縁破壊に至ったサンプルは発生しなかった。これにより、実施例１及び２のサンプルは、比較例のサンプルよりも、絶縁不良を抑制できることがわかった。
　実施例３，４に係るサンプルについて、１０５℃の環境下で１０Ｖの直流電圧を印加する信頼性試験を行った。実施例３、４のサンプルについては、５００時間未満で絶縁破壊に至ったサンプルは発生しなかった。これにより、実施例３及び４のサンプルは、比較例のサンプルよりも、絶縁不良を抑制できることがわかった。
　さらに、実施例１及び２各々の１００個のサンプルについて、１ｋＨｚ・０．５Ｖｒｍｓの条件で静電容量を測定した。そして、実施例１及び２各々について、静電容量の平均値に対する最大値及び最小値を算出し、最大値及び最小値が平均値に対して±５％以内に収まるかどうかを確認した。実施例２では、静電容量の最大値及び最小値が平均値の±５％以内であった。一方、実施例１では、静電容量の最大値及び最小値が±５％以内には収まらなかった。
　この結果から、実施例２のサンプルは、実施例１のサンプルよりも、静電容量のバラつきを抑えられることがわかった。この理由は、実施例２のサンプルにおいて、外部電極１４，１５と内部電極１２，１３との接続不良が抑えられているためと推認される。
　実施例３及び４各々の１００個のサンプルについて、１ｋＨｚ・０．５Ｖｒｍｓの条件で静電容量を測定した。そして、実施例３及び４各々について、静電容量の平均値に対する最大値及び最小値を算出し、最大値及び最小値が平均値に対して±５％以内に収まるかどうかを確認した。実施例４では、静電容量の最大値及び最小値が平均値の±５％以内であった。一方、実施例３では、静電容量の最大値及び最小値が±５％以内には収まらなかった。
　この結果から、実施例４のサンプルは、実施例３のサンプルよりも、静電容量のバラつきを抑えられることがわかった。この理由は、実施例４のサンプルにおいて、外部電極１４，１５と内部電極１２，１３との接続不良が抑えられているためと推認される。
　外部電極１４，１５と内部電極１２，１３との接続不良の発生に大きく関与する因子として、端面Ｅ１，Ｅ２における内部電極１２，１３の接続端Ｅｎの面積が挙げられる。例えば、実施例２の内部電極１２，１３では、厚みが０．５μｍ、接続端Ｅｎの幅寸法が３００μｍであるため、当該面積は、これらを乗じた１５０μｍ２である。一方で、実施例１の内部電極１２，１３では、厚みが０．５μｍ、接続端Ｅｎの幅寸法が１５０μｍであるため、当該面積は、これらを乗じた７５μｍ２である。
　このように、実施例２のサンプルでは、実施例１のサンプルに対して、端面Ｅ１，Ｅ２において露出する内部電極１２，１３の接続端Ｅｎの面積が２倍増加しており、接続端Ｅｎが外部電極１４，１５と安定して接続されやすい。この結果、実施例２のサンプルでは、実施例１のサンプルよりも静電容量のバラつきが抑えられたものと推認される。
　実施例４の内部電極１２，１３では、厚みが０．５μｍ、接続端Ｅｎの幅寸法が２５０μｍであるため、当該面積は、これらを乗じた１２５μｍ２である。一方で、実施例３の内部電極１２，１３では、厚みが０．５μｍ、接続端Ｅｎの幅寸法が１５０μｍであるため、当該面積は、これらを乗じた７５μｍ２である。
　このように、実施例４のサンプルでは、実施例３のサンプルに対して、端面Ｅ１，Ｅ２において露出する内部電極１２，１３の接続端Ｅｎの面積が１．６倍増加しており、接続端Ｅｎが外部電極１４，１５と安定して接続されやすい。この結果、実施例４のサンプルでは、実施例３のサンプルよりも静電容量のバラつきが抑えられたものと推認される。
＜その他の実施形態＞
　以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
　例えば、内部電極１２，１３における電極不存在領域Ｆの形状は、本発明の作用を奏する範囲内において変更可能である。例えば、内部電極１２，１３の電極不存在領域Ｆは曲線を含む輪郭を有していてもよい。また、内部電極１２，１３では、電極不存在領域Ｆの形状が異なっていてもよい。
　更に、積層セラミックコンデンサ１０では、セラミック素体１１の第１主面Ｍ１と第２主面Ｍ２とが反対であってもよい。つまり、図１２に示す回路基板２００及び図１４に示す包装体３００中の積層セラミックコンデンサ１０のセラミック素体１１では、第１主面Ｍ１がＺ軸方向下方を向き、第２主面Ｍ２がＺ軸方向上方を向いていてもよい。
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…容量形成部
１７…カバー部
１８…マージン部
１９…セラミック層
２０…積層部
２００…回路基板
３００…包装体
Ｍ１，Ｍ２…主面
Ｅ１，Ｅ２…端面
Ｓ１，Ｓ２…側面
Ｅｎ…接続端
Ｆ…電極不存在領域

Claims (14)

  1. 　第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．５倍以上であり、前記第１軸に垂直な実装面に実装され、
    　前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有するセラミック素体と、
    　Ｃｕを主成分とし、前記一対の端面を被覆する一対の外部電極と、
    　を具備し、
    　前記セラミック素体は、さらに、
    　Ｎｉを主成分とし、前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面上の接続端まで引き出された複数の内部電極を有する積層部と、
    　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｎｉよりも融点の低い低融点金属を含む一対のマージン部と、を有し、
    　前記内部電極では、前記接続端の前記幅方向における幅寸法が、前記第３軸方向における中央部の前記幅方向における幅寸法よりも小さい
    　積層セラミックコンデンサ。
  2. 　請求項１に記載の積層セラミックコンデンサであって、
    　前記低融点金属は、Ｓｎ、Ｚｎ、Ａｌ、Ｇａ、Ｇｅ，Ａｇの少なくともいずれか一つである
    　積層セラミックコンデンサ。
  3. 　請求項１に記載の積層セラミックコンデンサであって、
    　前記接続端の前記幅寸法は、前記中央部の前記幅寸法の１／２以上３／４以下である
    　積層セラミックコンデンサ。
  4. 　請求項１から３のいずれか一項に記載の積層セラミックコンデンサであって、
    　前記積層方向は、前記第２軸に平行であり、
    　前記内部電極の前記幅方向は、前記第１軸に平行である
    　積層セラミックコンデンサ。
  5. 　請求項４に記載の積層セラミックコンデンサであって、
    　前記主面は、前記側面よりも高い平坦度を有する
    　積層セラミックコンデンサ。
  6. 　請求項１に記載の積層セラミックコンデンサと、
    　前記第１軸に垂直なシール面と、前記シール面から前記第１軸方向に窪み、前記積層セラミックコンデンサを収容する凹部と、を有するキャリアテープと、
    　前記シール面に貼り付けられ、前記凹部を覆うトップテープと、
    　を具備する包装体。
  7. 　請求項１に記載の積層セラミックコンデンサと、
    　前記実装面と、前記実装面に設けられ、前記積層セラミックコンデンサの前記一対の外部電極が半田を介して接続された一対の接続電極と、を有する実装基板と、
    　を具備する回路基板。
  8. 　第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、前記第１軸に垂直な実装面に実装され、
    　前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有するセラミック素体と、
    　Ｃｕを主成分とし、前記一対の端面を被覆する一対の外部電極と、
    　を具備し、
    　前記セラミック素体は、さらに、
    　Ｎｉを主成分とし、前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面上の接続端まで引き出された複数の内部電極を有する積層部と、
    　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｎｉよりも融点の低い低融点金属を含む一対のマージン部と、を有し、
    　前記内部電極では、前記接続端の前記幅方向における幅寸法が、前記第３軸方向における中央部の前記幅方向における幅寸法よりも小さい
    　積層セラミックコンデンサ。
  9. 　請求項８に記載の積層セラミックコンデンサであって、
    　前記低融点金属は、Ｓｎ、Ｚｎ、Ａｌ、Ｇａ、Ｇｅ，Ａｇの少なくともいずれか一つである
    　積層セラミックコンデンサ。
  10. 　請求項８に記載の積層セラミックコンデンサであって、
    　前記接続端の前記幅寸法は、前記中央部の前記幅寸法の１／２以上３／４以下である
    　積層セラミックコンデンサ。
  11. 　請求項８から１０のいずれか一項に記載の積層セラミックコンデンサであって、
    　前記積層方向は、前記第２軸に平行であり、
    　前記内部電極の前記幅方向は、前記第１軸に平行である
    　積層セラミックコンデンサ。
  12. 　請求項１１に記載の積層セラミックコンデンサであって、
    　前記主面は、前記側面よりも高い平坦度を有する
    　積層セラミックコンデンサ。
  13. 　請求項８に記載の積層セラミックコンデンサと、
    　前記第１軸に垂直なシール面と、前記シール面から前記第１軸方向に窪み、前記積層セラミックコンデンサを収容する凹部と、を有するキャリアテープと、
    　前記シール面に貼り付けられ、前記凹部を覆うトップテープと、
    　を具備する包装体。
  14. 　請求項８に記載の積層セラミックコンデンサと、
    　前記実装面と、前記実装面に設けられ、前記積層セラミックコンデンサの前記一対の外部電極が半田を介して接続された一対の接続電極と、を有する実装基板と、
    　を具備する回路基板。

     
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