JP2000058376A

JP2000058376A - セラミックコンデンサ

Info

Publication number: JP2000058376A
Application number: JP10220912A
Authority: JP
Inventors: Takashi Chiba; 高千葉
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1998-08-04
Filing date: 1998-08-04
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】等価直列インダクタンスを従来よりも著しく
低減し得るセラミックコンデンサを提供する。【解決手段】第１の内部電極２１〜２６は、厚み方向
Ｚに互いに間隔を隔ててセラミック基体１の内部に埋設
され、長さ方向Ｘの両端がセラミック基体１の長さ方向
Ｘの両端面に導出される。第２の内部電極３１〜３５
は、第１の内部電極２１〜２６のそれぞれと、交互配置
となる関係で、セラミック基体１の内部に埋設され、幅
方向Ｙの両端がセラミック基体１の幅方向Ｙの両端面に
導出されている。第１の内部電極２１〜２６の長さＸ
０、第２の内部電極３１〜３５の幅をＹ０としたとき、
Ｘ０／Ｙ０≧４を満たす

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積層貫通型のセラ
ミックコンデンサに関する。更に詳しくは、高速で動作
する集積回路部品（ＩＣ）に供給される電源電圧を安定
化するために用いられるデカプリングコンデンサとして
好適な積層貫通型セラミックコンデンサに関する。

【０００２】

【従来の技術】従来より、ＩＣ用デカプリングコンデン
サとして、積層セラミックコンデンサが使用されてきた
が、ＩＣの動作速度が高速化されるに伴い、コンデンサ
の寄生成分である等価直列インダクタンス（以下ＥＳＬ
と称する）が問題となってきた。ＥＳＬを低減すること
を目的とした積層セラミックコンデンサは、既に、提案
されている。例えば、特開平９ー１４８１７４号公報
は、長方形に形成したセラミックシートの表面に、内部
電極を、セラミックシートにおける四辺の内の一つの長
辺まで延びるように形成し、このセラミックシートの複
数枚を、前記長辺が交互に逆向きとなるように積層して
チップ化し、このチップ体における長手方向に沿って左
右両側の両側面の各々に、内部電極のそれぞれに接続さ
れる端子電極膜を形成した積層セラミックコンデンサを
開示している。

【０００３】また、特開昭６０ー１６４１１号公報は、
内部電極膜の膜厚を厚くしたり、内部電極を二重層にす
ることにより、高周波特性を改善した積層セラミックコ
ンデンサを開示している。

【０００４】しかし、従来の技術の適用によっても、Ｅ
ＳＬが５０〜１００ＰＨの範囲の高い値を示す。

【０００５】

【発明が解決しようとする課題】本発明の課題は、ＥＳ
Ｌを従来よりも著しく低減し得るセラミックコンデンサ
を提供することである。

【０００６】本発明のもう一つの課題は、ＩＣ用デカプ
リングコンデンサとして好適なセラミックコンデンサを
提供することである。

【０００７】本発明のもう一つの課題は、電圧ノイズの
小さいセラミックコンデンサを提供することである。

【０００８】

【課題を解決するための手段】上述した課題解決のた
め、本発明に係るセラミックコンデンサは、セラミック
基体と、複数の第１の内部電極と、複数の第２の内部電
極と、第１の端子電極と、第２の端子電極とを含む。前
記セラミック基体は、誘電体セラミック材料で構成され
ている。

【０００９】前記第１の内部電極のそれぞれは、前記セ
ラミック基体に厚み方向Ｚ、長さ方向Ｘ及び幅方向Ｙを
仮想したとき、前記厚み方向Ｚに互いに間隔を隔てて前
記セラミック基体の内部に埋設され、長さ方向Ｘの両端
が前記セラミック基体の長さ方向Ｘの両端面に導出され
ている。

【００１０】前記第２の内部電極のそれぞれは、前記第
１の内部電極のそれぞれと、間隔を隔てて、交互配置と
なる関係で、前記セラミック基体の内部に埋設され、幅
方向Ｙの両端が前記セラミック基体の幅方向Ｙの両端面
に導出されている。

【００１１】ここで、前記第１の内部電極の長さをＸ０
とし、前記第２の内部電極の幅をＹ０としたとき、Ｘ０
／Ｙ０≧４を満たす。

【００１２】上述したように、本発明に係るセラミック
コンデンサにおいて、第１の内部電極のそれぞれは、厚
み方向Ｚに互いに間隔を隔てて、誘電体セラミック材料
で構成されたセラミック基体の内部に埋設されている。
第２の内部電極のそれぞれは、第１の内部電極のそれぞ
れと、間隔を隔てて、交互配置となる関係で、セラミッ
ク基体の内部に埋設されている。従って、第１の内部電
極のそれぞれと、第２の内部電極のそれぞれとの間に、
セラミック基体による誘電体セラミック層を容量層とす
る貫通コンデンサ要素が形成される。

【００１３】第１の内部電極は、長さ方向Ｘの両端がセ
ラミック基体の長さ方向Ｘの両端面に導出される。従っ
て、セラミック基体の長さ方向Ｘの両端に端子電極を付
与することにより、端子電極を信号入出力端子とし、か
つ、回路基板に実装する際の端子として用い得るチップ
型のセラミックコンデンサが得られる。

【００１４】第２の内部電極のそれぞれは、幅方向Ｙの
両端がセラミック基体の幅方向Ｙの両端面に導出されて
いるから、セラミック基体の幅方向Ｙの両端面またはそ
の一方に、接地用端子電極を備えることにより、回路基
板に実装したときに、その上の接地導体パターンに接続
することができる。

【００１５】更に、第１の内部電極の長さＸ０、第２の
内部電極の幅Ｙ０に関して、Ｘ０／Ｙ０≧４を満たすこ
とにより、ＥＳＬを、従来よりも著しく低減し得る。従
って、本発明によれば、ＩＣ用デカプリングコンデンサ
として好適なセラミックコンデンサを得ることができ
る。しかも、本発明に係るセラミックコンデンサは、電
圧ノイズが従来よりも著しく小さくなる。

【００１６】本発明の他の目的、構成及び利点について
は、添付図面を参照して更に詳しく説明する。添付図面
は、単に、例を示すに過ぎない。

【００１７】

【発明の実施の形態】図１は本発明に係るセラミックコ
ンデンサの部分欠損斜視図、図２は図１の２ー２線に沿
った断面図、図３は図２の３ー３線に沿った断面図、図
４は図２の４ー４線に沿った断面図、図５は図２の５ー
５線に沿った断面図である。

【００１８】図１〜図５を参照すると、本発明に係るセ
ラミックコンデンサは、セラミック基体１と、６本の第
１の内部電極２１〜２６と、６本の第２の内部電極３１
〜３５と、第１の端子電極４１と、第２の端子電極４２
とを含む。セラミック基体１は、誘電体セラミック材料
で構成されている。

【００１９】第１の内部電極２１〜２６のそれぞれは、
セラミック基体１に厚み方向Ｚ、長さ方向Ｘ及び幅方向
Ｙを仮想したとき、厚み方向Ｚに互いに間隔を隔てて、
セラミック基体１の内部に埋設されいる。また、長さ方
向Ｘの両端はセラミック基体１の長さ方向Ｘの両端面に
導出されている。幅方向Ｙの両端はセラミック基体１の
幅方向Ｙの両面よりも内側に位置している。

【００２０】第２の内部電極３１〜３５のそれぞれは、
第１の内部電極２１〜２６のそれぞれと、間隔を隔て
て、交互配置となる関係で、セラミック基体１の内部に
埋設され、幅方向Ｙの両端がセラミック基体１の幅方向
Ｙの両端面に導出され、長さ方向Ｘの両端がセラミック
基体１の長さ方向Ｘの両面よりも内側に位置している。

【００２１】第１の端子電極４１は、セラミック基体１
の長さ方向Ｘの一端に備えられ、第１の内部電極２１〜
２６のそれぞれの長さ方向Ｘの一端に接続される。第２
の端子電極４２は、セラミック基体１の長さ方向Ｘの他
端に備えられ、第１の内部電極２１〜２６のそれぞれの
長さ方向Ｘの他端に接続される。

【００２２】実施例では、更に、セラミック基体１の長
さ方向Ｘの中間部に、接地用電極として用いられる第３
の端子電極４３が備えられている。この第３の端子電極
４３は、第２の内部電極３１〜３５の端部が導出される
幅方向Ｙの少なくとも１端面に備えられ、第２の内部電
極３１〜３５に導通する。図示では、セラミック基体１
の全周に備えられている。第３の端子電極４３は、第１
の端子電極４１及び第２の端子電極４２との間に、ギャ
ップが生じるように備えられる。

【００２３】上記構成において、第１の内部電極２１〜
２６の長さをＸ０とし、第２の内部電極３１〜３５の幅
をＹ０としたとき、Ｘ０／Ｙ０≧４を満たす。

【００２４】上述したように、実施例に示されたセラミ
ックコンデンサにおいて、第１の内部電極２１〜２６の
それぞれは、厚み方向Ｚに互いに間隔を隔てて、誘電体
セラミック材料で構成されたセラミック基体１の内部に
埋設されている。第２の内部電極３１〜３５のそれぞれ
は、第１の内部電極２１〜２６のそれぞれと、間隔を隔
てて、交互配置となる関係で、セラミック基体１の内部
に埋設されている。従って、図６に示すように、第１の
内部電極２１〜２６のそれぞれと、第２の内部電極３１
〜３５のそれぞれとの間に、セラミック基体１による誘
電体セラミック層を容量層とする貫通コンデンサ要素が
形成される。実施例の場合は、第３の端子電極４３と第
１の内部電極２１、２６との間にも、セラミック基体１
による誘電体セラミック層を容量層とする貫通コンデン
サ要素Ｃ１〜Ｃ１２が形成される。

【００２５】第１の内部電極２１〜２６は、幅方向Ｙの
両端がセラミック基体１の長さ方向Ｘの両端面に導出さ
れる。セラミック基体１の長さ方向Ｘの一端には第１の
端子電極４１が備えられ、第１の内部電極２１〜２６の
それぞれの長さ方向Ｘの一端が第１の端子電極４１に接
続される。また、セラミック基体１の長さ方向Ｘの他端
に、第２の端子電極４２が備えられ、第１の内部電極２
１〜２６のそれぞれの長さ方向Ｘの他端が第２の端子電
極４２に接続される。従って、第１の端子電極４１及び
第２の端子電極４２を信号入出力端子とし、かつ、回路
基板に実装する際の端子として用い得るチップ型のセラ
ミックコンデンサが得られる。

【００２６】実施例において、第１の内部電極２１〜２
６のそれぞれは、幅方向Ｙの両端がセラミック基体１の
幅方向Ｙの両面よりも内側に位置している。また、第２
の内部電極３１〜３５のそれぞれは、長さ方向Ｘの両端
がセラミック基体１の幅方向Ｙの両面よりも内側に位置
している。従って、第１の内部電極２１〜２６と第２の
内部電極３１〜３５とを分離することができる。

【００２７】第２の内部電極３１〜３５のそれぞれは、
幅方向Ｙの両端がセラミック基体１の幅方向Ｙの両端面
に導出されているから、セラミック基体１の幅方向Ｙの
両端面またはその一方に、第３の端子電極を備えること
により、回路基板に実装したときに、その上の接地導体
パターンに接続することができる。

【００２８】図７は本発明に係るセラミックコンデンサ
の実装状態を示す断面図である。本発明に係るセラミッ
クコンデンサ５は、回路基板６上に実装される。そし
て、回路基板６の一面上に形成された導体パターン６
１、６２に、信号電極となる第１の端子電極４１、４２
を、半田７１、７２によって接続するとともに、接地電
極となる第３の端子電極４３を接地用導体パターン６３
に半田７３によって接続してある。

【００２９】本発明の特徴は、上記のセラミックコンデ
ンサにおいて、第１の内部電極２１〜２６の長さＸ０、
第２の内部電極の幅Ｙ０について、Ｘ０／Ｙ０≧４を満
たすことである。これにより、ＥＳＬを従来よりも著し
く低減し得る。例えば、従来は５０〜１００ＰＨであっ
たＥＳＬを、約２０ＰＨ以下の値に低減することができ
る。従って、本発明によれば、ＩＣ用デカプリングコン
デンサとして好適なセラミックコンデンサを得ることが
できる。しかも、本発明に係るセラミックコンデンサ
は、電圧ノイズが従来よりも著しく小さくなる。

【００３０】表１はセラミックコンデンサの試料Ｎｏ．
１〜１０の電気的特性データを示している。試料Ｎｏ．
１〜１０は、図１〜図６に示したような構造を持つ点で
互いに共通するが、第１の内部電極２１〜２６の長さＸ
０、第２の内部電極の幅Ｙ０、及び、比（Ｘ０／Ｙ０）
が互いに異なる点で相違する。電気的特性としては、静
電容量（μＦ）、ＥＳＬ（ｐＨ）及び電圧ノイズレベル
（Ｖ）が示されている。

【００３１】表１を参照すると、比（Ｘ０／Ｙ０）が４
未満である試料Ｎｏ．１、２は、それぞれ、４９（ｐ
Ｈ）、５７（ｐＨ）の高いＥＳＬを示す。しかも電圧ノ
イズレベルが、それぞれ、１（Ｖ）、１．２（Ｖ）とな
っている。

【００３２】これに対して、Ｘ０／Ｙ０≧４を満たす試
料Ｎｏ．３〜８は、ＥＳＬが７．１〜２１（ｐＨ）であ
り、試料Ｎｏ．１、２よりも著しく改善されている。ま
た、電圧ノイズレベルは最大で０．４（Ｖ）であり、試
料Ｎｏ．１、２よりも著しく改善されている。

【００３３】図８〜図１０は本発明に係るセラミックコ
ンデンサの製造方法を示す図である。まず、図８に示す
ように、誘電体グリーンシート１００の上に導電ペース
トを、スクリーン印刷等の手段によって塗布して、第１
の内部電極を構成する導体パターン２００を形成する。
導体パターン２００は、第１の内部電極の電極幅を考慮
した帯状導体パターンを、間隔を隔てて形成したパター
ンを有する。

【００３４】一方、図９に示すように、誘電体グリーン
シート１０１の上に導電ペーストを、スクリーン印刷等
の手段によって塗布して、第２の内部電極を構成する導
体パターン３００を形成する。導体パターン３００は、
第２の内部電極の幅を考慮したパターンを含む連続パタ
ーンとして形成することができる。

【００３５】次に、図８、図９に示す誘電体グリーンシ
ート１００、１０１に対して、乾燥等の必要な処理を施
した後、図１０に示すように、誘電体グリーンシート１
００、１０１を、必要とする積層数となるように、交互
に積層して、積層体を製造する。

【００３６】次に、得られた積層体に熱圧着処理を加え
た後、積層体を切断して、セラミックコンデンサ要素の
単品（積層グリーンチップと称する）を製造する。

【００３７】次に、このようにして得られた積層グリー
ンチップに熱処理を加えて、有機バインダを焼却し、更
に、１１００℃前後の温度で焼成を行い、セラミックコ
ンデンサチップを得る。この後、第１の端子電極、第２
の端子電極及び第３の端子電極を形成する。

【００３８】上述した製造方法は一例であり、本発明に
係るセラミックは、他の製造方法によっても製造し得る
ことはいうまでもない。

【００３９】

【発明の効果】以上述べたように、本発明によれば次の
ような効果を得ることができる。（ａ）ＥＳＬを従来よりも著しく低減し得るセラミック
コンデンサを提供することができる。（ｂ）ＩＣ用デカプリングコンデンサとして好適なセラ
ミックコンデンサを提供することができる。（ｃ）電圧ノイズの小さいセラミックコンデンサを提供
することができる。

【図面の簡単な説明】

【図１】本発明に係るセラミックコンデンサの部分欠損
斜視図である。

【図２】図１の２ー２線に沿った断面図である。

【図３】図２の３ー３線に沿った断面図である。

【図４】図２の４ー４線に沿った断面図である。

【図５】図２の５ー５線に沿った断面図である。

【図６】図１〜図５に示したセラミックコンデンサの電
気的等価回路図である。

【図７】図１〜図５に示したセラミックコンデンサの実
装状態を示す図である。

【図８】本発明に係るセラミックコンデンサの製造方法
に含まれる工程を示す図である。

【図９】本発明に係るセラミックコンデンサの製造方法
に含まれる別の工程を示す図である。

【図１０】図８、９に図示された工程の後の工程を示す
図である。

【符号の説明】

１セラミック基体２１〜２６第１の内部電極３１〜３５第２の内部電極４１第１の端子電極４２第２の端子電極４３第３の端子電極

フロントページの続きＦターム(参考） 5E001 AB03 AC04 AD04 AF06 AH01 AJ01 AJ03 5E082 AA01 AB03 AB06 BB10 BC40 CC03 CC18 EE04 EE23 EE35 FF05 FG06 FG26 FG46 FG54 GG10 GG28 JJ03 JJ06 JJ23 LL11 PP09

Claims

【特許請求の範囲】

【請求項１】セラミック基体と、複数の第１の内部電
極と、複数の第２の内部電極とを含むセラミックコンデ
ンサであって、前記セラミック基体は、誘電体セラミック材料で構成さ
れており、前記第１の内部電極のそれぞれは、前記セラミック基体
に長さ方向Ｘ、、幅方向Ｙ及び厚み方向Ｚを仮想したと
き、前記厚み方向Ｚに互いに間隔を隔てて前記セラミッ
ク基体の内部に埋設され、長さ方向Ｘの両端が前記セラ
ミック基体の長さ方向Ｘの両端面に導出されており、前記第２の内部電極のそれぞれは、前記第１の内部電極
のそれぞれと、間隔を隔てて、交互配置となる関係で、
前記セラミック基体の内部に埋設され、幅方向Ｙの両端
が前記セラミック基体の幅方向Ｙの両端面に導出されて
おり、前記第１の内部電極の長さをＸ０とし、前記第２の内部
電極の幅をＹ０としたとき、Ｘ０／Ｙ０≧４を満たすセラミックコンデンサ。
【請求項２】請求項１に記載されたセラミックコンデ
ンサであって、更に、第１の端子電極と、第２の端子電極とを含んでお
り、前記第１の端子電極は、前記セラミック基体の前記長さ
方向Ｘの一端に備えられ、前記第１の内部電極のそれぞ
れの長さ方向Ｘの一端に接続され、前記第２の端子電極は、前記セラミック基体の前記長さ
方向Ｘの他端に備えられ、前記第１の内部電極のそれぞ
れの長さ方向Ｘの他端に接続されているセラミックコン
デンサ。
【請求項３】請求項１に記載されたセラミックコンデ
ンサであって、更に、第３の端子電極を含み、前記第３の端子電極は、
少なくとも前記セラミック基体の幅方向Ｙの１端面に備
えられ、前記第２の内部電極に導通するセラミックコン
デンサ。