KR20220081258A - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

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KR20220081258A
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김호윤
천민경
손수환
심원철
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삼성전기주식회사
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Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 제3 및 제4 면에 수직인 방향으로 상기 커패시터 바디의 양 단부에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면에 배치되는 절연체; 상기 제1 외부 전극과 상기 절연체의 일 단부를 커버하는 제1 도전성 수지층; 및 상기 제2 외부 전극과 상기 절연체의 타 단부를 커버하는 제2 도전성 수지층; 을 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD FOR MOUNTING THE SAME}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 커패시터 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층형 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
국내공개특허공보 2020-0102319 국내공개특허공보 2015-0135909
본 발명의 목적은 어쿠스틱 노이즈를 저감시킨 적층형 커패시터 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 제3 및 제4 면에 수직인 방향으로 상기 커패시터 바디의 양 단부에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면에 배치되는 절연체; 상기 제1 외부 전극과 상기 절연체의 일 단부를 커버하는 제1 도전성 수지층; 및 상기 제2 외부 전극과 상기 절연체의 타 단부를 커버하는 제2 도전성 수지층; 을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 외부 전극은, 상기 커패시터 바디의 제3 면에 배치되는 제1 접속부; 및 상기 제1 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 밴드부; 를 포함하고, 상기 제2 외부 전극은, 상기 커패시터 바디의 제4 면에 배치되는 제2 접속부; 및 상기 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제2 밴드부; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 절연체는 상기 제1 및 제2 밴드부를 커버하도록 상기 커패시터 바디의 제1 면에 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비는 0.210 이하일 수 있다.
본 발명의 일 실시 예에서, d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 12596.621815 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극이 구리(Cu)를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층이 도전성 금속과 수지를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 절연체는 에폭시를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층은, 상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터는, 상기 커패시터 바디의 제3 및 제4 면에 수직인 방향으로의 길이가 1.3mm 이하이고, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로의 길이가 0.65mm 이하일 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 적층형 커패시터; 를 포함하고, 상기 적층형 커패시터의 제1 및 제2 도금층이 상기 제1 및 제2 전극 패드에 각각 접속되도록 실장되는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에서, 상기 절연체가 상기 기판과 마주보도록, 상기 적층형 커패시터의 제1 및 제2 도금층이 상기 제1 및 제2 전극 패드에 각각 실장될 수 있다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 제1 및 제2 내부 전극을 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 기종 별로 절연체가 없는 경우와 절연체가 있는 경우의 적층형 커패시터의 평균 어쿠스틱 노이즈를 비교하여 나타낸 그래프이다.
도 5는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 예에서, Z방향은 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 제1 및 제2 내부 전극을 나타낸 평면도이고, 도 3은 도 1의 I-I'선 단면도이다.
도 1 내지 도 3을 참조하면, 일 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110), 제1 및 제2 외부 전극(131, 141), 절연체(150), 제1 및 제2 도전성 수지층(132, 142)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
일 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 도면 상에서 커패시터 바디(110)의 하면인 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면에 배치되는 제1 및 제2 외부 전극(131, 141)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 141)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 141)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 각각 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)의 노출되는 부분과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 외부 전극(141)은 제2 접속부(141a)와 제2 밴드부(141b)를 포함할 수 있다.
제2 접속부(141a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)의 노출되는 부분과 접속되는 부분이고, 제2 밴드부(141b)는 제2 접속부(141a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(141b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
또한, 제1 및 제2 외부 전극(131, 141)은 구리(Cu) 등의 금속을 포함할 수 있다.
절연체(150)는 커패시터 바디(110)의 제1 면(1)에 배치된다.
이때, 절연체(150)는 에폭시를 포함할 수 있다.
또한, 커패시터 바디(110)의 두께와 제1 또는 제2 외부 전극(131, 141)의 두께의 합에 대한 절연체(150)의 두께의 비가 바람직하게 0.210 이하일 수 있다.
또한, 절연체(150)는 커패시터 바디(110)의 제1 면(1) 쪽에 형성된 제1 및 제2 밴드부(131b, 141b)를 커버하도록 배치될 수 있다.
그리고, 평균 그레인 사이즈를 d라고 하면 4/3×π×r3에서 r=d/2이므로 유전체층(111)의 그레인 부피는 1/6×π×d3로 가정할 수 있다.
이에 절연체(150)의 두께(t)를 유전체층(111)의 그레인의 부피(1/6×π×d3)로 가정하여 나눈 값을 t/(1/6×π×d3)라고 할 때, 일 실시 예에서 t/(1/6×π×d3)은 12596.621815 이하를 만족할 수 있다.
제1 도전성 수지층(132)은 기계적 응력에 대한 적층형 커패시터의 안정성을 향상시킬 수 있고, 제1 외부 전극(131)과 절연체(150)의 X방향의 일 단부를 커버하도록 형성된다.
제2 도전성 수지층(142)은 기계적 응력에 대한 적층형 커패시터의 안정성을 향상시킬 수 있고, 제2 외부 전극(141)과 절연체(150)의 X방향의 타 단부를 커버하도록 형성된다.
또한, 제1 및 제2 도전성 수지층(132, 142)은 도전성 금속과 수지를 포함할 수 있다.
이때, 상기 도전성 금속은 구리 또는 니켈 등일 수 있고, 상기 수지는 에폭시일 수 있다.
또한, 다른 예로서, 제1 및 제2 도전성 수지층(132, 142)은 금속간 화합물과 에폭시를 포함할 수 있다.
이때, 절연체(150)의 상면이 제1 및 제2 밴드부(131b, 141b)와 커패시터 바디(110)의 제1 면(1)에 밀접되게 접촉되고, 절연체(150)의 X방향의 양면이 제1 및 제2 도전성 수지층(132, 142)과 각각 접촉되고, 절연체(150)의 Z방향으로 하면의 양 단부는 제1 및 제2 도전성 수지층(132, 142)과 각각 밀접되게 접촉된다.
그리고, 제1 및 제2 도전성 수지층(132, 142)을 각각 커버하도록 제1 및 제2 도금층(133, 143)이 형성될 수 있다.
제1 및 제2 도금층(133, 143)은, 제1 및 제2 도전성 수지층(132, 142)을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다
도 7는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 7을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층 형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 141)을 커버하는 제1 및 제2 도금층(133, 143)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
여기서, 적층형 커패시터(100)는 상술한 본 발명의 일 실시형태에 따른 적층형 커패시터로 이하에서는 자세한 설명은 중복을 피하기 위해 생략하도록 한다.
일 실시 예에서는 적층형 커패시터의 하부에 외부 전극과 도전성 수지층 사이에 위치하도록 절연체를 배치하여 어쿠스틱 노이즈를 저감할 수 있다.
특히, X방향으로의 길이가 1.3mm 이하이고 Y방향으로의 길이가 0.65mm 이하인 소형 사이즈 에서는 노이즈를 저감하는 절연체의 두께의 임계점이 110um 이하에서 형성되는데, PCB나 알루미나 기판으로는 생산성이나 구현 기술의 한계로 인해 노이즈 감소 효과를 기대할 수 없다.
하지만, 일 실시 예에서는, 절연체(150)의 두께를 용이하게 조절할 수 있으므로, 이러한 소형 사이즈의 적층형 커패시터에서도 최적 점에 쉽게 도달 할 수 있다.
본 발명의 실시 예와 비교 예에 따른 적층형 커패시터는 하기와 같이 제작된다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.
상기 세라믹 그린 시트를 약 370층으로 적층하고, 내부 전극이 형성되지 않은 세라믹 그린 시트를 상하부에 더 적층한다.
이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축 성형(isostatic pressing) 하였다. 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행한다.
이후, 1200℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11atm ~10-10atm의 산소 분압하 환원 분위기에서 소성하였다..
다음으로, 외부 전극 형성, 절연체 형성, 도전성 수지층 형성 및 도금 등의 공정을 거쳐 적층형 커패시터로 제작한다. 그리고, 이러한 적층형 커패시터를 이용하여 어쿠스틱 노이즈 측정을 실시한다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판 당 1개의 시료(적층형 커패시터)를 인쇄 회로 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착한다.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 시료의 양 단자에 DC 전압 및 전압 변동을 인가한다.
그리고, 인쇄 회로 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
이때, 절연체의 두께는 커패시터 바디의 X-Z 단면의 Y방향으로 중앙부에서 가장 두꺼운 부분으로 한다. 또는 마이크로미터를 이용하여 측정할 수도 있다.
또한, 시험에 사용되는 평균 그레인 사이즈는, 절연체에서 가장 가까운 내부 전극 쪽으로 커패시터 바디의 X-Z 단면의 Y방향으로 중앙부에 위치한 부분 20 군데(point)를 SEM을 이용하여 측정하고, 그 평균 값을 내어 본 시험의 팩터로 사용한다.
그리고, 그레인 볼륨은 1/6×π×(평균 그레인 사이즈3)으로 계산하였고, 소수점 7번째 자리에서 반올림하였다. 여기서, π 는 3.14159265로 하였다. 또한, 절연체의 두께/그레인 볼륨은 소수점 7번째 자리에서 반올림하였다.
그리고, 적층형 커패시터의 길이는, 커패시터 바디의 X-Z 단면의 Y방향으로 중앙부에서 X방향으로 가상의 직선을 그었을 때, 커패시터 바디의 길이, 커패시터 바디의 제3 및 제4 면에 각각 형성된 제1 및 제2 외부 전극의 두께, 제1 및 제2 외부 전극 상에 각각 형성된 제1 및 제2 도전성 수지층의 두께, 및 제1 및 제2 도전성 수지층 상에 각각 형성된 제1 및 제2 도금층의 두께를 모두 합한 것으로서, 가장 큰 값으로 한다.
적층형 커패시터의 폭은, 커패시터 바디의 Y-Z 단면에서 Y방향으로 가상의 직선을 그었을 때, 커패시터 바디의 폭, 커패시터 바디의 제5 및 제6 면에 각각 형성된 제1 또는 제2 외부 전극의 두께, 제1 또는 제2 외부 전극 상에 각각 형성된 제1 또는 제2 도전성 수지층의 두께, 제1 또는 제2 도전성 수지층 상에 각각 형성된 제1 또는 제2 도금층의 두께를 모두 합한 것으로서, 가장 큰 값으로 한다.
적층형 커패시터의 높이는, 커패시터 바디의 X-Z 단면에서 Z방향으로 가상의 직선을 그었을 때, 커패시터 바디의 두께와, 커패시터 바디의 제1 및 제2 면에 형성된 제1 또는 제2 외부 전극의 두께, 절연체의 두께, 제1 또는 제2 외부 전극의 상면과 절연체의 하면에 형성된 제1 또는 제2 도전성 수지층의 두께, 제1 또는 제2 도전성 수지층의 상하면에 형성된 제1 또는 제2 도금층의 두께를 모두 합한 것으로서, 가장 큰 값으로 한다.
그리고, T는 절연체가 없는 적층형 커패시터의 높이로 #1의 적층형 커패시터의 높이와 같다. 절연체의 두께/T는 소수점 4번째 자리에서 반올림하였다.
그리고, 어쿠스틱 노이즈는 각 샘플 별로 5회 시험을 한 평균을 구한다.
# 평균 어쿠스틱 노이즈
(dB)		 적층형 커패시터의 길이(mm) 적층형 커패시터의 폭(mm) 적층형 커패시터의 높이(mm) 절연체의 두께(㎛) 평균 그레인 사이즈(㎛) 그레인 볼륨(um3) 절연체의 두께/그레인 볼륨(um-2) 절연체의 두께/
T
1 32.9 1.117 0.631 0.628 0.000 0.2715 0.010479 0 0
2 25.9 1.161 0.649 0.672 22.400 0.2715 0.010479
2137.608550		 0.036
3 26.0 1.172 0.648 0.700 50.200 0.2715 0.010479
4790.533448		 0.080
4 26.9 1.179 0.649 0.739 89.800 0.2715 0.010479
8569.519992		 0.143
5 30.0 1.182 0.654 0.781 132.000 0.2715 0.010479
12596.621815		 0.210
표 1은 용량이 4.7uF이고 정격전압이 10V인 첫 번째 기종의 시험 결과를 나타낸 것으로서, #1은 절연체가 없는 구조이고, #2-5는 절연체의 두께를 순차적으로 증가시킨 것이다.
도 4와 표 1을 보면, 절연체가 없는 종래의 적층형 커패시터는 평균 어쿠스틱 노이즈가 32.9dB이다. 실시 예들의 경우 #1 보다 낮은 어쿠스틱 노이즈 값을 나타내며, 모두 30dB 이하의 양호한 어쿠스틱 노이즈 값을 나타낸다.
그리고, 절연체의 두께가 22.4㎛인 #2에서 가장 작은 25.9dB의 어쿠스틱 노이즈가 측정되고 이후 어쿠스틱 노이즈가 점차적으로 증가되는 것을 확인할 수 있다.
평균 어쿠스틱 노이즈
(dB)		 적층형 커패시터의 길이(mm) 적층형 커패시터의 폭(mm) 적층형 커패시??의 높이(mm) 절연체의 두께(㎛) 평균 그레인 사이즈(㎛) 그레인 볼륨(um3) 절연체의 두께/그레인 볼륨(um-2) 절연체의 두께/
T
6 31.3 1.170 0.682 0.662 0.000 0.2873 0.012417 0 0
7 28.7 1.260 0.740 0.747 13.200 0.2873 0.012417
1063.058710		 0.020
8 28.1 1.230 0.738 0.756 22.100 0.2873 0.012417
1779.817991		 0.033
9 23.7 1.216 0.742 0.792 58.500 0.2873 0.012417
4711.282919		 0.088
10 24.4 1.265 0.758 0.827 92.867 0.2873 0.012417
7479.020697		 0.140
11 28.0 1.257 0.751 0.830 123.172 0.2873 0.012417
9919.626319		 0.186
여기서, T는 절연체가 없는 적층형 커패시터의 높이로 #6의 적층형 커패시터의 높이와 같다. 표 2는 용량이 10uF이고 정격전압이 10V인 두 번째 기종의 시험 결과를 나타낸 것으로서, #6은 절연체가 없는 구조이고, #7-11은 절연체의 두께를 순차적으로 증가시킨 것이다.
도 4와 표 2를 보면, 절연체가 없는 종래의 적층형 커패시터는 평균 어쿠스틱 노이즈가 31.3dB이고, 실시 예들의 경우 #6 보다 더 낮으며 모두 30dB 이하의 양호한 어쿠스틱 노이즈 값을 나타낸다.
그리고, 절연체의 두께가 58.5㎛인 #9에서 가장 작은 23.7dB의 어쿠스틱 노이즈가 측정되고, 이후 어쿠스틱 노이즈가 점차적으로 증가되는 것을 확인할 수 있다.
평균 어쿠스틱 노이즈
(dB)		 적층형 커패시터의 길이(mm) 적층형 커패시터의 폭(mm) 적층형 커패시터의 높이(mm) 절연체의 두께(㎛) 평균 그레인 사이즈(㎛) 그레인 볼륨(um3) 절연체의 두께/그레인 볼륨(um-2) 절연체의 두께/
T
12 30.8 1.254 0.719 0.626 0.000 0.2903 0.012810 0 0
13 28.5 1.183 0.763 0.692 28.350 0.2903 0.012810
2213.114754		 0.045
14 26.6 1.195 0.764 0.712 48.650 0.2903 0.012810
3797.814208		 0.078
15 24.4 1.206 0.769 0.741 77.950 0.2903 0.012810
6085.089774		 0.125
16 23.2 1.218 0.775 0.757 93.250 0.2903 0.012810
7279.469165		 0.149
17 23.7 1.231 0.781 0.778 109.072 0.2903 0.012810
8514.597970		 0.174
여기서, T는 절연체가 없는 적층형 커패시터의 높이로 #12의 적층형 커패시터의 높이와 같다. 표 3은 용량이 15uF이고 정격전압이 6.3V인 세 번째 기종의 시험 결과를 나타낸 것으로서, #12는 절연체가 없는 구조이고, #13-17은 절연체의 두께를 순차적으로 증가시킨 것이다.
도 4와 표 3을 보면, 절연체가 없는 종래의 적층형 커패시터는 평균 어쿠스틱 노이즈가 30.8dB이고, 실시 예들의 경우 #12 보다 더 낮으며 모두 30dB 이하의 양호한 어쿠스틱 노이즈 값을 나타낸다.
그리고, 절연체의 두께가 93.250㎛인 #16에서 가장 작은 23.2dB의 어쿠스틱 노이즈가 측정되고, 이후 어쿠스틱 노이즈가 다시 증가되는 것을 확인할 수 있다.
평균 어쿠스틱 노이즈
(dB)		 적층형 커패시터의 길이(mm) 적층형 커패시터의 폭(mm) 적층형 커패시터의 높이(mm) 절연체의 두께(㎛) 평균 그레인 사이즈(㎛) 그레인 볼륨(um3) 절연체의 두께/그레인 볼륨(um-2) 절연체의 두께/
T
18 34.5 1.005 0.540 0.528 0.000 0.3330 0.019334 0 0
19 27.9 1.084 0.578 0.590 43.400 0.3330 0.019334
2244.750181		 0.082
20 24.7 1.092 0.576 0.612 64.700 0.3330 0.019334
3346.436330		 0.123
21 24.4 1.077 0.571 0.631 84.002 0.3330 0.019334
4344.781214		 0.159
22 24.0 1.066 0.575 0.652 105.258 0.3330 0.019334
5444.1191158		 0.199
23 24.5 1.072 0.577 0.688 132.120 0.3330 0.019334
6833.557463		 0.250
여기서, T는 절연체가 없는 적층형 커패시터의 높이로 #18의 높이와 같다. 표 4는 용량이 2.2uF이고 정격전압이 10V인 네 번째 기종의 시험 결과를 나타낸 것으로서, #18은 절연체가 없는 구조이고, #19-23은 절연체의 두께를 순차적으로 증가시킨 것이다.
도 4와 표 4를 보면, 절연체가 없는 종래의 적층형 커패시터는 평균 어쿠스틱 노이즈가 34.5dB이고, 실시 예들의 경우 #18 보다 더 낮으며 모두 30dB 이항의 양호한 어쿠스틱 노이즈 값을 나타낸다.
그리고, 절연체의 두께가 105.258㎛인 #22에서 가장 작은 24.0dB의 어쿠스틱 노이즈가 측정되고, 이후 어쿠스틱 노이즈가 점차적으로 다시 증가되는 것을 확인할 수 있다.
위와 같이, 어쿠스틱 노이즈를 저감하는 절연체는 두께의 임계점이 존재하는 것을 알 수 있고, 표 1 내지 4와 도 5를 참조하면, 용량에 상관없이 어쿠스틱 노이즈를 30dB 이하로 만드는 커패시터 바디의 두께와 외부 전극의 두께의 합에 대한 절연체의 두께의 비의 임계점은 0.210 이하인 것으로 확인된다.
한편, 어쿠스틱 노이즈는 적층형 커패시터의 그레인의 부피와 절연체의 두께간 상관 관계에 따라서도 감소 정도가 변하게 된다.
특히 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 가정하여 나눈 값을 t/(1/6×π×d3)라고 할 때, 표 1 내지 표 4와 도 6을 참조하면, t/(1/6×π×d3)이 12596.621815 이하를 만족할 때, 30dB 이하의 어쿠스틱 노이즈 값을 가질 수 있는 것으로 확인된다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 141: 제1 및 제2 외부 전극
132, 142: 제1 및 제2 도전성 수지층
133, 143: 제1 및 제2 도금층

Claims (27)

  1. 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
    제3 및 제4 면에 수직인 방향으로 상기 커패시터 바디의 양 단부에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극;
    상기 커패시터 바디의 제1 면에 배치되는 절연체;
    상기 제1 외부 전극과 상기 절연체의 일 단부를 커버하는 제1 도전성 수지층; 및
    상기 제2 외부 전극과 상기 절연체의 타 단부를 커버하는 제2 도전성 수지층; 을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 외부 전극은, 상기 커패시터 바디의 제3 면에 배치되는 제1 접속부; 및 상기 제1 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 밴드부; 를 포함하고,
    상기 제2 외부 전극은, 상기 커패시터 바디의 제4 면에 배치되는 제2 접속부; 및 상기 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제2 밴드부; 를 포함하는 적층형 커패시터.
  3. 제2항에 있어서,
    상기 절연체가 상기 제1 및 제2 밴드부를 커버하도록 상기 커패시터 바디의 제1 면에 배치되는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.210 이하인 적층형 커패시터.
  5. 제1항에 있어서,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 12596.621815 이하인 적층형 커패시터.
  6. 제1항에 있어서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.210 이하이고,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 12596.621815 이하인 적층형 커패시터.
  7. 제1항에 있어서,
    용량이 4.7uF인 적층형 커패시터에서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.036 이하인 적층형 커패시터.
  8. 제1항에 있어서,
    용량이 4.7uF인 적층형 커패시터에서,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 2137.608550 이하인 적층형 커패시터.
  9. 제1항에 있어서,
    용량이 4.7uF인 적층형 커패시터에서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.036 이하이고,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 2137.608550 이하인 적층형 커패시터.
  10. 제1항에 있어서,
    용량이 10uF인 적층형 커패시터에서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.088 이하인 적층형 커패시터.
  11. 제1항에 있어서,
    용량이 10uF인 적층형 커패시터에서,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 4711.282919 이하인 적층형 커패시터.
  12. 제1항에 있어서,
    용량이 10uF인 적층형 커패시터에서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.036 이하이고,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 4711.282919 이하인 적층형 커패시터.
  13. 제1항에 있어서,
    용량이 15uF인 적층형 커패시터에서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.149 이하인 적층형 커패시터.
  14. 제1항에 있어서,
    용량이 15uF인 적층형 커패시터에서,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 7279.469165 이하인 적층형 커패시터.
  15. 제1항에 있어서,
    용량이 10uF인 적층형 커패시터에서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.149 이하이고,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 7279.469165 이하인 적층형 커패시터.
  16. 제1항에 있어서,
    용량이 2.2uF인 적층형 커패시터에서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.199 이하인 적층형 커패시터.
  17. 제1항에 있어서,
    용량이 2.2uF인 적층형 커패시터에서,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 5444.1191158 이하인 적층형 커패시터.
  18. 제1항에 있어서,
    용량이 2.2uF인 적층형 커패시터에서,
    상기 커패시터 바디의 두께와 제1 또는 제2 외부 전극의 두께의 합에 대한 상기 절연체의 두께의 비가 0.199 이하이고,
    d가 평균 그레인 사이즈이고, 상기 절연체의 두께(t)를 상기 유전체층의 그레인의 부피(1/6×π×d3)로 나눈 값을 t/(1/6×π×d3)라고 할 때, t/(1/6×π×d3)이 5444.1191158 이하인 적층형 커패시터.
  19. 제1항에 있어서,
    상기 제1 및 제2 외부 전극이 구리(Cu)를 포함하는 적층형 커패시터.
  20. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층이 도전성 금속과 수지를 포함하는 적층형 커패시터.
  21. 제1항에 있어서,
    상기 제1 및 제2 외부 전극이 구리(Cu)를 포함하고,
    상기 제1 및 제2 도전성 수지층이 도전성 금속과 수지를 포함하는 적층형 커패시터.
  22. 제1항에 있어서,
    상기 절연체가 에폭시를 포함하는 적층형 커패시터.
  23. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 도금층을 더 포함하는 적층형 커패시터.
  24. 제11항에 있어서,
    상기 제1 및 제2 도금층은, 상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 각각 포함하는 적층형 커패시터.
  25. 제1항에 있어서,
    상기 적층형 커패시터는, 상기 커패시터 바디의 제3 및 제4 면에 수직인 방향으로의 길이가 1.3mm 이하이고, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로의 길이가 0.65mm 이하인 적층형 커패시터.
  26. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    적층형 커패시터; 를 포함하고,
    상기 적층형 커패시터는,
    유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
    제3 및 제4 면에 수직인 방향으로 상기 커패시터 바디의 양 단부에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극;
    상기 커패시터 바디의 제1 면에 배치되는 절연체;
    상기 제1 외부 전극과 상기 절연체의 일 단부를 커버하는 제1 도전성 수지층;
    상기 제2 외부 전극과 상기 절연체의 타 단부를 커버하는 제2 도전성 수지층; 및
    상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 도금층; 을 포함하고,
    상기 적층형 커패시터의 제1 및 제2 도금층이 상기 제1 및 제2 전극 패드에 각각 접속되도록 실장되는 적층형 커패시터의 실장 기판.

  27. 제26항에 있어서,
    상기 절연체가 상기 기판과 마주보도록, 상기 적층형 커패시터의 제1 및 제2 도금층이 상기 제1 및 제2 전극 패드에 각각 실장되는 적층형 커패시터의 실장 기판.
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