JP2022166463A - セラミック電子部品および実装基板 - Google Patents

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Abstract

【課題】内部電極が引き出される端面の法線方向の外形寸法が、内部電極に平行な面における前記法線方向と垂直な方向の外形寸法より小さい場合において、外部電極間のショートを抑制しつつ、実装時の安定性を向上させる。【解決手段】一態様に係るセラミック電子部品によれば、誘電体と、第１端面に引き出された第１内部電極と、前記第１端面に平行な第２端面に引き出された第２内部電極とを有する素体と、前記素体の複数の面に形成され前記第１内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向における中央部の方が端部よりも前記第１端面から遠い位置まで延伸された第１外部電極と、前記素体の複数の面に形成され前記第２内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第２内部電極に平行な方向における中央部の方が端部よりも前記第２端面から遠い位置まで延伸された第２外部電極とを備える。【選択図】 図１

Description

本発明は、セラミック電子部品および実装基板に関する。
電子機器の小型化および高機能化に伴って、実装基板に実装される電子部品の実装密度が増大している。このとき、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップなどの実装面側の実装面積を減少させるため、積層セラミックコンデンサを低背化し、ＩＣチップの実装面側の反対面側に実装する方法（ＬＳＣ（ｌａｎｄ－ｓｉｄｅ ｃａｐａｃｉｔｏｒ））が提案されている。この方法は、ＩＣチップの実装面側の実装面積の減少だけではなく、積層セラミックコンデンサとの配線長も短くなるため、ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｒｅｓｉｓｔａｎｃｅ）を低下させる効果も期待できる。
ＥＳＬをさらに低減させるため、ＬＷ逆転型の積層セラミックコンデンサが知られている（特許文献１）。ＬＷ逆転型の積層セラミックコンデンサでは、外部電極が形成されている端面におけるセラミック層の広がり方向寸法（Ｗ寸法）が、側面におけるセラミック層の広がり方向の寸法（Ｌ寸法）より大きくされている。このようなＬＷ逆転型の積層セラミックコンデンサでは、コンデンサ本体内部の電流経路が広く短くなることにより、ＥＳＬが低減される。
特開２００９－２７１４８号公報
しかしながら、ＬＷ逆転型の積層セラミックコンデンサでは、外部電極の長さを長くすると、チップサイズの減少に伴って外部電極間の間隔を十分に確保するのが困難になる。このため、コンデンサチップの実装時に回転ずれが発生すると、コンデンサチップの電極がランドを跨ぎ、ショートが発生する恐れがあった。
一方、コンデンサチップの実装時の回転ずれに起因するショートの発生を防止するため、外部電極間の間隔を大きくすると、外部電極の長さが短くなる。このため、コンデンサチップの実装時のリフロー時の半田応力により、チップ立ちが発生する恐れがあった。
そこで、本発明は、内部電極が引き出される端面の法線方向の外形寸法が、内部電極に平行な面における前記法線方向と垂直な方向の外形寸法より小さい場合において、外部電極間のショートを抑制しつつ、実装時の安定性を向上させることが可能なセラミック電子部品および実装基板を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と、第１端面に引き出された第１内部電極と、前記第１端面に平行な第２端面に引き出された第２内部電極とを有する素体と、前記素体の複数の面に形成され前記第１内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向における中央部の方が端部よりも前記第１端面から遠い位置まで延伸された第１外部電極と、前記素体の複数の面に形成され前記第２内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第２内部電極に平行な方向における中央部の方が端部よりも前記第２端面から遠い位置まで延伸された第２外部電極とを備え、前記第１端面の法線方向の外形寸法をＬ、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向の外形寸法をＷ、前記第１端面の法線方向に垂直かつ前記第１内部電極に垂直な方向の外形寸法をＴ、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向における前記第１外部電極の中央部の寸法をＥＷ１、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向における前記第１外部電極の端部の寸法をＥＷ２、前記第１端面の法線方向における前記第１外部電極の中央部と前記第２外部電極の中央部との間隔をＧ、前記第１端面の法線方向における前記第１外部電極の中央部の寸法をＥとすると、Ｌ＜Ｗ、Ｌ≦０．４ｍｍ、Ｗ≦０．８ｍｍ、Ｔ≦１００ｕｍ、ＥＷ２≧０．０５ｍｍ、Ｇ／ＥＷ１≧０．２２、Ｅ／Ｔ≧１．２５という条件を満たす。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１内部電極に平行な前記素体の面の２つの面のうちの１つの面上のみにおいて、ＥＷ２≧０．０５、Ｇ／ＥＷ１≧０．２２、Ｅ／Ｔ≧１．２５という条件を満たす。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１内部電極と前記第２内部電極は交互に積層されている。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１内部電極と前記第２内部電極は互いに重ならないように配置され、前記第１内部電極と前記第２内部電極に重なるように配置された浮遊電極をさらに備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１外部電極は、前記素体の第１端面から前記第１内部電極に平行な面にかけて形成され、前記第２外部電極は、前記素体の第２端面から前記第１内部電極に平行な面にかけて形成されている。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１外部電極および前記第２外部電極は、前記第１内部電極に平行な前記素体の面のうちの片面にのみ形成されている。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１外部電極および前記第２外部電極は、前記第１内部電極に平行な前記素体の一方の面上の長さの方が前記素体の他方の面上の長さより長い。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１外部電極および前記第２外部電極は、前記第１内部電極に平行な前記素体の一方の面上では、スパッタ膜と焼結膜の複合膜と前記複合膜上のめっき膜で構成され、前記第１内部電極に平行な前記素体の他方の面上では、焼結膜と前記焼結膜上のめっき膜で構成されている。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１外部電極および前記第２外部電極は、それぞれの各端部から前記中央部にかけてテーパ形状を有する。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１外部電極は、前記第１内部電極と接続し金属を含む第１下地層と、前記第１下地層上に形成された第１めっき層とを備え、前記第２外部電極は、前記第２内部電極と接続し金属を含む第２下地層と、前記第２下地層上に形成された第２めっき層とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、誘電体と、第１端面に引き出された第１内部電極と、前記第１端面に平行な第２端面に引き出された第２内部電極とを有する素体と、前記素体の第１端面および前記素体の第１端面に対して垂直な前記素体の４つの面に形成され前記第１内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向における中央部の方が端部よりも前記第１端面から遠い位置まで延伸された第１外部電極と、前記素体の第２端面および前記素体の第２端面に対して垂直な前記素体の４つの面に形成され前記第２内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第２内部電極に平行な方向における中央部の方が端部よりも前記第２端面から遠い位置まで延伸された第２外部電極とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記第１外部電極は、前記素体の４つの面のうちの前記第１内部電極に平行な面上では、前記第１内部電極に垂直な面上に比べて前記第１端面から遠い位置まで延伸され、前記第２外部電極は、前記素体の４つの面のうちの前記第２内部電極に平行な面上では、前記第２内部電極に垂直な面上に比べて前記第２端面から遠い位置まで延伸されている。
また、本発明の一態様に係る実装基板によれば、上述したいずれかのセラミック電子部品が実装された実装基板であって、前記実装基板は、前記第１外部電極に接続される第１ランド電極と、前記第２外部電極に接続される第２ランド電極と、前記第１外部電極および前記第１ランド電極に接合される第１はんだ層と、前記第２外部電極および前記第２ランド電極に接合される第２はんだ層とを備える。
また、本発明の一態様に係る実装基板によれば、前記第１ランド電極と前記第２ランド電極との間隔は、前記第１外部電極の中央部と前記第２外部電極の中央部との間の間隔に等しい。
また、本発明の一態様に係る実装基板によれば、前記実装基板上に形成されたはんだボールを備え、前記セラミック電子部品は、前記はんだボールの形成面側に実装される。
また、本発明の一態様に係る実装基板によれば、前記セラミック電子部品は、前記はんだボールを介して互いに接続された第１実装基板と第２実装基板との間の隙間に収容される。
本発明の一つの態様によれば、内部電極が引き出される端面の法線方向の外形寸法が、内部電極に平行な面における前記法線方向と垂直な方向の外形寸法より小さい場合において、外部電極間のショートを抑制しつつ、実装時の安定性を向上させることができる。
第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図である。 図１の積層セラミックコンデンサの構成を示す平面図である。 図１の積層セラミックコンデンサを幅方向に切断した断面図である。 図１の積層セラミックコンデンサを長さ方向に切断した断面図である。 図１の積層セラミックコンデンサのチップ立ちがないときの実装例を示す側面図である。 図１の積層セラミックコンデンサのチップ立ちがあるときの実装例を示す側面図である。 外部電極の端部の位置に傾斜部がない積層セラミックコンデンサの回転ずれがあるときの実装例を示す平面図回である。 外部電極の端部の位置に傾斜部がある積層セラミックコンデンサの回転ずれがあるときの実装例を示す平面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャートである。 第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの素体の内部構成を示す平面図である。 第２実施形態に係る積層セラミックコンデンサを内部電極と浮遊電極との重なり位置で幅方向に切断した断面図である。 第２実施形態に係る積層セラミックコンデンサを浮遊電極のない位置で幅方向に切断した断面図である。 第３実施形態に係る積層セラミックコンデンサの構成を示す平面図である。 第４実施形態に係る積層セラミックコンデンサの構成を示す断面図である。 第５実施形態に係る積層セラミックコンデンサの構成を示す断面図である。 図９Ｂの積層セラミックコンデンサの下面側の外部電極のパターンの一例を示す裏面図である。 第６実施形態に係る積層セラミックコンデンサが実装された実装基板の構成を示す断面図である。 第７実施形態に係るセラミック電子部品の構成を示す斜視図である。 実施例に係る積層セラミックコンデンサの外形寸法および外部電極の寸法と、ショート不良およびチップ立ち不良との関係を示す図である。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図、図２Ａは、図１の積層セラミックコンデンサの構成を示す平面図、図２Ｂは、図１の積層セラミックコンデンサを幅方向に切断した断面図、図２Ｃは、図１の積層セラミックコンデンサを長さ方向に切断した断面図である。
図１、図２Ａから図２Ｃにおいて、積層セラミックコンデンサ１Ａは、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。
積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に積層されている。なお、図１、図２Ｂおよび図２Ｃでは、内部電極層３Ａ、３Ｂが合計で３層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。なお、素体２は、素体２の稜線に沿って面取りされてもよい。このとき、素体２は、その角部が面取された曲面Ｒを備える。
なお、以下の説明では、素体２の端面ＭＡ、ＭＢの法線方向を長さ方向ＤＬ、素体２の端面ＭＡ、ＭＢの法線方向に垂直かつ内部電極層３Ａ、３Ｂに平行な方向を幅方向ＤＷ、素体２の端面ＭＡ、ＭＢの法線方向に垂直かつ内部電極層３Ａ、３Ｂに垂直な方向を高さ方向（または素体２の厚み方向）ＤＴと言うことがある。このとき、内部電極層３Ａ、３Ｂは、誘電体層４を介して高さ方向ＤＴに積層される。また、素体２の端面ＭＡ、ＭＢは、長さ方向ＤＬに対向する。
なお、内部電極層３Ａ、３Ｂに垂直な方向は、内部電極層３Ａ、３Ｂの積層方向であってもよい。内部電極層３Ａ、３Ｂに平行な方向は、内部電極層３Ａ、３Ｂの積層方向に垂直な方向であってもよい。内部電極層３Ａ、３Ｂに垂直な方向は、内部電極層３Ａ、３Ｂが対向する方向であってもよい。内部電極層３Ａ、３Ｂに水平な方向は、内部電極層３Ａ、３Ｂが対向する方向に垂直な方向であってもよい。
なお、積層セラミックコンデンサ１Ａは実装基板上に実装され、その実装基板上に実装される半導体チップに加わるノイズの除去などに使用される。このとき、積層セラミックコンデンサ１Ａの実装面と平行な方向の１対の面を上面および下面と言うことがある。また、積層セラミックコンデンサ１Ａの実装面と垂直な方向の１対の面のうち、内部電極層３Ａ、３Ｂが引き出されていない面を１対の側面と言うことがある。
長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に交互に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の端面ＭＡ側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の端面ＭＢ側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の端面ＭＡ側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の端面ＭＢ側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。このとき、素体２は、幅方向ＤＷにおいて内部電極層３Ａ、３Ｂを被覆するサイドマージン部１０を備えることができる。
なお、内部電極層３Ａ、３Ｂおよび誘電体層４の高さ方向ＤＴの厚みはそれぞれ、０．０５μｍ～５μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｓｎ（スズ）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。下カバー層５Ａおよび上カバー層５Ｂの厚みはそれぞれ、５μｍ以上３０μｍ以下であるのが好ましい。
外部電極６Ａ、６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、各外部電極６Ａ、６Ｂは、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面（素体２の上面、下面および２つの側面）にかけて連続的に形成することができる。
外部電極６Ａは、端面ＭＡの法線方向に垂直かつ内部電極３Ａに平行な方向における中央部ＲＣの方が端部ＲＥ１、ＲＥ２よりも端面ＭＡから遠い位置まで延伸されている。外部電極６Ｂは、端面ＭＢの法線方向に垂直かつ内部電極３Ｂに平行な方向における中央部ＲＣの方が端部ＲＥ１、ＲＥ２よりも端面ＭＢから遠い位置まで延伸されている。なお、各外部電極６Ａ、６Ｂの中央部ＲＣと端部ＲＥ１、ＲＥ２との間の位置の関係は、内部電極３Ａ、３Ｂの平行な素体２の面（上面および下面）のうち少なくとも１つの面で満たせばよい。すなわち、各外部電極６Ａ、６Ｂの中央部ＲＣと端部ＲＥ１、ＲＥ２との間の位置に関係は、素体２の上面および下面の両方で満たしてもよいし、素体２の下面のみで満たしてもよい。
また、外部電極６Ａは、素体２の上面上および下面上では、素体２の側面上に比べて端面ＭＡから遠い位置まで延伸されている。このとき、素体２の側面上に位置する外部電極６Ａは、素体２の上面上および下面上に位置する外部電極６Ａに比べて、端面ＭＡ側に後退させることができる。外部電極６Ｂは、素体２の上面上および下面上では、素体２の側面上に比べて端面ＭＢから遠い位置まで延伸されている。このとき、素体２の側面上に位置する外部電極６Ｂは、素体２の上面上および下面上に位置する外部電極６Ｂに比べて、端面ＭＢ側に後退させることができる。
ここで、外部電極６Ａの中央部ＲＣの方が端部ＲＥ１、ＲＥ２よりも端面ＭＡから遠い位置まで延伸させるため、素体２の上面上および下面上において、外部電極６Ａの端部ＲＥ１、ＲＥ２の位置に傾斜部８Ａを設けることができる。また、外部電極６Ｂの中央部ＲＣの方が端部ＲＥ１、ＲＥ２よりも端面ＭＢから遠い位置まで延伸させるため、素体２の上面上および下面上において、外部電極６Ｂの端部ＲＥ１、ＲＥ２の位置に傾斜部８Ｂを設けることができる。各傾斜部８Ａ、８Ｂの形状は直線状であってもよいし、曲線状であってもよいし、これらの組み合わせであってもよい。例えば、各傾斜部８Ａ、８Ｂの形状は、中央部ＲＣから各端部ＲＥ１、ＲＥ２に向かって広がるテーパ状であってもよいし、ラッバ状であってもよい。
ここで、素体２の端面ＭＡの法線方向の積層セラミックコンデンサ１Ａの外形寸法をＬ、素体２の端面ＭＡの法線方向に垂直かつ内部電極３Ａに平行な方向の積層セラミックコンデンサ１Ａの外形寸法をＷ、素体２の端面ＭＡの法線方向に垂直かつ内部電極３Ａに垂直な方向の積層セラミックコンデンサ１Ａの外形寸法をＴ、素体２の端面ＭＡの法線方向に垂直かつ内部電極３Ａに平行な方向における外部電極６Ａの中央部ＲＣの寸法をＥＷ１、素体２の端面ＭＡの法線方向に垂直かつ内部電極３Ａに平行な方向における外部電極６Ａの各端部ＲＥ１、ＲＥ２の寸法をＥＷ２、素体２の端面ＭＡの法線方向における外部電極６Ａ、６Ｂの中央部ＲＣ間の間隔をＧ、素体２の端面ＭＡの法線方向における外部電極６Ａの中央部ＲＣの寸法をＥとする。このとき、積層セラミックコンデンサ１Ａは、Ｌ＜Ｗ、Ｌ≦０．４ｍｍ、Ｗ≦０．８ｍｍ、Ｔ≦１００ｕｍ、ＥＷ２≧０．０５ｍｍ、Ｇ／ＥＷ１≧０．２２、Ｅ／Ｔ≧１．２５という条件を満たす。
なお、ＥＷ２≧０．０５ｍｍ、Ｇ／ＥＷ１≧０．２２、Ｅ／Ｔ≧１．２５という条件については、内部電極３Ａ、３Ｂの平行な素体２の面のうち少なくとも１つの面で満たせばよく、例えば、素体２の上面および下面の両方で満たしてもよいし、素体２の下面のみで満たしてもよい。
各外部電極６Ａ、６Ｂは、素体２上に形成された下地層７と、下地層７上に積層されためっき層９を備える。下地層７は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、下地層７は、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面にかけて連続的に形成することができる。
下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、スパッタ膜であってもよいし、塗布膜が焼成された焼結膜であってもよいし、スパッタ膜と焼結膜の複合膜であってもよい。
下地層７は、金属が混在された共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。
下地層７は、素体２に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Ｍｇ（Ｎｉ、Ｃｒ、Ｓｒ、Ａｌ、Ｎａ、Ｆｅが微量含まれていてもよい）である。このとき、下地層７は、下地層７の導電性材料として用いられる金属と素体２に含まれる金属と酸素との化合物として、例えば、Ｍｇ、ＮｉおよびＯを含む化合物を含むことができる。
ここで、誘電体材料を含む塗布膜の焼結体で下地層７を構成することにより、素体２と下地層７との密着性を確保しつつ、下地層７の厚膜化を図ることが可能となり、各外部電極６Ａ、６Ｂの強度を確保しつつ、内部電極層３Ａ、３Ｂとの導通性を確保することができる。
また、誘電体材料を含む塗布膜の焼結体で下地層７を構成した場合、外部電極６Ａについて、１回のディッピングにより、素体２の端面ＭＡから端面ＭＡに垂直な４つの面にかけて誘電体材料を含む塗布膜を形成することが可能となるとともに、外部電極６Ｂについて、１回のディッピングにより、素体２の端面ＭＢから端面ＭＢに垂直な４つの面にかけて誘電体材料を含む塗布膜を形成することが可能となり、工程数の増大を抑制することができる。ただし、ディッピングでは、素体２上の下地層７の境界が水平に形成される。このため、ディッピングで下地層７を形成する場合、各外部電極６Ａ、６Ｂに傾斜部８Ａ、８Ｂを設ける工程が別途必要になる。
下地層７は、スパッタ膜または蒸着膜などの堆積膜で構成してもよい。このとき、下地層７は、セラミック成分を含まないようにすることができる。ここで、傾斜部８Ａ、８Ｂに対応した開口部を有するメタルマスクを介してスパッタまたは蒸着を実施することにより、各外部電極６Ａ、６Ｂに傾斜部８Ａ、８Ｂを設けることが可能となる。また、下地層７を堆積膜で構成することにより、下地層７を薄膜化することが可能となり、積層セラミックコンデンサ１Ａを低背化することができる。ただし、スパッタ膜または蒸着膜などの堆積膜で下地層７を構成すると、素体２の６つの面（端面ＭＡ、ＭＢ、一対の側面、下面および上面）に下地層７を形成するには、スパッタ膜または蒸着膜などの堆積工程を６回繰り返す必要がある。ただし、素体２の４つの面（端面ＭＡ、ＭＢ、下面および上面）に下地層７を形成し、素体２の一対の側面の下地層７の形成を省略することにより、スパッタ膜または蒸着膜などの堆積工程を４回の繰り返しで済ませることができる。
下地層７は、スパッタ膜または蒸着膜などの堆積膜と、塗布膜の焼結体との複合膜で構成してもよい。このとき、素体２の下面の下地層７のみ複合膜で構成し、素体２のその他の５つの面（端面ＭＡ、ＭＢ、一対の側面および上面）は塗布膜の焼結体で下地層７を構成してもよい。このとき、スパッタ膜または蒸着膜などの堆積膜のみで下地層７を構成した場合は、スパッタ膜または蒸着膜などの堆積工程を６回繰り返す必要があるが、素体２の下面の下地層７のみ複合膜で構成し、素体２のその他の５つの面の下地層７は塗布膜の焼結体で構成することにより、スパッタ膜または蒸着膜などの堆積工程を１回実施し、塗布膜を形成するためのディッピング工程を２回実施すればよく、工程数を削減することができる。なお、スパッタ膜や蒸着膜は、源の調整により別の面へ回り込ませることが可能となる。このとき、スパッタ膜や蒸着膜の回り込みにより、下面から端面の下面側まで一括して形成し、工程数を削減するようにしてもよい。
ディッピング工程により塗布した塗布膜の焼結体で下地層７を形成した場合、素体２の端面ＭＡ、ＭＢ、下面および上面だけでなく、素体２の一対の側面にも下地層７が形成される。このとき、素体２の側面上に位置する外部電極６Ａを素体２の上面上および下面上に位置する外部電極６Ａに比べて端面ＭＡ側に後退させ、素体２の側面上に位置する外部電極６Ｂを素体２の上面上および下面上に位置する外部電極６Ｂに比べて端面ＭＢ側に後退させることができる。このため、積層セラミックコンデンサ１Ａの実装時に回転ずれが発生した場合において、素体２の側面の外部電極６Ａ、６Ｂにはんだが這い上がった場合においても、外部電極６Ａ、６Ｂがショートするのを抑制することができる。
めっき層９は、下地層７を覆うように外部電極６Ａ、６Ｂごとに連続的に形成される。このとき、めっき層９は、下地層７を介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。
めっき層９の材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金である。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層９Ａと、Ｃｕめっき層９Ａ上に形成されたＮｉめっき層９Ｂと、Ｎｉめっき層９Ｂ上に形成されたＳｎめっき層９Ｃの３層構造とすることができる。Ｃｕめっき層９Ａは、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層９Ｂは、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層９Ｃは、めっき層９に対するはんだの濡れ性を向上させることができる。
ここで、積層セラミックコンデンサ１Ａは、Ｌ＜Ｗという条件を満たすことにより、内部電極層３Ａ、３Ｂの電流経路を広く短くすることができ、ＥＳＬを低減することができる。
また、積層セラミックコンデンサ１Ａは、Ｌ≦０．４ｍｍ、Ｗ≦０．８ｍｍ、Ｔ≦１００ｕｍという条件を満たすことにより、積層セラミックコンデンサ１Ａの小型化および低背化を図ることができ、ＬＳＣ実装を可能としつつ、実装密度を向上させることができる。
また、積層セラミックコンデンサ１Ａは、ＥＷ２≧０．０５ｍｍという条件を満たすことにより、積層セラミックコンデンサ１Ａの実装時に回転ずれが発生した場合においても、端部ＲＥ１、ＲＥ２の位置において各外部電極６Ａ、６Ｂが相手側のランド電極に接触しにくくすることができ、外部電極６Ａ、６Ｂのショートを抑制することができる。
また、積層セラミックコンデンサ１Ａは、Ｇ／ＥＷ１≧０．２２という条件を満たすことにより、外部電極６Ａの中央部ＲＣの寸法ＥＷ１の増大に応じて外部電極６Ａ、６Ｂの中央部ＲＣ位置の間の間隔Ｇを増大させることが可能となる。このため、積層セラミックコンデンサ１Ａの実装時に回転ずれが発生した場合においても、各外部電極６Ａ、６Ｂが相手側のランド電極に接触しにくくすることができ、外部電極６Ａ、６Ｂのショートを抑制することができる。
また、積層セラミックコンデンサ１Ａは、Ｅ／Ｔ≧１．２５という条件を満たすことにより、外部電極６Ａの高さ方向ＤＴの寸法Ｔの増大に応じて外部電極６Ａ、６Ｂの長さ方向ＤＬの寸法Ｅを増大させることが可能となる。ここで、外部電極６Ａの高さ方向ＤＴの寸法Ｔが増大すると、積層セラミックコンデンサ１Ａの実装時に素体２の端面ＭＡ、ＭＢ側の各外部電極６Ａ、６Ｂに這い上がったはんだによるチップ立ちが起きやすくなる。一方、外部電極６Ａ、６Ｂの長さ方向ＤＬの寸法Ｅが増大すると、積層セラミックコンデンサ１Ａの実装時に素体２の下面側の各外部電極６Ａ、６Ｂに付着したはんだによって積層セラミックコンデンサ１Ａを水平に保つ力を増大させることができる。このため、積層セラミックコンデンサ１Ａの低背化に応じて外部電極６Ａ、６Ｂの長さ方向ＤＬの寸法Ｅを減少させることを可能としつつ、積層セラミックコンデンサ１Ａの実装時のチップ立ちを抑制することができる。
なお、積層セラミックコンデンサ１Ａは、上述した条件に加え、ＥＷ２／ＥＷ１≦０．３４という条件を満たすことが好ましい。これにより、素体２の下面側の各外部電極６Ａ、６Ｂの面積の減少を抑制することができ、積層セラミックコンデンサ１Ａの実装不良を低減することができる。
また、積層セラミックコンデンサ１Ａは、上述した条件に加え、Ｇ／ＥＷ１≦０．６という条件を満たすことが好ましい。このとき、Ｇ＝Ｌ－Ｅ＊２であることからＧ／ＥＷ１＝（Ｌ－Ｅ＊２）／ＥＷ１と表現でき、Ｅ≦０．０５となって実装不良が発生するのを抑制することができる。
また、積層セラミックコンデンサ１Ａは、上述した条件に加え、Ｅ／Ｔ≦２．０という条件を満たすことが好ましい。これにより、各外部電極６Ａ、６Ｂの応力の増大を抑制することができ、積層セラミックコンデンサ１Ａの信頼性の低下を抑制することができる。
図３Ａは、図１の積層セラミックコンデンサのチップ立ちがないときの実装例を示す側面図、図３Ｂは、図１の積層セラミックコンデンサのチップ立ちがあるときの実装例を示す側面図である。
図３Ａにおいて、実装基板１１上にはランド電極１２Ａ，１２Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層１３Ａ、１３Ｂを介してランド電極１２Ａ、１２Ｂに接続される。積層セラミックコンデンサ１Ａのチップ立ちが発生しない場合、素体２の端面ＭＡ、ＭＢ側の各外部電極６Ａ、６Ｂには、はんだ層１３Ａ、１３Ｂがそれぞれ均等に這い上がる。
一方、図３Ｂにおいて、積層セラミックコンデンサ１Ａのチップ立ちが発生する場合、素体２の端面ＭＡ、ＭＢ側の各外部電極６Ａ、６Ｂへのはんだ層１３Ａ、１３Ｂの這い上がりは不均一になる。そして、例えば、素体２の端面ＭＡ側の外部電極６Ａにはんだ層１３Ａが這い上がる前に、素体２の端面ＭＢ側の外部電極６Ｂにはんだ層１３Ｂが這い上がると、素体２の端面ＭＢ側の外部電極６Ｂに這い上がったはんだ層１３Ｂによって積層セラミックコンデンサ１Ａが引き上げられ、チップ立ちが発生する。
図４Ａは、外部電極の端部の位置に傾斜部がない積層セラミックコンデンサの回転ずれがあるときの実装例を示す平面図、図４Ｂは、外部電極の端部の位置に傾斜部がある積層セラミックコンデンサの回転ずれがあるときの実装例を示す平面図である。なお、図４Ａおよび図４Ｂでは、各積層セラミックコンデンサ１Ａ、１Ａ´の上面側および下面側の両方に同一パターンが形成されているものとする。
図４Ａにおいて、積層セラミックコンデンサ１Ａ´は、図２Ａの積層セラミックコンデンサ１の外部電極６Ａ、６Ｂの代わりに外部電極６Ａ´、６Ｂ´を備える。外部電極６Ａ´、６Ｂ´では、傾斜部６Ａ´、６Ｂ´が省略されている。外部電極６Ａ´、６Ｂ´のそれ以外の点は外部電極６Ａ´、６Ｂ´と同様に構成されている。このとき、各積層セラミックコンデンサ１Ａ´の実装時に回転ずれが発生し、例えば、外部電極６Ｂ´がランド電極１２Ａ、１２Ｂを跨ぐと、外部電極６Ａ´、６Ｂ´がショートする。
一方、図４Ｂにおいて、積層セラミックコンデンサ１Ａの外部電極６Ａ、６Ｂは傾斜部６Ａ´、６Ｂ´を備える。このため、各積層セラミックコンデンサ１Ａの実装時に各積層セラミックコンデンサ１Ａ´と同等の回転ずれが発生しても、各外部電極６Ａ、６Ｂの傾斜部６Ａ´、６Ｂ´の位置で相手のランド電極１２Ａ、１２Ｂとの間隔を維持することができ、外部電極６Ａ´、６Ｂ´がショートするのを防止することができる。
なお、ランド電極１２Ａ、１２Ｂ間の間隔Ｐは、外部電極６Ａ、６Ｂの中央部ＲＣの間の間隔Ｇと等しいのが好ましい。これにより、各外部電極６Ａ、６Ｂと各ランド電極１２Ａ、１２Ｂとの接触面積の減少を抑制しつつ、ランド電極１２Ａ、１２Ｂ間の間隔Ｐを外部電極６Ａ、６Ｂの端部ＲＥ１、ＲＥ２の間隔より狭くすることができ、積層セラミックコンデンサ１Ａの回転ずれによる外部電極６Ａ´、６Ｂ´のショートを抑制することができる。
図５は、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャート、図６Ａから図６Ｉは、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。なお、図６Ｃから図６Ｉでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。また、この製造方法では、ディッピングによる塗布膜の焼成で下地層を形成する方法を例にとった。
図５のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、Ｙ（イットリウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（カドミウム）、Ｔｂ（テウビウム）、Ｄｙ（ジスプロシウム、Ｈｏ（ホロミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ、Ｎａ（ナトリウム）、Ｋ（カリウム）またはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。
次に、図５のＳ２および図６Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
次に、図５のＳ３および図６Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図５のＳ４および図６Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターン２３が形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート２５Ａ、２５Ｂの厚みは、内部電極パターン２３が形成されたグリーンシート２４の厚みより大きい。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。
次に、図５のＳ５および図６Ｄに示すように、図５のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４、２５Ａ、２５Ｂを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。
次に、図５のＳ６および図６Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
このとき、図６Ｆに示すように、個片化された素体２´には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２´の一方の端面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２´の他方の端面で誘電体層４の表面から引き出される。なお、図６Ｆでは、図６Ｅの個片化された１つの素体を長さ方向に拡大して示した。
次に、図５のＳ７および図６Ｇに示すように、素体２´の面取りを行うことにより、素体２´の角部に曲面Ｒが設けられた素体２を形成する。素体２´の面取りは、例えば、バレル研磨を用いることができる。
次に、図５のＳ８に示すように、図５のＳ７で面取りされた素体２に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ２雰囲気中で素体２を加熱する。
次に、図５のＳ９に示すように、下地層用導電ペーストの付着を阻害する阻害剤を素体２上に選択的に塗布する。このとき、阻害剤は、図１の傾斜部８Ａ、８Ｂの形成位置に選択的に塗布する。阻害剤は、例えば、下地層用導電ペーストに濡れないシリコーンである。阻害剤を素体２上に選択的に塗布する方法としては、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図５のＳ１０に示すように、図５のＳ９で阻害剤が塗布された素体２の両端面ＭＡ、ＭＢと、各端面ＭＡ、ＭＢの周面の４つの面（上面、下面および一対の側面）に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。このとき、図１の傾斜部８Ａ、８Ｂの形成位置には阻害剤が塗布されているので、傾斜部８、８Ｂの形成位置には下地層用導電ペーストが付着しない。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（例えば、Ｄ５０粒子径で０．８μｍ～４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。
次に、図５のＳ１１および図６Ｈに示すように、図５のＳ１０で下地層用導電ペーストが塗布された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２に一体化された下地層７を形成する。このとき、傾斜部８Ａ、８Ｂの形成位置には下地層用導電ペーストが塗布されていないので、傾斜部８Ａ、８Ｂの形成位置には下地層７が形成されない。素体２および下地層用導電ペーストの焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。なお、下地層７の形成では、Ｎ２ガス雰囲気中で６００℃～１０００℃の温度で再酸化処理を行ってもよい。
次に、図５のＳ１２および図６Ｉに示すように、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃを下地層７上に順次形成する。ここで、下地層７が形成された素体２をめっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９を形成することができる。
（第２実施形態）
図７Ａは、第２実施形態に係る積層セラミックコンデンサの素体の内部構成を示す平面図、図７Ｂは、第２実施形態に係る積層セラミックコンデンサを内部電極と浮遊電極との重なり位置で幅方向に切断した断面図、図７Ｃは、第２実施形態に係る積層セラミックコンデンサを浮遊電極のない位置で幅方向に切断した断面図である。なお、図７Ｂは、図７ＡのＢ１－Ｂ１線の位置で切断した積層セラミックコンデンサの構成を示す断面図、図７Ｃは、図７ＡのＢ２－Ｂ２線の位置で切断した積層セラミックコンデンサの構成を示す断面図である。また、図７Ａでは、図７Ｂおよび図７Ｃの外部電極６Ａ、６Ｂは省略した。
図７Ａから図７Ｃにおいて、積層セラミックコンデンサ１Ｂは、図１の積層セラミックコンデンサ１Ａの素体２の代わりに素体２´を備える。素体２´は、図１の積層セラミックコンデンサ１Ａの積層体２Ａの代わりに積層体２Ａ´を備える。積層体２Ａ´は、図２Ａから図２Ｃの積層セラミックコンデンサ１Ａの内部電極層３Ａ、３Ｂの代わりに内部電極層３Ａ´、３Ｂ´および浮遊電極３Ｃ´を備える。積層セラミックコンデンサ１Ｂのそれ以外の点は積層セラミックコンデンサ１Ａと同様に構成することができる。
各内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に配置されている。内部電極層３Ａ´は、素体２´の長さ方向ＤＬの一方の端面ＭＡ側で誘電体層４の端部に引き出される。内部電極層３Ｂ´は、素体２´の長さ方向ＤＬの他方の端面ＭＢ側で誘電体層４の端部に引き出される。このとき、各内部電極層３Ａ、３Ｂは、互いに重ならないように積層される。
浮遊電極３Ｃ´は、誘電体層４から引き出されることなく、各内部電極層３Ａ´、３Ｂ´に対向するように素体２内に配置される。このとき、端面ＭＡ側では、内部電極層３Ａ´と浮遊電極３Ｃ´は交互に積層される。端面ＭＢ側では、内部電極層３Ｂ´と浮遊電極３Ｃ´は交互に積層される。
積層セラミックコンデンサ１Ｂでは、浮遊電極３Ｃ´のサイズを変化させることで積層セラミックコンデンサ１Ｂの容量を変化させることができ、容量の調整可能範囲を大きくすることができる。また、各内部電極層３Ａ´、３Ｂ´上に積層される浮遊電極３Ｃ´の位置ずれによる積層セラミックコンデンサ１Ｂの容量のバラつきを抑えることができ、積層セラミックコンデンサ１Ｂの製造時の安定性を向上させることができる。
（第３実施形態）
図８は、第３実施形態に係る積層セラミックコンデンサの構成を示す平面図である。
図８において、積層セラミックコンデンサ１Ｃは、図２Ａの積層セラミックコンデンサ１Ａの外部電極６Ａ、６Ｂの代わりに外部電極６ＡＣ、６ＢＣを備える。外部電極６ＡＣ、６ＢＣは、外部電極６Ａ、６Ｂの傾斜部８Ａ、８Ｂの代わりに傾斜部８ＡＣ、８ＢＣを備える。積層セラミックコンデンサ１Ｃのそれ以外の点は積層セラミックコンデンサ１Ａと同様に構成することができる。
外部電極６Ａ、６Ｂの傾斜部８Ａ、８Ｂは直線状とし、テーパ状である例を示したが、外部電極６ＡＣ、６ＢＣの傾斜部８ＡＣ、８ＢＣは曲線状とし、例えば、ラッパ状とすることができる。
（第４実施形態）
図９Ａは、第４実施形態に係る積層セラミックコンデンサの構成を示す断面図である。
図９Ａにおいて、積層セラミックコンデンサ１Ｄは、図２Ａの積層セラミックコンデンサ１Ａの外部電極６Ａ、６Ｂの代わりに外部電極６ＡＤ、６ＢＤを備える。積層セラミックコンデンサ１Ｄのそれ以外の点は積層セラミックコンデンサ１Ａと同様に構成することができる。
外部電極６ＡＤ、６ＢＤは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、各外部電極６ＡＤ、６ＢＤは、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な３つの面（素体２の下面および２つの側面）にかけて連続的に形成することができる。このとき、各外部電極６ＡＤ、６ＢＤは、素体２の上面側には形成されない。外部電極６ＡＤ、６ＢＤのそれ以外の点は外部電極６Ａ、６Ｂと同様に構成することができる。
各外部電極６ＡＤ、６ＢＤは、素体２上に形成された下地層７Ｄと、下地層７Ｄ上に積層されためっき層９Ｄを備える。下地層７Ｄは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、下地層７Ｄは、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な３つの面（素体２の下面および２つの側面）にかけて連続的に形成することができる。このとき、下地層７Ｄは、素体２の上面側には形成されない。また、下地層７Ｄ上に形成されるめっき層９が素体２の上面から突出しないようにするために、下地層７Ｄは、内部電極層３Ａ、３Ｂの最上層の位置より高く、素体２の上面より低い位置に形成される。
めっき層９Ｄは、下地層７Ｄを覆うように外部電極６ＡＤ、６ＢＤごとに連続的に形成される。めっき層９Ｄは、例えば、下地層７Ｄ上に形成されたＣｕめっき層９ＡＤと、Ｃｕめっき層９ＡＤ上に形成されたＮｉめっき層９ＢＤと、Ｎｉめっき層９ＢＤ上に形成されたＳｎめっき層９ＣＤの３層構造とすることができる。
ここで、スパッタ膜で下地層７Ｄを構成する場合、素体２の上面上へのスパッタを省略することにより、素体２の上面側に各外部電極６ＡＤ、６ＢＤが形成されないにようにすることができる。
また、ディッピングによる塗布膜の焼成で下地層７Ｄを構成する場合、図５のＳ９の工程で素体２の上面側にシリコーンなどの阻害剤を塗布してからディッピングを行うことで、素体２の上面側に各外部電極６ＡＤ、６ＢＤが形成されないようにすることができる。
あるいは、ディッピングによる塗布膜の焼成で下地層７Ｄを構成する場合、図６Ｉの積層セラミックコンデンサ１Ａの上面側の外部電極６Ａ、６Ｂを研磨またはエッチング等で除去するようにしてもよい。
ここで、積層セラミックコンデンサ１Ｄの外部電極６ＡＤ、６ＢＤが素体２の上面側に形成されないようにすることにより、素体２の上面側から外部電極６ＡＤ、６ＢＤが突出しないようにすることができる。このため、積層セラミックコンデンサ１Ｄの容量を減少させることなく、積層セラミックコンデンサ１Ｄの低背化を図ることができる。
（第５実施形態）
図９Ｂは、第５実施形態に係る積層セラミックコンデンサの構成を示す断面図、図１０は、図９Ｂの積層セラミックコンデンサの下面側の外部電極のパターンの一例を示す裏面図である。
図９Ｂにおいて、積層セラミックコンデンサ１Ｅは、図２Ａの積層セラミックコンデンサ１Ａの外部電極６Ａ、６Ｂの代わりに外部電極６ＡＥ、６ＢＥを備える。積層セラミックコンデンサ１Ｅのそれ以外の点は積層セラミックコンデンサ１Ａと同様に構成することができる。
外部電極６ＡＥ、６ＢＥは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、各外部電極６ＡＥ、６ＢＥは、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面（素体２の上面、下面および２つの側面）にかけて連続的に形成することができる。このとき、素体２の下面側の各外部電極６ＡＥ、６ＢＥの長さは、素体２の上面側の各外部電極６ＡＥ、６ＢＥの長さより長くすることができる。
各外部電極６ＡＥ、６ＢＥは、素体２上に形成された下地層７Ｅと、下地層７Ｅ上に積層されためっき層９Ｅを備える。下地層７Ｅは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、下地層７Ｅは、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面（素体２の上面、下面および２つの側面）にかけて連続的に形成することができる。
このとき、素体２の下面側では、図１０に示すように、スパッタ膜７Ｅ１とディッピングによる塗布膜の焼結膜７Ｅ２との複合膜で下地層７Ｅを構成し、素体２のその他の５つの面（端面ＭＡ、ＭＢ、一対の側面および上面）では、ディッピングによる塗布膜の焼結膜７Ｅ２で下地層７Ｅを構成することができる。このとき、素体２の下面側のスパッタ膜７Ｅ１の形成に用いるマスクに対して、素体２の下面側の下地層７Ｅのパターン形状に対応した開口部を設けることにより、テーパ形状の傾斜部７ＡＥ、７ＢＥを各外部電極６ＡＥ、６ＢＥの下地層７Ｅに設けることができる。このとき、塗布膜の形成時のディッピン深さを調整することにより、スパッタ膜７Ｅ１で構成された傾斜部７ＡＥ、７ＢＥが焼結膜７Ｅ２と重ならないようにすることができる。
なお、焼結膜７Ｅ２を先に形成してからスパッタ膜７Ｅ１を形成してもよいし、スパッタ膜７Ｅ１を先に形成してから焼結膜７Ｅ２を形成してもよい。焼結膜７Ｅ２を先に形成する場合、焼結膜７Ｅ２の焼成と素体２の焼成を同時に行うことが可能となるとともに、スパッタ膜７Ｅ１をＣｕ薄膜で構成することができる。スパッタ膜７Ｅ１を先に形成する場合、素体２の焼成を行った後、スパッタ膜７Ｅ１を形成し、素体２の焼成より低い温度で焼結膜７Ｅ２の焼成に行うことができる。
ここで、スパッタ膜のみで下地層７Ｅを構成した場合は、スパッタ工程を６回繰り返す必要があるが、素体２の下面側の下地層７のみ複合膜で構成し、素体２のその他の５つの面の下地層７をディッピングによる塗布膜の焼結膜で構成することにより、スパッタ工程を１回実施し、ディッピング工程を２回実施すればよく、工程数を削減することができる。
めっき層９Ｅは、下地層７Ｅを覆うように外部電極６ＡＥ、６ＢＥごとに連続的に形成される。めっき層９Ｅは、例えば、下地層７Ｅ上に形成されたＣｕめっき層９ＡＥと、Ｃｕめっき層９ＡＥ上に形成されたＮｉめっき層９ＢＥと、Ｎｉめっき層９ＢＥ上に形成されたＳｎめっき層９ＣＥの３層構造とすることができる。
（第６実施形態）
図１１は、第６実施形態に係る積層セラミックコンデンサが実装された実装基板の構成を示す断面図である。
図１１において、実装基板４１の裏面側には、ランド電極４２Ａ、４２Ｂ、４４Ａ、４４Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。実装基板４１の裏面側のランド電極４４Ａ、４４Ｂ上には、はんだボール４７Ａ、４７Ｂが形成される。
一方、実装基板４１の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であってもよいし、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））であってもよい。
実装基板４５の裏面側には、ランド電極４６Ａ、４６Ｂが形成されている。実装基板４１、４５は、はんだボール４７Ａ、４７Ｂを介して互いに接続される。実装基板４５は、実装基板４１が実装されるマザーボードとして用いることができる。
実装基板４１、４５の間は、はんだボール４７Ａ、４７Ｂを介して一定の間隔に維持される。このとき、実装基板４１、４５の間には、積層セラミックコンデンサ１Ａを封止する樹脂４８が設けられる。この樹脂４８は、例えば、エポキシ樹脂である。この樹脂４８は、はんだボール４７Ａ、４７Ｂを介して実装基板４１、４５が互いに接続された後、実装基板４１、４５の間に注入し、硬化させてもよい。このとき、樹脂４８は、積層セラミックコンデンサ１Ａ、はんだ層４３Ａ、４３Ｂおよびはんだボール４７Ａ、４７Ｂを覆い、素体２の上面に密着する。
ここで、実装基板４１の裏面側に積層セラミックコンデンサ１Ａを実装することにより、実装基板４１の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。このため、実装基板４１の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。
また、積層セラミックコンデンサ１Ａの外形寸法ＴをＴ≦１００ｕｍとすることにより、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを収容することができ、実装基板４１の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。
また、積層セラミックコンデンサ１Ａの外形寸法ＬをＬ≦０．４ｍｍとし、積層セラミックコンデンサ１Ａの外形寸法ＷをＷ≦０．８ｍｍとすることにより、はんだボール４７Ａ、４７Ｂの配置のピッチの低下に対応しつつ、はんだボール４７Ａ、４７Ｂ間の隙間に積層セラミックコンデンサ１Ａを実装することができる。
（第７実施形態）
図１２は、第６実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図１２では、セラミック電子部品としてチップインダクタを例にとった。
図１２において、チップインダクタ６１は、素体６２および外部電極６６Ａ、６６Ｂを備える。素体６２は、コイルパターン６３、内部電極層６３Ａ、６３Ｂおよび磁性体材料６４を備える。磁性体材料６４は、内部電極層６３Ａ、６３Ｂを絶縁する誘電体としても用いられる。素体６２の形状は、略直方体形状とすることができる。コイルパターン６３および内部電極６３Ａ、６３Ｂの形状は、平板状とすることができる。このとき、コイルパターン６３は、素体６２内に螺旋状に配置することができる。外部電極６６Ａ、６６Ｂは、素体６２上に形成された下地層と、下地層上に形成されためっき層を備える。下地層は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料６４の主成分であるフェライト成分である。
コイルパターン６３および内部電極層６３Ａ、６３Ｂは、磁性体材料６４にて覆われている。ただし、内部電極層６３Ａの端部は、素体６２の一方の端面側で磁性体材料６４から引き出され、外部電極６６Ａに接続される。内部電極層６３Ｂの端部は、素体６２の他方の端面側で磁性体材料６４から引き出され、外部電極６６Ｂに接続される。
コイルパターン６３および内部電極層６３Ａ、６３Ｂの材料は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料６４は、例えば、フェライトである。
外部電極６６Ａ、６６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体６２に形成される。このとき、各外部電極６６Ａ、６６Ｂは、素体６２の各端面から、各端面に垂直な４つの面にかけて連続的に形成することができる。
外部電極６６Ａは、内部電極層６３Ａが引き出される端面の法線方向に垂直かつ内部電極６３Ａに平行な方向における中央部ＲＣの方が端部ＲＥ１、ＲＥ２よりも、内部電極層６３Ａが引き出される端面から遠い位置まで延伸されている。外部電極６６Ｂは、内部電極層６３Ｂが引き出される端面の法線方向に垂直かつ内部電極６３Ｂに平行な方向における中央部ＲＣの方が端部ＲＥ１、ＲＥ２よりも、内部電極層６３Ｂが引き出される端面から遠い位置まで延伸されている。
また、外部電極６６Ａは、素体６２の上面上および下面上では、素体６２の側面上に比べて、内部電極層６３Ａが引き出される端面から遠い位置まで延伸されている。外部電極６６Ｂは、素体６２の上面上および下面上では、素体６２の側面上に比べて、内部電極層６３Ａが引き出される端面から遠い位置まで延伸されている。
ここで、素体６２の上面上および下面上において、外部電極６６Ａの端部ＲＥ１、ＲＥ２には、傾斜部６８Ａが設けられている。また、素体６２の上面上および下面上において、外部電極６６Ｂの端部ＲＥ１、ＲＥ２には、傾斜部６８Ｂが設けられている。
ここで、内部電極層６３Ａが引き出される端面の法線方向のチップインダクタ６１の外形寸法をＬ、内部電極層６３Ａが引き出される端面の法線方向に垂直かつ内部電極６３Ａに平行な方向のチップインダクタ６１の外形寸法をＷ、内部電極層６３Ａが引き出される端面の法線方向に垂直かつ内部電極６３Ａに垂直な方向のチップインダクタ６１の外形寸法をＴ、内部電極層６３Ａが引き出される端面の法線方向に垂直かつ内部電極６３Ａに平行な方向における外部電極６６Ａの中央部ＲＣの寸法をＥＷ１、内部電極層６３Ａが引き出される端面の法線方向に垂直かつ内部電極６３Ａに平行な方向における外部電極６６Ａの各端部ＲＥ１、ＲＥ２の寸法をＥＷ２、内部電極層６３Ａが引き出される端面の法線方向における外部電極６６Ａ、６６Ｂの中央部ＲＣの間の間隔をＧ、内部電極層６３Ａが引き出される端面の法線方向における外部電極６Ａの中央部ＲＣの寸法をＥとする。このとき、チップインダクタ６１は、Ｌ＜Ｗ、Ｌ≦０．４ｍｍ、Ｗ≦０．８ｍｍ、Ｔ≦１００ｕｍ、ＥＷ２≧０．０５ｍｍ、Ｇ／ＥＷ１≧０．２２、Ｅ／Ｔ≧１．２５という条件を満たす。
なお、上述した実施形態では、セラミック電子部品として積層セラミックコンデンサおよびチップインダクタを例にとったが、チップ抵抗またはセンサチップであってもよい。また、上述した実施形態では、２端子の外部電極を持つセラミック電子部品を例にとったが、３端子以上の外部電極を持つセラミック電子部品であってもよい。
（実施例）
図１３は、実施例に係る積層セラミックコンデンサの外形寸法および外部電極の寸法と、ショート不良およびチップ立ち不良との関係を示す図である。なお、この実施例では、下地層としてスパッタ膜を用いた。
図１３において、Ｌ寸０．３ｍｍ、Ｗ寸０．４～０．６ｍｍおよびＴ寸０．０５～０．０８ｍｍのコンデンサチップを合計で１０００個だけ作製した。
このとき、高誘電体材料（例えば、ＢａＴｉＯ３）を用いて１ｕｍ厚のグリーンシートを作製した。このグリーンシートに印刷法などで内部電極パターンを形成し、内部電極パターンが形成されたグリーンシートとカバーシートを所定の枚数だけ積層して積層体を作製した。このときのグリーンシート厚と積層枚数は、外部電極のメッキ厚および焼成時の積層体の収縮を考慮して、コンデンサチップのＴ寸が０．０５～０．０８ｍｍとなるように設計した。この積層体を所定の位置でカットすることで直方体形状の素体に個片化し、１０００～１４００℃で焼成して焼結体チップを作製した。
この焼結体チップにマスクをし、スパッタ法によりＣｕ薄膜を焼結体チップに形成して下地層とした。焼結体チップの下面側のマスクは、下地層の形成部分がくり抜かれ、外部電極のＥ寸が０．０７～０．１２ｍｍ、外部電極の先端部は焼結体チップの端部より０～０．１ｍｍだけ間隔が空けられ、テーパ形状となるように設計した。焼結体チップの上面側についても、同様のマスクを用いてスパッタ法によりＣｕ薄膜を焼結体チップに形成して下地層としてもよい。内部電極が引き出される焼結体チップの端面側については、焼結体チップの端面の部分がくり抜かれたマスクを用いて、スパッタ法によりＣｕ薄膜を焼結体チップに形成して下地層とすることができる。
下地層が形成された焼結体チップに対し、電界めっき法によりめっき層を形成することにより、コンデンサチップを作製した。
コンデンサチップをテーピングし、チップマウンタを用いて実装基板上に実装した。なお、実装基板上のランド電極上には、予めはんだペーストを形成した。そして、コンデンサチップを実装基板に実装した後、はんだリフローを行うことで、コンデンサチップの外部電極をランド電極と接続させた。
はんだリフロー後のコンデンサチップについて、目視外観および通電チェックを実施し、回転ずれによる端子間ショートの不良数と、チップ立ちの不良数を測定した。この結果、ＥＷ２≧０．０５ｍｍ、Ｇ／ＥＷ１≧０．２２およびＥ／Ｔ≧１．２５という条件が満足されたコンデンサチップでは、端子間ショートおよびチップ立ちが共に発生していないことが確認された。
１Ａ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８Ａ、８Ｂ 傾斜部
９、９Ａ～９Ｃ めっき層

Claims (16)

  1. 誘電体と、第１端面に引き出された第１内部電極と、前記第１端面に平行な第２端面に引き出された第２内部電極とを有する素体と、
    前記素体の複数の面に形成され前記第１内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向における中央部の方が端部よりも前記第１端面から遠い位置まで延伸された第１外部電極と、
    前記素体の複数の面に形成され前記第２内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第２内部電極に平行な方向における中央部の方が端部よりも前記第２端面から遠い位置まで延伸された第２外部電極とを備え、
    前記第１端面の法線方向の外形寸法をＬ、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向の外形寸法をＷ、前記第１端面の法線方向に垂直かつ前記第１内部電極に垂直な方向の外形寸法をＴ、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向における前記第１外部電極の中央部の寸法をＥＷ１、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向における前記第１外部電極の端部の寸法をＥＷ２、前記第１端面の法線方向における前記第１外部電極の中央部と前記第２外部電極の中央部との間隔をＧ、前記第１端面の法線方向における前記第１外部電極の中央部の寸法をＥとすると、
    Ｌ＜Ｗ、
    Ｌ≦０．４ｍｍ、
    Ｗ≦０．８ｍｍ、
    Ｔ≦１００ｕｍ、
    ＥＷ２≧０．０５ｍｍ、
    Ｇ／ＥＷ１≧０．２２、
    Ｅ／Ｔ≧１．２５
    という条件を満たすことを特徴とするセラミック電子部品。
  2. 前記第１内部電極に平行な前記素体の２つの面のうちの１つの面上のみにおいて、
    ＥＷ２≧０．０５ｍｍ、
    Ｇ／ＥＷ１≧０．２２、
    Ｅ／Ｔ≧１．２５
    という条件を満たすことを特徴とする請求項１に記載のセラミック電子部品。
  3. 前記第１内部電極と前記第２内部電極は交互に積層されていることを特徴とする請求項１または２に記載のセラミック電子部品。
  4. 前記第１内部電極と前記第２内部電極は互いに重ならないように配置され、
    前記第１内部電極と前記第２内部電極に重なるように配置された浮遊電極をさらに備えることを特徴とする請求項１または２に記載のセラミック電子部品。
  5. 前記第１外部電極は、前記素体の第１端面から前記第１内部電極に平行な面にかけて形成され、
    前記第２外部電極は、前記素体の第２端面から前記第１内部電極に平行な面にかけて形成されていることを特徴とする請求項１から４のいずれか１項に記載のセラミック電子部品。
  6. 前記第１外部電極および前記第２外部電極は、前記第１内部電極に平行な前記素体の面のうちの片面にのみ形成されていることを特徴とする請求項５に記載のセラミック電子部品。
  7. 前記第１外部電極および前記第２外部電極は、前記第１内部電極に平行な前記素体の一方の面上の長さの方が前記素体の他方の面上の長さより長いことを特徴とする請求項６に記載のセラミック電子部品。
  8. 前記第１外部電極および前記第２外部電極は、
    前記第１内部電極に平行な前記素体の一方の面上では、スパッタ膜と焼結膜の複合膜と前記複合膜上のめっき膜で構成され、
    前記第１内部電極に平行な前記素体の他方の面上では、焼結膜と前記焼結膜上のめっき膜で構成されていることを特徴とする請求項７に記載のセラミック電子部品。
  9. 前記第１外部電極および前記第２外部電極は、それぞれの各端部から前記中央部にかけてテーパ形状を有することを特徴とする請求項１から８のいずれか１項に記載のセラミック電子部品。
  10. 前記第１外部電極は、
    前記第１内部電極と接続し金属を含む第１下地層と、
    前記第１下地層上に形成された第１めっき層とを備え、
    前記第２外部電極は、
    前記第２内部電極と接続し金属を含む第２下地層と、
    前記第２下地層上に形成された第２めっき層とを備えることを特徴とする請求項１から９のいずれか１項に記載のセラミック電子部品。
  11. 誘電体と、第１端面に引き出された第１内部電極と、前記第１端面に平行な第２端面に引き出された第２内部電極とを有する素体と、
    前記素体の第１端面および前記素体の第１端面に対して垂直な前記素体の４つの面に形成され前記第１内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第１内部電極に平行な方向における中央部の方が端部よりも前記第１端面から遠い位置まで延伸された第１外部電極と、
    前記素体の第２端面および前記素体の第２端面に対して垂直な前記素体の４つの面に形成され前記第２内部電極と接続し、前記第１端面の法線方向に垂直かつ前記第２内部電極に平行な方向における中央部の方が端部よりも前記第２端面から遠い位置まで延伸された第２外部電極とを備えることを特徴とするセラミック電子部品。
  12. 前記第１外部電極は、前記素体の４つの面のうちの前記第１内部電極に平行な面上では、前記第１内部電極に垂直な面上に比べて前記第１端面から遠い位置まで延伸され、
    前記第２外部電極は、前記素体の４つの面のうちの前記第２内部電極に平行な面上では、前記第２内部電極に垂直な面上に比べて前記第２端面から遠い位置まで延伸されていることを特徴とする請求項１１に記載のセラミック電子部品。
  13. 請求項１から１２のいずれか１項に記載のセラミック電子部品が実装された実装基板であって、
    前記実装基板は、
    前記第１外部電極に接続される第１ランド電極と、
    前記第２外部電極に接続される第２ランド電極と、
    前記第１外部電極および前記第１ランド電極に接合される第１はんだ層と、
    前記第２外部電極および前記第２ランド電極に接合される第２はんだ層とを備えることを特徴とする実装基板。
  14. 前記第１ランド電極と前記第２ランド電極との間隔は、前記第１外部電極の中央部と前記第２外部電極の中央部との間の間隔に等しいことを特徴とする請求項１３に記載の実装基板。
  15. 前記実装基板上に形成されたはんだボールを備え、
    前記セラミック電子部品は、前記はんだボールの形成面側に実装されることを特徴とする請求項１３または１４に記載の実装基板。
  16. 前記セラミック電子部品は、前記はんだボールを介して互いに接続された第１実装基板と第２実装基板との間の隙間に収容されることを特徴とする請求項１５に記載の実装基板。
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