KR20090007812A - 강유전체 커패시터와 이의 제조 방법 및 이를 포함하는반도체 장치의 제조 방법 - Google Patents
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Abstract
강유전체 커패시터에 있어서, 하부 전극은 측면과 상부면 및 상기 측면과 상기 상부면 사이에서 라운딩 처리된 표면을 갖는다. 강유전체 막 패턴은 상기 하부 전극의 측면, 상부면 및 라운딩 처리된 표면 상에 배치되며, 상부 전극은 상기 강유전체 막 패턴 상에 배치된다. 따라서, 상기 강유전체 막 패턴의 결정 구조가 개선될 수 있다. 또한, 상기 강유전체 막 패턴과 상기 하부 전극 사이의 유효 면적이 증가되므로, 상기 강유전체 커패시터의 정전 용량이 증가된다.
Description
본 발명은 강유전체 커패시터와 이의 제조 방법 및 이를 포함하는 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 3차원 구조를 갖는 하부 전극을 포함하는 강유전체 커패시터와 이의 제조 방법 및 이를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 구분될 수 있다. 휘발성 반도체 메모리 장치는 DRAM 장치나 SRAM 장치와 같이 전원 공급이 중단되었을 경우에 저장된 데이터가 상실되는 메모리 장치이다. 이에 반하여, EPROM 장치, EEPROM 및 플래시 장치 등의 불휘발성 반도체 메모리 장치는 전원 공급이 중단되어도 저장된 데이터를 상실하지 않는 장치이다. 상기 휘발성 반도체 메모리 장치의 경우 데이터의 휘발성으로 인하여 사용에 제한이 있으며, 상기 불휘발성 반도체 메모리 장치의 경우에도 그 집적도가 낮 고, 동작 속도가 느리며, 고전압을 필요로 하는 단점으로 인하여 그 사용이 제한적이다. 전술한 문제점들을 해결하기 위하여, 강유전성 물질을 이용한 반도체 메모리 장치에 대한 연구가 활발하게 진행되고 있다.
PZT[PT(Zr, Ti)O3], SBT(SrBi2Ta2O9) 또는 BLT[(Bi, La)TiO3] 등과 같은 강유전체는 인가되는 전계에 따라 발생된 분극이 전계가 제거된 후에도 잔존하며, 이러한 분극의 배열 방향을 인가되는 전계의 방향에 따라 변화시킬 수 있는 물질을 말한다. 상기 강유전체를 이용한 FRAM 장치는 강유전체의 이중 안정적인 분극 상태를 이용한 불휘발성 반도체 메모리 장치에 속한다. 상기 FRAM 장치는 DRAM 장치의 유전체를 강유전체로 대체한 구조를 가질 수 있으며, 전원이 지속적으로 인가되지 않더라도 저장된 정보를 유지하는 특성을 지닌다. 또한, 상기 FRAM 장치는 빠른 동작 속도. 저전압에서의 동작 및 높은 내구성으로 인하여 차세대 불휘발성 반도체 메모리 장치로 주목받고 있다. 현재, 강유전성 물질로서 PZT[PT(Zr, Ti)O3], SBT[Sr(Bi, Ti)O3] 또는 BLT[Bi(La, Ti)O3] 등이 활발하게 연구되고 있다.
상기 FRAM 장치의 강유전체 커패시터는 하부 전극, 강유전체 막 패턴 및 상부 전극을 포함할 수 있다. 일반적으로, 평판형 강유전체 커패시터의 경우 강유전체 막 패턴은 하부 전극의 상부면과 상부 전극의 하부면 사이에 개재될 수 있다.
최근, 상기 FRAM 장치의 집적도를 증가시키기 위하여 상기 강유전체 커패시터의 정전 용량을 증가시키고자 하는 연구가 활발하게 진행되고 있다. 일 예로서, 상기 강유전체 커패시터의 정전 용량을 증가시키기 위하여 3차원 구조의 하부 전극 이 제안되었다. 그러나, DRAM 장치에서 널리 사용되는 실린더 형태의 하부 전극을 강유전체 커패시터에 적용하는 경우, 상기 하부 전극의 내측 부위 상에 형성되는 강유전체 막의 부위가 전기적으로 열악해지는 문제점이 발생될 수 있다. 특히, 상기 하부 전극의 상부(upper portion) 상에 형성되는 강유전체 막 부위는 컬럼 형태의 결정 구조를 갖는데 반하여, 상기 하부 전극의 내측 부위 상에 형성되는 강유전체 막 부위는 입자성 결정 구조를 가질 수 있다. 즉, 상기 강유전체 막을 형성하는 동안 상기 실린더 형태의 하부 전극 내부는 환경적으로 불안정할 수 있으며, 이에 따라 상기 실린더 형태의 하부 전극의 내측 부위 상에는 열악한 균일도를 갖는 강유전체 막이 형성될 수 있다. 따라서, 상기 FRAM 장치의 집적도를 향상시키기 위하여 새로운 3차원 구조를 갖는 강유전체 커패시터가 요구되고 있다.
상기와 같은 문제점을 해결하고자 하는 본 발명의 제1 목적은 향상된 전기적 특성을 갖는 강유전체 막 패턴을 포함하는 강유전체 커패시터를 제공하는데 있다.
본 발명의 제2 목적은 상술한 바와 같은 강유전체 커패시터를 제조하는 방법을 제공하는데 있다.
본 발명의 제3 목적은 상술한 바와 같은 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 제1 측면에 따른 강유전체 커패시터는, 기판 상에 배치된 하부 전극과, 상기 하부 전극 상에 배치된 강유전체 막 패턴, 및 상기 강유전체 막 패턴 상에 배치된 상부 전극을 포함할 수 있다. 상기 하부 전극은 측면과 상부면 및 상기 측면과 상기 상부면 사이에서 라운딩 처리된 표면을 가질 수 있으며, 상기 강유전체 막 패턴은 상기 측면과 상기 상부면 및 상기 라운딩 처리된 표면 상에 배치될 수 있다.
본 발명의 실시예들에 따르면, 도전성 구조물, 상기 도전성 구조물 상에 배치된 절연막, 및 상기 절연막을 관통하여 상기 도전성 구조물에 전기적으로 연결된 콘택 플러그가 상기 기판 상에 배치되어 있으며, 상기 하부 전극은 상기 콘택 플러그 및 상기 절연막 상에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 전극은, 상기 콘택 플러그 및 상기 절연막 상에 배치되며 금속 질화물을 포함하는 제1 하부 전극과, 상기 제1 하부 전극 상에 배치되며, 금속, 금속 산화물 및 금속 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 제2 하부 전극을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 강유전체 커패시터는 상기 하부 전극의 상기 측면과, 상기 상부면, 상기 라운딩 처리된 표면 및 상기 절연막의 상부면 상에 연속적으로 배치되는 제2 하부 전극을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 강유전체 커패시터는, 상기 하부 전극의 상기 측면과, 상기 상부면, 상기 라운딩 처리된 표면 및 상기 절연막의 상부면 상에 연속적으로 배치되며, 금속 질화물을 포함하는 제2 하부 전극과, 상기 제2 하부 전극 상에 배치되며, 금속, 금속 산화물 및 금속 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 제3 하부 전극을 더 포함할 수 있다. 이 경우, 상기 하부 전극은 상기 콘택 플러그와 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 도전성 구조물, 상기 도전성 구조물 상에 배치된 제1 절연막, 및 상기 절연막을 관통하여 상기 도전성 구조물에 전기적으로 연결된 콘택 플러그가 상기 기판 상에 배치되어 있으며, 상기 하부 전극은 상기 콘택 플러그 및 상기 제1 절연막 상에 배치될 수 있다. 이 경우, 상기 하부 전극의 하부(lower portion)는 상기 제1 절연막 상에 배치된 제2 절연막에 매립될 수 있다. 또한, 상기 강유전체 커패시터는, 상기 하부 전극의 상부(upper portion) 측면과, 상기 상부면, 상기 라운딩 처리된 표면 및 상기 제2 절연막의 상부면 상에 연속적으로 배치되는 제2 하부 전극을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 전극의 측면은 상기 기판의 표면에 대하여 경사각을 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 전극의 단면적은 상기 상부면을 향하여 점차 감소될 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제2 측면에 따르면, 하부 전극이 기판 상에 형성될 수 있다. 상기 하부 전극은 측면과 상부면 및 상기 측면과 상기 상부면 사이에서 라운딩 처리된 표면을 가질 수 있다. 강유전체 막 패턴 및 상부 전극은 상기 하부 전극의 측면과 상부면 및 상기 라운딩 처리된 표면 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 기판 상에는 도전성 구조물, 상기 도전성 구조물 상에 배치된 절연막, 및 상기 절연막을 관통하여 상기 도전성 구조물에 전기적으로 연결된 콘택 플러그가 배치되어 있으며, 상기 하부 전극은 상기 콘택 플러그 및 상기 절연막 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 콘택 플러그 및 상기 절연막 상에는 제1 하부 도전막 및 제2 하부 도전막이 순차적으로 형성될 수 있다. 상기 제1 하부 도전막 및 상기 제2 하부 도전막은 상기 콘택 플러그 및 상기 절연막 상에 제1 하부 도전 패턴 및 제2 하부 도전 패턴을 포함하는 예비 하부 전극을 형성하기 위하여 패터닝될 수 있다. 상기 예비 하부 전극은 상기 하부 전극을 형성하기 위하여 부분적으로 식각될 수 있다. 상기 하부 전극은 상기 콘택 플러그와 전기적으로 연결되는 제1 하부 전극과 상기 라운딩 처리된 표면을 갖는 제2 하부 전극을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 하부 도전막은 금속 질화물을 포함할 수 있으며, 상기 제2 하부 도전막은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있다. 이들은 단독으로 또는 조합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 하부 도전막은 티타늄 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 상기 제2 하부 도전막은 이리듐, 백금, 루테늄, 팔라듐, 이리듐 산화물, 루테늄 산화물, 스트론튬 루테늄 산화물, 이리듐 루테늄 합금, 등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 예비 하부 전극과 상기 하부 전극은 염소 및 산소를 포함하는 반응 가스를 이용하여 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 전극의 라운딩 처리된 표면은 아르곤 이온을 이용하는 에치 백 공정에 의해 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 절연막 및 상기 하부 전극 상에는 강유전체 막이 형성될 수 있으며, 상기 강유전체 막 상에는 상부 도전막이 형성될 수 있다. 상기 상부 도전막 및 상기 강유전체 막은 상기 상부 전극 및 상기 강유전체 막 패턴을 형성하기 위하여 패터닝될 수 있다.
본 발명의 실시예들에 따르면, 상기 절연막 및 상기 하부 전극 상에는 하부 도전막이 형성될 수 있으며, 상기 하부 도전막은 상기 하부 전극 및 상기 절연막 상에 제2 하부 전극을 형성하기 위하여 패터닝될 수 있다.
본 발명의 실시예들에 따르면, 상기 콘택 플러그 및 상기 절연막 상에는 하부 도전막이 형성될 수 있으며, 상기 하부 도전막은 상기 콘택 플러그 및 상기 절연막 상에 예비 하부 전극을 형성하기 위하여 패터닝될 수 있다. 상기 예비 하부 전극은 상기 라운딩 처리된 표면을 갖는 하부 전극을 형성하기 위하여 부분적으로 식각될 수 있다. 제2 하부 도전막 및 제3 하부 도전막이 상기 절연막 및 상기 하부 전극 상에 순차적으로 형성될 수 있으며, 상기 제2 하부 도전막 및 제3 하부 도전막은 상기 하부 전극 및 상기 절연막 상에 제2 하부 전극 및 제3 하부 전극을 형성하기 위하여 패터닝될 수 있다. 이 경우, 상기 하부 도전막은 상기 콘택 플러그와 동일한 물질을 포함할 수 있으며, 상기 제2 하부 도전막은 금속 질화물을 포함할 수 있다. 상기 제3 하부 도전막은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 콘택 플러그 및 상기 절연막 상에 하부 도전막이 형성될 수 있으며, 상기 하부 도전막은 상기 콘택 플러그 및 상기 절연막 상에 예비 하부 전극을 형성하기 위하여 패터닝될 수 있다. 상기 예비 하부 전극의 하부(lower portion)를 감싸는 제2 절연막이 상기 절연막 상에 형성될 수 있으며, 상기 예비 하부 전극의 상부(upper portion)는 상기 라운딩 처리된 표면을 갖는 하부 전극을 형성하기 위하여 부분적으로 식각될 수 있다.
본 발명의 실시예들에 따르면, 제2 하부 도전막이 상기 제2 절연막 및 상기 하부 전극 상에 형성될 수 있으며, 상기 제2 하부 도전막은 상기 하부 전극 및 상기 제2 절연막 상에 제2 하부 전극을 형성하기 위하여 패터닝될 수 있다.
상기 제3 목적을 달성하기 위한 본 발명의 제3 측면에 따르면, 기판 상에 도전성 구조물이 형성되며, 상기 도전성 구조물 상에는 절연막이 형성된다. 상기 절연막을 관통하여 상기 도전성 구조물에 전기적으로 연결되는 콘택 플러그가 형성되며, 이어서, 하부 전극이 상기 절연막 및 상기 콘택 플러그 상에 형성된다. 상기 하부 전극은 측면과 상부면 및 상기 측면과 상기 상부면 사이에서 라운딩 처리된 표면을 가질 수 있다. 강유전체 막 패턴 및 상부 전극은 상기 하부 전극의 측면과 상부면 및 상기 라운딩 처리된 표면 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 도전성 구조물은 게이트 전극 및 소스/드레인 영역들을 포함하는 트랜지스터일 수 있다.
본 발명의 실시예들에 따르면, 상기 콘택 플러그 및 상기 절연막 상에 금속 질화물을 포함하는 제1 하부 도전막이 형성될 수 있으며, 상기 제1 하부 도전막 상에 제2 하부 도전막이 형성될 수 있다. 상기 제2 하부 도전막은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 상기 제1 하부 도전막 및 제2 하부 도전막은 상기 콘택 플러그 및 상기 절연막 상에 제1 하부 도전 패턴 및 제2 하부 도전 패턴을 포함하는 예비 하부 전극을 형성하기 위하여 패터닝될 수 있다. 상기 예비 하부 전극은 상기 하부 전극을 형성하기 위하여 부분적으로 식각될 수 있다. 상기 하부 전극은 상기 콘택 플러그와 전기적으로 연결되는 제1 하부 전극과 상기 라운딩 처리된 표면을 갖는 제2 하부 전극을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 하부 도전막과 동일한 물질을 포함하는 제3 하부 도전막이 상기 절연막 및 상기 하부 전극 상에 형성될 수 있으며, 상기 제3 하부 도전막은 상기 하부 전극 및 상기 절연막 상에 제3 하부 전극을 형성하기 위하여 패터닝될 수 있다.
본 발명의 실시예들에 따르면, 상기 콘택 플러그 및 상기 절연막 상에 하부 도전막이 형성될 수 있으며, 상기 하부 도전막은 상기 콘택 플러그 및 상기 절연막 상에 예비 하부 전극을 형성하기 위하여 패터닝될 수 있다. 상기 예비 하부 전극은 상기 라운딩 처리된 표면을 갖는 하부 전극을 형성하기 위하여 부분적으로 식각될 수 있다.
본 발명의 실시예들에 따르면, 금속 질화물을 포함하는 제2 하부 도전막이 상기 절연막 및 상기 하부 전극 상에 형성될 수 있으며, 상기 제2 하부 도전막 상에는 제3 하부 도전막이 형성될 수 있다. 상기 제3 하부 도전막은 금속, 금속 산화물, 금속 합금 등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 상기 제2 하부 도전막 및 제3 하부 도전막은 상기 하부 전극 및 상기 절연막 상에 제2 하부 전극 및 제3 하부 전극을 형성하기 위하여 패터닝될 수 있다. 이 경우, 상기 하부 도전막은 상기 콘택 플러그와 동일한 물질을 포함할 수 있다.
상기한 바와 같은 본 발명의 실시예들에 따르면, 하부 전극은 측면, 상부면 및 상기 측면과 상기 상부면 사이에서 라운딩 처리된 표면을 가질 수 있으며, 강유전체 막 패턴은 상기 하부 전극의 측면, 상부면 및 라운딩 처리된 표면 상에 형성될 수 있다. 따라서, 상기 강유전체 막 패턴은 전체적으로 균일한 컬럼 형태의 결정 구조를 가질 수 있으며, 이에 따라 상기 강유전체 막 패턴의 전기적 특성이 향상될 수 있다. 또한, 상기 강유전체 막 패턴을 포함하는 강유전체 커패시터의 정전 용량이 증가될 수 있으며, 상기 강유전체 커패시터를 포함하는 반도체 장치의 집적도를 증가시킬 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
[제1 실시예]
도 1 내지 도 8은 본 발명의 제1 실시예에 따른 강유전체 커패시터를 포함하 는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(10) 상에 도전성 구조물들을 형성한다. 상기 도전성 구조물들로는 전계 효과 트랜지스터들이 사용될 수 있다.
구체적으로, 셸로우 트렌치 소자 분리 공정 또는 실리콘 부분 산화 공정 등과 같은 소자 분리 공정을 이용하여 반도체 기판(10)의 표면 부위에 소자 분리막(10b)을 형성한다. 상기 소자 분리막(10b)은 반도체 기판(10)의 액티브 영역들(10a)을 정의하기 위하여 형성될 수 있다.
상기 소자 분리막(10b)을 형성한 후, 상기 반도체 기판(10) 상에 열 산화 공정을 이용하여 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연막 상에 게이트 도전막 및 게이트 마스크 막을 순차적으로 형성한다. 상기 게이트 도전막은 불순물 도핑된 폴리실리콘을 포함할 수 있으며, 상기 게이트 마스크 막은 실리콘 질화물을 포함할 수 있다. 이와 다르게, 상기 게이트 도전막은 불순물 도핑된 폴리실리콘 및 금속 실리사이드를 포함하는 폴리사이드 구조를 가질 수도 있다.
상기 게이트 마스크 막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 게이트 마스크 막, 게이트 도전막 및 게이트 절연막을 순차적으로 패터닝함으로써 반도체 기판(10) 상에 게이트 구조물들(100; 또는 워드 라인 구조물들)을 형성한다. 각각의 게이트 구조물들은 게이트 절연막 패턴(102), 게이트 전극(104) 및 게이트 마스크(106)를 포함할 수 있다. 상기 게이트 구조물들(100)을 형성하기 위 한 이방성 식각 공정은 상기 반도체 기판(10)의 표면 부위들이 노출될 때까지 수행될 수 있다.
상기와는 다르게, 상기 포토레지스트 패턴을 이용하여 게이트 마스크 막을 패터닝함으로써 게이트 마스크들(106)을 형성하고, 이어서 상기 게이트 마스크들(106)을 이용하여 상기 게이트 도전막 및 게이트 절연막을 패터닝할 수도 있다.
한편, 상기 포토레지스트 패턴은 게이트 구조물들(100) 또는 게이트 마스크들(106)을 형성한 후, 애싱 및/또는 스트립 공정들을 이용하여 제거될 수 있다.
상기 게이트 구조물들(100)을 형성한 후, 상기 게이트 구조물들(100)의 측벽들 상에 게이트 스페이서들(108)을 형성할 수 있다. 구체적으로, 상기 게이트 구조물들(100) 및 상기 노출된 반도체 기판(100)의 표면 부위들 상에 게이트 스페이서 막을 형성한 후, 상기 게이트 스페이서 막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 상기 게이트 스페이서들(108)을 형성할 수 있다. 상기 게이트 스페이서들(108)은 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서들(108)을 형성하기 위한 이방성 식각 공정은 상기 반도체 기판(10)의 표면 부위들이 노출될 때까지 수행될 수 있다.
상기 노출된 반도체 기판(10)의 표면 부위들에는 소스/드레인 영역들(110)이 형성될 수 있다. 상기 소스/드레인 영역들(110)은 이온 주입 공정을 통해 형성될 수 있다. 특히, 상세히 도시되지는 않았으나, 각각의 소스/드레인 영역들(110)은 상기 게이트 스페이서들(108)을 형성하기 전과 후에 각각 수행되는 이온 주입 공정들에 의해 형성되는 저농도 불순물 영역 및 고농도 불순물 영역을 포함할 수 있다.
상기 게이트 구조물들(100) 및 소스/드레인 영역들(110)이 형성된 반도체 기판(10) 상에 제1 절연막(도시되지 않음)이 형성된다. 상기 제1 절연막은 실리콘 산화물을 포함할 수 있다. 이어서, 상기 제1 절연막은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정에 의해 부분적으로 제거될 수 있다. 특히, 상기 평탄화 공정은 상기 게이트 구조물들(100)의 상부면들이 노출될 때가지 수행될 수 있다.
상기 평탄화된 제1 절연막 및 상기 게이트 구조물들(100) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행함으로써 상기 소스/드레인 영역들(110)을 노출시키는 제1 콘택홀들을 형성한다. 상기 포토레지스트 패턴은 상기 제1 콘택홀들을 형성한 후 애싱 및/또는 스트립 공정들을 통해 제거될 수 있다.
이어서, 상기 제1 콘택홀들이 충분히 매립되도록 상기 제1 절연막 및 상기 게이트 구조물들(100) 상에 콘택 패드 도전막(도시되지 않음)이 형성된다. 상기 콘택 패드 도전막은 불순물 도핑된 폴리실리콘, 금속 질화물, 금속, 금속 실리사이드, 등을 이용하여 형성될 수 있다.
상기 콘택 패드 도전막은 CMP 공정과 같은 평탄화 공정에 의해 평탄화될 수 있다. 상기 평탄화 공정은 상기 게이트 구조물들(100) 및 상기 제1 절연막이 노출될 때까지 수행될 수 있으며, 그 결과 상기 제1 콘택홀들 내부에는 제1 콘택 패드들(112) 및 제2 콘택 패드들(114)이 형성될 수 있다. 상기 제1 콘택 패드들(112)은 후속하여 형성되는 커패시터들과 연결될 수 있으며, 상기 제2 콘택 패드들(114)은 후속하여 형성되는 비트 라인들과 연결될 수 있다.
상기 제1 및 제2 콘택 패드들(112, 114)을 형성한 후, 상기 게이트 구조물들(100), 상기 제1 및 제2 콘택 패드들(112, 114) 및 상기 제1 절연막 상에 제2 절연막(116)을 형성한다. 상기 제2 절연막(116)은 상기 제1 절연막과 동일한 물질로 이루어질 수 있으며, 후속하여 형성되는 비트 라인들과 상기 제1 콘택 패드들(112) 사이에서 전기적인 절연을 제공한다.
상기 제2 절연막(116) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 통해 상기 제2 콘택 패드들(114)을 노출시키는 비트라인 콘택홀들을 형성한다. 상기 포토레지스트 패턴은 상기 비트라인 콘택홀들을 형성한 후 애싱 및/또는 스트립 공정들에 의해 제거될 수 있다.
상세히 도시되지는 않았으나, 상기 제2 절연막(116) 상에 비트라인 도전막 및 비트라인 마스크 막을 순차적으로 형성한다. 상기 비트라인 도전막은 상기 비트라인 콘택홀들의 내측 표면들, 상기 노출된 제2 콘택 패드들(114) 및 상기 제2 절연막(116) 상에 형성되는 제1 도전막 및 상기 비트라인 콘택홀들을 충분히 매립하도록 상기 제1 도전막 상에 형성되는 제2 도전막을 포함할 수 있다. 일 예로서, 상기 제1 도전막은 티타늄 및 티타늄 질화물을 포함할 수 있으며, 금속 장벽막 및 접착막으로서 기능할 수 있다. 한편, 상기 제2 도전막은 텅스텐을 포함할 수 있으며, 상기 비트라인 마스크 막은 실리콘 질화물을 포함할 수 있다.
상기 비트라인 마스크 막 상에 포토레지스트 패턴(도시되지 않음)을 형성하 고, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 상기 비트라인 도전막 상에 비트라인 마스크들(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴은 상기 비트라인 마스크들을 형성한 후 애싱 및/스트립 공정들을 통해 제거될 수 있다.
비트라인들(118)은 상기 비트라인 마스크들을 이용하여 상기 비트라인 도전막을 패터닝함으로써 형성될 수 있다. 상기 비트라인들(118)은 상기 비트라인 콘택홀 내에 위치되는 비트라인 콘택 플러그들(120)에 의해 상기 제2 콘택 패드들(114)과 전기적으로 연결될 수 있다. 상기와는 다르게, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정에 의해 상기 비트라인 마스크 막 및 상기 비트라인 도전막이 순차적으로 패터닝될 수도 있다.
추가적으로, 상기 비트라인들(118) 및 상기 비트라인 마스크들의 측면들 상에 비트라인 스페이서들(도시되지 않음)이 형성될 수 있다. 상기 비트라인 스페이서들은 실리콘 질화물을 포함할 수 있으며, 상기 비트라인들(118) 및 상기 비트라인 마스크들 상에 비트라인 스페이서 막을 형성한 후, 상기 비트라인 스페이서 막을 이방성으로 식각함으로써 형성될 수 있다. 결과적으로, 상기 반도체 기판(10) 상에 비트라인들(118), 비트라인 마스크들 및 비트라인 스페이서들을 포함하는 비트라인 구조물들이 형성된다.
상기 비트라인 구조물들 및 제2 절연막(116) 상에 제3 절연막(122)을 형성한다. 상기 제3 절연막(122)은 CMP 공정과 같은 평탄화 공정에 의해 부분적으로 제거될 수 있다. 상기 평탄화 공정은 상기 비트라인 구조물들이 노출될 때까지 수행될 수 있다.
상기 제3 절연막(122) 및 상기 노출된 비트라인 구조물들 상에 제4 절연막(124)이 형성된다. 상기 제3 및 제4 절연막들(122, 124)은 상기 비트라인 구조물들과 후속하여 형성되는 강유전체 커패시터들 사이에서 전기적인 절연을 제공하기 위하여 형성된다.
상기 제4 절연막(124) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 제4, 제3 및 제2 절연막들(124, 122, 116)을 순차적으로 식각함으로써 상기 제1 콘택 패드들(112)을 노출시키는 커패시터 콘택홀들을 형성한다. 상기 포토레지스트 패턴은 상기 커패시터 콘택홀들을 형성한 후 애싱 및/또는 스트립 공정들을 통해 제거될 수 있다. 상기와는 다르게, 상기 제4 절연막(124) 상에 하드 마스크가 형성될 수 있으며, 상기 커패시터 콘택홀들은 상기 하드 마스크를 이용하는 이방성 식각 공정에 의해 형성될 수도 있다.
상기 제4 절연막(124) 상에 플러그 도전막을 형성한다. 상기 플러그 도전막은 불순물 도핑된 폴리실리콘, 금속, 금속 질화물, 등을 포함할 수 있다. 예를 들면, 상기 플러그 도전막은 상기 커패시터 콘택홀들의 내측 표면들, 상기 노출된 제1 콘택 패드들 및 상기 제4 절연막 상에 형성되는 제3 도전막 및 상기 커패시터 콘택홀들을 충분히 매립하도록 상기 제3 도전막 상에 형성되는 제4 도전막을 포함할 수 있다. 일 예로서, 상기 제3 도전막은 티타늄 및 티타늄 질화물을 포함할 수 있으며, 금속 장벽막 및 접착막으로서 기능할 수 있다. 한편, 상기 제4 도전막은 텅 스텐을 포함할 수 있다.
상기 제4 도전막은 상기 커패시터 콘택홀들 내에서 커패시터 콘택 플러그들(126)을 형성하기 위하여 부분적으로 제거될 수 있다. 특히, CMP 공정과 같은 평탄화 공정이 상기 제4 절연막(124)의 상부면이 노출될 때까지 수행될 수 있으며, 그 결과 상기 커패시터 콘택 플러그들(126)이 상기 커패시터 콘택홀들 내에 형성될 수 있다.
도 2를 참조하면, 상기 제4 절연막(124) 및 상기 커패시터 콘택 플러그들(126) 상에 제1 하부 도전막(130) 및 제2 하부 도전막(132)을 순차적으로 형성한다.
상기 제1 하부 도전막(130)은 금속 질화물을 포함할 수 있다. 특히, 상기 제1 하부 도전막(130)은 티타늄 질화물(TiN), 알루미늄 질화물(AlN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 또는 이들의 조합으로 이루어질 수 있다. 제1 하부 도전막(130)은 약 50Å 내지 약 500Å 정도의 두께로 형성될 수 있다. 또한, 제1 하부 도전막(130)은 전자빔 증착(E-beam evaporation) 공정, 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 펄스 레이저 증착(PLD) 공정, 등을 이용하여 형성된다. 예를 들면, 제1 하부 도전막(130)은 스퍼터링 공정을 통해 형성된 티타늄 알루미늄 질화물을 포함할 수 있다.
상기 제1 하부 도전막(130)은 접착막으로서 기능할 수 있으며, 또한 확산 방지막으로서 기능할 수 있다. 즉, 후속하여 형성되는 강유전체 막으로부터 산소가 확산되는 것을 방지하기 위하여 형성될 수 있다.
상기 제2 하부 도전막(132)은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있다. 특히, 상기 제2 하부 도전막(132)은 이리듐(Ir), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 이리듐 산화물(IrO2), 루테늄 산화물(RuO3), 스트론튬 루테늄 산화물(SrRuO3), 이리듐-루테늄 합금(IrRu), 등을 포함할 수 있다. 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 예를 들면, 상기 제2 하부 도전막(132)은 이리듐을 포함할 수 있으며, 스퍼터링 공정을 통해 약 1000Å 내지 2500Å 정도의 두께로 형성될 수 있다. 이와 다르게, 상기 제2 하부 도전막(132)은 금속 산화물 막과 금속막을 포함할 수 있다. 예를 들면, 상기 제2 하부 도전막(132)은 스트론튬 루테늄 산화물과 이리듐 또는 이리듐 산화물과 이리듐을 포함하는 이중막 구조를 가질 수 있다.
상기 제2 하부 도전막(132) 상에 제1 하드 마스크 막을 형성한다. 상기 제1 하드 마스크 막은 약 500Å 내지 1500Å 정도의 두께로 형성될 수 있으며, 실리콘 질화물을 포함할 수 있다.
도 3을 참조하면, 상기 제1 하드 마스크 막 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 제2 하부 도전막(132) 상에 제1 하드 마스크들(134)을 형성한다. 상기 포토레지스트 패턴은 상기 제1 하드 마스크들(134)을 형성한 후 애싱 및/또는 스트립 공정들을 이용하여 제거될 수 있다.
예비 하부 전극들(136)은 상기 제1 하드 마스크들(134)을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 제1 및 제2 하부 도전막들(130, 132)을 패터닝함으로써 형성될 수 있다. 상기 예비 하부 전극들(136) 각각은 제1 하부 도전 패턴(138)과 제2 하부 도전 패턴(140)을 포함할 수 있다. 상기 예비 하부 전극들(136)을 형성하기 위한 이방성 식각 공정에서 상기 제1 하드 마스크들(134)이 부분적으로 제거될 수 있으며, 이에 따라 상기 예비 하부 전극들(136) 각각의 측면은 상기 기판(10)의 표면에 대하여 제1 경사각을 가질 수 있다. 특히, 상기 제1 하드 마스크들(134)의 소모에 따라 상기 예비 하부 전극들(136)의 측면들은 상기 기판(10)의 표면에 대하여 약 70° 내지 80° 정도의 제1 경사각을 가질 수 있다. 즉, 상기 예비 하부 전극들(136) 각각은 상방으로 갈수록 감소되는 단면적을 가질 수 있다.
예를 들면, 상기 예비 하부 전극들(136)은 염소 및 산소를 포함하는 반응 가스를 이용하여 형성될 수 있다. 또한, 상기 반응 가스는 아르곤 가스를 더 포함할 수 있다. 특히, 상기 반응 가스는 약 700W 내지 1200W 정도의 RF(radio frequency) 전원의 인가에 의해 플라즈마 상태로 형성될 수 있으며, 상기 예비 하부 전극들(136)은 염소 이온 및 산소 이온에 의한 화학적 반응과 아르곤 이온에 의한 물리적인 식각에 의해 형성될 수 있다.
상기 제1 하드 마스크들(134)은 상기 예비 하부 전극들(136)을 형성한 후 제거될 수 있다.
도 4를 참조하면, 하부 전극들(142)은 상기 예비 하부 전극들(136)에 대하여 에치 백 공정을 수행함으로써 형성될 수 있다. 각각의 하부 전극들(142)은 제1 하부 전극(144) 및 제2 하부 전극(146)을 포함할 수 있다. 예를 들면, 아르곤 이온을 이용한 물리적인 식각을 통해 하부 전극들(142)이 형성될 수 있다. 상기 에치 백 공정을 수행하는 동안 상기 예비 하부 전극들(136)의 상부 모서리 부위들 및 측면 부위들이 부분적으로 제거될 수 있으며, 그 결과, 각각의 하부 전극들(142)은 상기 제1 경사각과 비교하여 같거나 작은 제2 경사각을 갖는 측면(142a), 상부면(142b) 및 상기 측면(142a)과 상부면(142b) 사이에서 라운딩 처리된 표면(142c)을 가질 수 있다. 즉, 상기 하부 전극들(142) 각각은 상방으로 갈수록 점차 감소되는 단면적을 가질 수 있다.
상기 하부 전극들(142)의 제2 경사각은 상기 에치 백 공정을 수행하는 동안 상기 반도체 기판(10)을 지지하는 척에 인가되는 바이어스 파워를 조절함으로써 목적하는 정도로 조절될 수 있다. 예를 들면, 상기 하부 전극들(142)은 약 60° 내지 80° 정도의 제2 경사각을 가질 수 있다. 선택적으로, 상기 에치 백 공정을 수행하는 동안 상기 반도체 기판(10) 상으로 염소 및 산소를 포함하는 반응 가스가 더 공급될 수도 있다. 상기 염소 및 산소를 포함하는 반응 가스는 상기 하부 전극들(142)의 제2 경사각 및 상부 모서리 부위들의 곡률 반경을 조절하기 위하여 제공될 수 있다.
도 5를 참조하면, 하부 전극들(142D)은 원뿔 형태를 가질 수도 있다. 이 경우, 상기 하부 전극들(142D)은 라운딩 처리된 상부들(upper portions)을 가질 수 있다. 상기 하부 전극들(142D)의 형상은 제1 하드 마스크들(134)의 크기, 예비 하 부 전극들(136)을 형성하기 위한 이방성 식각 공정, 상기 하부 전극들(142D)을 형성하기 위한 에치 백 공정 등에 따라 결정될 수 있다.
도 6을 참조하면, 상기 제4 절연막(124) 및 상기 하부 전극들(142) 상에 강유전체 막(148)을 형성한다. 상기 강유전체 막은 BaTiO3, PZT, SBT, BLT, PLZT[Pb(La, Zr)TiO3] 또는 BST[(Bi, Sr)TiO3]와 같은 강유전성 물질을 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 강유전체 막(148)은 금속이 도핑된 강유전성 물질로 이루어질 수 있다. 예를 들면, 강유전체 막(148)은 칼슘(Ca), 란탄(La), 망간(Mn) 또는 비스무스(Bi) 등의 금속이 도핑된 BaTiO3, PZT, SBT, BLT, PLZT 또는 BST 등의 강유전성 물질을 포함할 수 있다.
상기 강유전체 막(148)은 유기 금속 화학 기상 증착(MOCVD) 공정, 졸-겔(sol-gel) 공정, 액상 에피택시(Liquid Phase Epitaxy; LPE) 공정 또는 원자층 적층 공정을 이용하여 형성될 수 있다. 예를 들면, 강유전체 막(148)은 PZT를 포함할 수 있으며, 유기 금속 화학 기상 증착 공정을 이용하여 약 200Å 내지 약 1,200Å 정도의 두께로 형성될 수 있다.
특히, 상기 하부 전극들(142)이 라운딩 처리된 상부 모서리 부위들과 제2 경사각을 갖기 때문에, 상기 강유전체 막(148)은 전체적으로 균일한 컬럼 형태의 결정 구조를 갖도록 형성될 수 있으며, 이에 따라 상기 강유전체 막(148)의 전기적 특성이 향상될 수 있다. 또한, 상기 강유전체 막(148)은 하부 전극들(142)이 형성된 후 상기 하부 전극들(142)의 측면들(142a), 라운딩 처리된 표면들(142c) 및 상 부면들(142b) 상에 연속적으로 형성되므로, 이들 사이의 유효 면적이 증가될 수 있다. 이에 따라 상기 하부 전극들(142)을 포함하는 강유전체 커패시터들의 정전 용량이 증가될 수 있다.
도 7을 참조하면, 상기 강유전체 막(148) 상에 제1 상부 도전막(150) 및 제2 상부 도전막(152)을 순차적으로 형성한다.
상기 제1 상부 도전막(150)은 금속 산화물을 포함할 수 있다. 예를 들면, 상기 제1 상부 도전막(150)은 인듐-주석 산화물(In2Sn2O7; ISO), 이리듐 산화물, 스트론튬 루테늄 산화물(SrRuO3; SRO), 스트론튬 티타늄 산화물(SrTiO3; STO), 란탄 니켈 산화물(LnNiO3; LNO) 또는 칼슘 루테늄 산화물(CaRuO3; CRO)을 포함할 수 있다. 상기 제1 상부 도전막(150)은 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 제1 상부 도전막(150)은 스퍼터링 공정을 이용하여 약 10Å 내지 약 300Å 정도의 두께로 형성될 수 있으며, 스트론튬 루테늄 산화물을 포함할 수 있다.
상기 제2 상부 도전막(152)은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있다. 예를 들면, 제2 상부 도전막은 이리듐(Ir), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 이리듐 산화물(IrO2), 루테늄 산화물(RuO3), 스트론튬 루테늄 산화물(SrRuO3), 이리듐-루테늄 합금(IrRu), 이리듐-백금 합금(IrPt), 루테늄-백금 합 금(RuPt), 등을 포함할 수 있다. 특히, 상기 제2 상부 도전막(152)이 이리듐-루테늄 합금으로 이루어지는 경우, 제2 상부 도전막(152)은 약 30원자량% 내지 약 50원자량% 정도의 이리듐과 약 50원자량% 내지 약 70원자량% 정도의 루테늄을 포함할 수 있다. 즉, 제2 상부 도전막(152) 내의 이리듐과 루테늄의 함량비는 약 1：1.0 내지 약 1：1.4 정도가 될 수 있다. 예를 들면, 제2 상부 도전막(152)은 약 40원자량%의 이리듐 및 약 60원자량%의 루테늄을 포함할 수 있다.
상기 제2 상부 도전막(152)은 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다. 특히, 제2 상부 도전막(152)은 스퍼터링 공정을 이용하여 약 300Å 내지 약 1,000Å 정도의 두께로 형성될 수 있다. 예를 들면, 상기 제2 상부 도전막(152)을 형성하기 위한 스퍼터링 공정에 있어서, 이리듐을 포함하는 제1 타겟(target)과 루테늄을 포함하는 제2 타겟을 동시에 사용하여 이리듐-루테늄 합금을 포함하는 제2 상부 도전막(152)을 형성할 수 있다. 이 경우, 상기 제1 타겟과 상기 제2 타겟에 인가되는 파워를 조절하여 제2 상부 도전막(152)의 이리듐과 루테늄 함량비를 조절할 수 있다.
상기 제1 및 제2 상부 도전막들(150, 152)을 형성한 후, 제1 상부 도전막(150)으로부터 루테늄, 티타늄 또는 니켈 등의 금속이 휘발되는 것을 방지하는 동시에 상기 스퍼터링 공정 동안 제2 상부 도전막(152)의 손상을 치유하기 위한 열처리 공정이 수행될 수 있다. 예를 들면, 상기 제1 및 제2 상부 도전막들(150, 152)은 급속 열처리 공정을 이용하여 열처리된다. 상기 열처리 공정은 산소 분위기 또는 질소 분위기 하에서 약 500℃ 내지 약 700℃의 정도의 온도로 수행될 수 있다.
도 8을 참조하면, 상기 제2 상부 도전막(152) 상에 제2 하드 마스크 막(도시되지 않음)을 형성하고, 상기 제2 하드 마스크 막 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 이용하여 상기 제2 하드 마스크 막을 패터닝함으로써 상기 제2 상부 도전막(152) 상에 제2 하드 마스크들(미도시)을 형성한다. 상기 포토레지스트 패턴은 상기 제2 하드 마스크들을 형성한 후 애싱 및/또는 스트립 공정들을 이용하여 제거될 수 있다.
상기 제2 하드 마스크들을 이용하여 상기 제2 상부 도전막(152), 제1 상부 도전막(150) 및 강유전체 막(148)을 순차적으로 패터닝하여 강유전체 막 패턴들(154)과 상부 전극들(156)을 형성한다. 각각의 상부 전극들(156)은 제1 상부 전극(158) 및 제2 상부 전극(160)을 포함한다. 결과적으로, 상기 커패시터 콘택 플러그들(126)과 연결되는 강유전체 커패시터들이 완성된다. 특히, 상기 강유전체 막 패턴들(154)은 상기 하부 전극들(142) 및 제4 절연막(124) 상에 배치될 수 있다. 즉, 상기 강유전체 막 패턴들(154)은 하부 전극들(142)의 측면들(142a), 상부면들(142b) 및 라운딩 처리된 표면들(142c) 상에 배치될 수 있으며, 이에 따라 상기 강유전체 커패시터의 정전 용량이 일반적인 평판형 강유전체 커패시터와 비교하여 크게 증가될 수 있다.
상기 제4 절연막(124) 및 상부 전극들(156) 상에 제5 절연막(162)을 형성하 고, 상기 제5 절연막(162) 상에 하부 배선들(164)을 형성한다. 상기 제5 절연막(162) 및 하부 배선들(164) 상에는 제6 절연막(166)이 형성되며, 상기 제6 절연막(166)을 통해 상기 상부 전극들(156)과 연결되는 상부 배선들(168)을 형성한다. 상기 하부 배선들(164) 및 상부 배선들(168)은 각각 텅스텐, 알루미늄, 구리, 등과 같은 금속을 포함할 수 있다.
[제2 실시예]
도 9 내지 도 11은 본 발명의 제2 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 전계 효과 트랜지스터들과 같은 도전성 구조물들(200), 제1 절연막(도시되지 않음), 상기 도전성 구조물들(200)과 연결된 제1 및 제2 콘택 패드들(212, 214), 상기 도전성 구조물들(200) 및 상기 제1 및 제2 콘택 패드들(212, 214) 상에 형성된 제2 절연막(216), 상기 제2 절연막(216)을 통하여 상기 제2 콘택 패드들(214)과 연결된 비트라인들(218), 상기 제2 절연막(216) 및 상기 비트라인들(218) 상에 형성된 제3 및 제4 절연막들(222, 224), 및 상기 제2, 제3 및 제4 절연막(216, 222, 224)을 관통하여 상기 제1 콘택 패드들(212)과 연결된 커패시터 콘택 플러그들(226)을 포함하는 반도체 구조물이 실리콘웨이퍼와 같은 반도체 기판(20) 상에 형성된다.
상기 반도체 구조물을 형성하는 방법에 대한 상세한 설명은 도 1을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 커패시터 콘택 플러그들(226)과 상기 제4 절연막(224) 상에 제1 하부 도전막 및 제2 하부 도전막을 순차적으로 형성한다. 상기 제1 하부 도전막은 금속 질화물을 포함할 수 있으며, 상기 제2 하부 도전막은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있다. 상기 제1 및 제2 하부 도전막들을 형성하는 방법에 대한 설명은 도 2를 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 제2 하부 도전막 상에 상기 제1 및 제2 하부 도전막들을 패터닝하기 위한 포토레지스트 패턴(234)을 형성한다.
예비 하부 전극들(236)은 상기 포토레지스트 패턴(234)을 식각 마스크로 이용하는 이방성 식각 공정에 의해 형성될 수 있다. 각각의 예비 하부 전극들(236)은 제1 하부 도전 패턴(238)과 제2 하부 도전 패턴(240)을 포함할 수 있다. 여기서, 상기 이방성 식각 공정을 수행하는 동안 상기 포토레지스트 패턴(234)의 소모량은 제1 실시예에서의 실리콘 질화물 마스크들(도 3 참조; 134)에 비해서 매우 크므로, 상기 예비 하부 전극들(236)의 측면들은 상기 제1 경사각보다 작은 제3 경사각을 가질 수 있다. 예를 들면, 상기 예비 하부 전극들(236)의 측면들은 약 50° 내지 70° 정도의 제3 경사각을 가질 수 있다.
상기 예비 하부 전극들(236)은 염소 및 산소를 포함하는 반응 가스를 이용하여 형성될 수 있다. 또한, 상기 반응 가스는 아르곤 가스를 더 포함할 수 있다. 특히, 상기 반응 가스는 약 700W 내지 1200W 정도의 RF(radio frequency) 전원의 인가에 의해 플라즈마 상태로 형성될 수 있으며, 상기 예비 하부 전극들(236)은 염소 이온 및 산소 이온에 의한 화학적 반응과 아르곤 이온에 의한 물리적인 식각에 의 해 형성될 수 있다. 상기 포토레지스트 패턴(234)은 상기 예비 하부 전극들(236)을 형성한 후 애싱 및/또는 스트립 공정들을 통하여 제거될 수 있다.
도 10을 참조하면, 하부 전극들(242)은 상기 예비 하부 전극들(236)에 대하여 에치 백 공정을 수행함으로써 형성될 수 있다. 각각의 하부 전극들(242)은 제1 하부 전극(244) 및 제2 하부 전극(246)을 포함할 수 있다. 예를 들면, 아르곤 이온을 이용한 물리적인 식각을 통해 하부 전극들(242)이 형성될 수 있다. 상기 에치 백 공정을 수행하는 동안 상기 예비 하부 전극들(242)의 상부 모서리 부위들 및 측면 부위들이 부분적으로 제거될 수 있으며, 그 결과, 각각의 하부 전극들(242)은 상기 제3 경사각과 비교하여 같거나 작은 제4 경사각을 갖는 측면(242a), 상부면(242b) 및 상기 측면(242a)과 상부면(242b) 사이에서 라운딩 처리된 표면(242c)을 가질 수 있다. 즉, 상기 하부 전극들(242) 각각은 상방으로 갈수록 점차 감소되는 단면적을 가질 수 있다.
상기 하부 전극들(242)의 제4 경사각은 상기 에치 백 공정을 수행하는 동안 상기 반도체 기판(20)을 지지하는 척에 인가되는 바이어스 파워를 조절함으로써 목적하는 정도로 조절될 수 있다. 예를 들면, 상기 하부 전극들(242)은 약 40° 내지 70° 정도의 제4 경사각을 가질 수 있다. 선택적으로, 상기 에치 백 공정을 수행하는 동안 상기 반도체 기판(20) 상으로 염소 및 산소를 포함하는 반응 가스가 더 공급될 수도 있다. 상기 염소 및 산소를 포함하는 반응 가스는 상기 하부 전극들(242)의 제4 경사각 및 상기 상부 모서리 부위들의 곡률 반경을 조절하기 위하여 제공될 수 있다.
도 11을 참조하면, 상기 제4 절연막(224) 및 상기 하부 전극들(242) 상에 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 순차적으로 형성한다. 상기 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 형성하는 방법에 대한 설명은 도 6 및 도 7을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 제2 상부 도전막 상에 하드 마스크들을 형성하고, 상기 하드 마스크들을 이용하여 상기 제2 상부 도전막, 제1 상부 도전막 및 강유전체 막을 순차적으로 패터닝하여 강유전체 막 패턴들(248)과 상부 전극들(250)을 형성한다. 각각의 상부 전극들(250)은 제1 상부 전극(252) 및 제2 상부 전극(254)을 포함한다. 결과적으로, 상기 커패시터 콘택 플러그들(226)과 연결되는 강유전체 커패시터들이 완성된다. 특히, 상기 강유전체 막 패턴들(248)은 상기 하부 전극들(242) 및 제4 절연막(224) 상에 배치될 수 있다. 즉, 상기 강유전체 막 패턴들(248)은 상기 제4 경사각을 갖는 하부 전극들(242)의 측면들(242a), 상부면들(242b) 및 라운딩 처리된 표면들(242c) 상에 배치될 수 있으며, 이에 따라 상기 강유전체 커패시터의 정전 용량이 일반적인 평판형 강유전체 커패시터와 비교하여 크게 증가될 수 있다.
상기 제4 절연막(224) 및 상부 전극들(250) 상에 제5 절연막(256)을 형성하고, 상기 제5 절연막(256) 상에 하부 배선들(258)을 형성한다. 상기 제5 절연막(256) 및 하부 배선들(258) 상에는 제6 절연막(260)이 형성되며, 상기 제6 절연막(260)을 통해 상기 상부 전극들(250)과 연결되는 상부 배선들(262)을 형성한다. 상기 하부 배선들(258) 및 상부 배선들(262)은 각각 텅스텐, 알루미늄, 구리, 등과 같은 금속을 포함할 수 있다.
[제3 실시예]
도 12 및 도 13은 본 발명의 제3 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 전계 효과 트랜지스터들과 같은 도전성 구조물들(300), 제1 절연막(도시되지 않음), 상기 도전성 구조물들(300)과 연결된 제1 및 제2 콘택 패드들(312, 314), 상기 도전성 구조물들(300) 및 상기 제1 및 제2 콘택 패드들(312, 314) 상에 형성된 제2 절연막(316), 상기 제2 절연막(316)을 통하여 상기 제2 콘택 패드들(314)과 연결된 비트라인들(318), 상기 제2 절연막(316) 및 상기 비트라인들(318) 상에 형성된 제3 및 제4 절연막들(322, 324), 및 상기 제2, 제3 및 제4 절연막(316, 322, 324)을 관통하여 상기 제1 콘택 패드들(312)과 연결된 커패시터 콘택 플러그들(326)을 포함하는 반도체 구조물이 실리콘웨이퍼와 같은 반도체 기판(30) 상에 형성된다.
상기 반도체 구조물을 형성하는 방법에 대한 상세한 설명은 도 1을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 커패시터 콘택 플러그들(326)과 상기 제4 절연막(324) 상에 제1 하부 도전막 및 제2 하부 도전막을 순차적으로 형성한다. 상기 제1 하부 도전막은 금속 질화물을 포함할 수 있으며, 상기 제2 하부 도전막은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있다. 상기 제1 및 제2 하부 도전막들을 형성하는 방법에 대한 설명은 도 2를 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 제2 하부 도전막 상에 제1 하드 마스크들을 형성하고, 상기 제1 하드 마스크들을 이용하여 상기 제2 하부 도전막 및 제1 하부 도전막을 순차적으로 패터닝하여 제1 하부 도전 패턴 및 제2 하부 도전 패턴을 포함하는 예비 하부 전극을 형성한다. 이어서, 상기 예비 하부 전극들에 대하여 에치 백 공정을 수행함으로써 상기 커패시터 콘택 플러그들(326) 및 상기 제4 절연막(324) 상에 하부 전극들(342)을 형성한다. 각각의 하부 전극들(342)은 제1 하부 전극(344) 및 제2 하부 전극(346)을 포함할 수 있다. 상기 예비 하부 전극들 및 하부 전극들(342)을 형성하기 위한 방법은 도 3 및 도 4를 참조하여 기 설명된 바와 실질적으로 동일하다.
상기 하부 전극들(342) 및 상기 제4 절연막(324) 상에 제3 하부 도전막(348)을 형성한다. 상기 제3 하부 도전막(348)은 후속하여 형성되는 강유전체 막의 결정 구조를 균일하게 하기 위하여 형성될 수 있다. 특히, 제3 하부 도전막(348)은 도 12에 도시된 바와 같이 상기 하부 전극들(342)의 하부 에지 부위들과 제4 절연막(324)이 접하는 부위(A)의 표면 프로파일을 개선하기 위하여 형성될 수 있다. 예를 들면, 상기 제3 하부 도전막(348)은 금속, 금속 산화물, 금속 합금 등을 포함할 수 있으며, 약 50Å 내지 150Å 정도의 두께로 형성될 수 있다. 특히, 상기 제3 하부 도전막(348)은 상기 제2 하부 전극들(346)과 동일한 물질로 이루어질 수 있다.
도 13을 참조하면, 상기 제3 하부 도전막(348) 상에 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 순차적으로 형성한다. 상기 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 형성하는 방법에 대한 설명은 도 6 및 도 7을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 제2 상부 도전막 상에 제2 하드 마스크들을 형성하고, 상기 제2 하드 마스크들을 이용하여 상기 제2 상부 도전막, 제1 상부 도전막, 강유전체 막 및 제3 하부 도전막을 순차적으로 패터닝하여 제3 하부 전극들(350), 강유전체 막 패턴들(352) 및 상부 전극들(354)을 형성한다. 각각의 상부 전극들(354)은 제1 상부 전극(356) 및 제2 상부 전극(358)을 포함한다. 결과적으로, 상기 커패시터 콘택 플러그들(326)과 연결되는 강유전체 커패시터들이 완성된다. 특히, 상기 제3 하부 전극들(350)은 상기 하부 전극들(342) 및 제4 절연막(324) 상에 배치될 수 있다.
상기 제4 절연막(324) 및 상부 전극들(354) 상에 제5 절연막(360)을 형성하고, 상기 제5 절연막(360) 상에 하부 배선들(362)을 형성한다. 상기 제5 절연막(360) 및 하부 배선들(362) 상에는 제6 절연막(364)이 형성되며, 상기 제6 절연막(364)을 통해 상기 상부 전극들(354)과 연결되는 상부 배선들(366)을 형성한다. 상기 하부 배선들(362) 및 상부 배선들(366)은 각각 텅스텐, 알루미늄, 구리, 등과 같은 금속을 포함할 수 있다.
[제4 실시예]
도 14 내지 도 16은 본 발명의 제4 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 전계 효과 트랜지스터들과 같은 도전성 구조물들(400), 제1 절연막(도시되지 않음), 상기 도전성 구조물들(400)과 연결된 제1 및 제2 콘택 패드들(412, 414), 상기 도전성 구조물들(400) 및 상기 제1 및 제2 콘택 패드들(412, 414) 상에 형성된 제2 절연막(416), 상기 제2 절연막(416)을 통하여 상기 제2 콘택 패드들(414)과 연결된 비트라인들(418), 상기 제2 절연막(416) 및 상기 비트라인들(418) 상에 형성된 제3 및 제4 절연막들(422, 424), 및 상기 제2, 제3 및 제4 절연막(416, 422, 424)을 관통하여 상기 제1 콘택 패드들(412)과 연결된 커패시터 콘택 플러그들(426)을 포함하는 반도체 구조물이 실리콘웨이퍼와 같은 반도체 기판(40) 상에 형성된다.
상기 반도체 구조물을 형성하는 방법에 대한 상세한 설명은 도 1을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 커패시터 콘택 플러그들(426)과 상기 제4 절연막(424) 상에 제1 하부 도전막 및 제2 하부 도전막을 순차적으로 형성한다. 상기 제1 하부 도전막은 금속 질화물을 포함할 수 있으며, 상기 제2 하부 도전막은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있다. 상기 제1 및 제2 하부 도전막들을 형성하는 방법에 대한 설명은 도 2를 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 제2 하부 도전막 상에 제1 하드 마스크들을 형성하고, 상기 제1 하드 마스크들을 이용하여 상기 제2 하부 도전막 및 제1 하부 도전막을 순차적으로 패터닝하여 제1 하부 도전 패턴(432) 및 제2 하부 도전 패턴(434)을 포함하는 예비 하부 전극들(430)을 형성한다. 각각의 예비 하부 전극들(430)의 측면들은 상기 반도체 기판(40)의 표면에 대하여 제1 경사각을 가질 수 있다. 상기 예비 하부 전극들(430)을 형성하는 방법에 대한 설명은 도 3을 참조하여 기 설명된 바와 동일하므로 생략하기로 한다.
상기 예비 하부 전극들(430)과 제4 절연막(424) 상에 제5 절연막(440)을 형 성하고, 상기 예비 하부 전극들(430)의 상부면이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행한다. 이어서, 상기 평탄화된 제5 절연막(440)을 부분적으로 식각하여 상기 예비 하부 전극들(430)의 상부들(upper portions)을 노출시킨다. 즉, 상기 예비 하부 전극들(430)의 하부들(lower portions)은 상기 제5 절연막(440) 내에 매립된 상태로 잔류한다. 특히, 제1 하부 도전 패턴들(432)과 상기 제2 하부 도전 패턴들(434)의 하부들(lower portions)이 상기 제5 절연막(440) 내에 배치된다.
도 15를 참조하면, 상기 예비 하부 전극들(430)의 상부들에 대하여 에치 백 공정을 수행함으로써 상기 커패시터 콘택 플러그들(426)과 전기적으로 연결된 하부 전극들(442)을 형성한다. 각각의 하부 전극들(442)은 상기 제1 하부 전극(444)과 제2 하부 전극(446)을 포함할 수 있다. 상기 제1 하부 전극들(444)은 상기 제1 하부 도전 패턴들(432)일 수 있으며, 제2 하부 전극들(446)은 상기 제2 하부 도전 패턴들(434)로부터 형성된다. 각각의 제2 하부 전극들(446)은 제5 절연막(440) 내에 매립된 하부(lower portion)와 상부(upper portion)를 포함할 수 있다. 상기 제2 하부 전극(446)의 상부는 측면(446a)과, 라운딩 처리된 상부 모서리 부위(446b) 및 상부면(446c)을 가질 수 있다. 특히, 상기 제2 하부 전극(446)의 상부 측면(446a)은 상기 제1 경사각과 동일하거나 작은 제2 경사각을 가질 수 있다.
도 16을 참조하면, 상기 하부 전극들(442)과 제5 절연막(440) 상에 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 순차적으로 형성한다. 상기 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 형성하는 방법에 대한 설명은 도 6 및 도 7을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 제2 상부 도전막 상에 제2 하드 마스크들을 형성하고, 상기 제2 하드 마스크들을 이용하여 상기 제2 상부 도전막, 제1 상부 도전막 및 강유전체 막을 순차적으로 패터닝하여 강유전체 막 패턴들(450) 및 상부 전극들(452)을 형성한다. 각각의 상부 전극들(452)은 제1 상부 전극(454) 및 제2 상부 전극(456)을 포함한다. 결과적으로, 상기 커패시터 콘택 플러그들(426)과 연결되는 강유전체 커패시터들이 완성된다.
본 발명의 다른 실시예에 따르면, 하부 전극(442)과 상기 강유전체 막 패턴(450) 사이에 제3 하부 전극(도시되지 않음)이 개재될 수 있다. 상기 제3 하부 전극은 상기 제2 하부 전극(446)의 상부 및 상기 제5 절연막(440) 상에 배치될 수 있다.
상기 제5 절연막(440) 및 상부 전극들(452) 상에 제6 절연막(460)을 형성하고, 상기 제6 절연막(460) 상에 하부 배선들(462)을 형성한다. 상기 제6 절연막(460) 및 하부 배선들(462) 상에는 제7 절연막(464)이 형성되며, 상기 제7 절연막(464)을 통해 상기 상부 전극들(452)과 연결되는 상부 배선들(466)을 형성한다. 상기 하부 배선들(462) 및 상부 배선들(466)은 각각 텅스텐, 알루미늄, 구리, 등과 같은 금속을 포함할 수 있다.
[제5 실시예]
도 17 내지 도 19는 본 발명의 제5 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17을 참조하면, 전계 효과 트랜지스터들과 같은 도전성 구조물들(500), 제1 절연막(도시되지 않음), 상기 도전성 구조물들(500)과 연결된 제1 및 제2 콘택 패드들(512, 514), 상기 도전성 구조물들(500) 및 상기 제1 및 제2 콘택 패드들(512, 514) 상에 형성된 제2 절연막(516), 상기 제2 절연막(516)을 통하여 상기 제2 콘택 패드들(514)과 연결된 비트라인들(518), 상기 제2 절연막(516) 및 상기 비트라인들(518) 상에 형성된 제3 및 제4 절연막들(522, 524), 및 상기 제2, 제3 및 제4 절연막(516, 522, 524)을 관통하여 상기 제1 콘택 패드들(512)과 연결된 커패시터 콘택 플러그들(526)을 포함하는 반도체 구조물이 실리콘웨이퍼와 같은 반도체 기판(50) 상에 형성된다.
상기 반도체 구조물을 형성하는 방법에 대한 상세한 설명은 도 1을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 커패시터 콘택 플러그들(526)과 상기 제4 절연막(524) 상에 제1 하부 도전막을 형성한다. 상기 제1 하부 도전막은 불순물 도핑된 폴리실리콘, 금속, 금속 질화물, 등을 포함할 수 있다. 특히, 상기 제1 하부 도전막은 상기 커패시터 콘택 플러그들과 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 제1 하부 도전막은 텅스텐을 포함할 수 있으며, 약 1000Å 내지 3000Å 정도의 두께로 형성될 수 있다.
상기 제1 하부 도전막 상에 제1 하드 마스크 막을 형성하고, 상기 제1 하드 마스크 막 상에 포토레지스트 패턴을 형성한다. 제1 하드 마스크들(534)은 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 제1 하 부 도전막 상에 형성될 수 있다.
예비 하부 전극들(536)은 상기 제1 하드 마스크들(534)을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 제1 하부 도전막을 패터닝함으로써 형성될 수 있다. 상기 예비 하부 전극들(536)을 형성하기 위한 이방성 식각 공정에서 상기 제1 하드 마스크들(534)이 부분적으로 제거될 수 있으며, 이에 따라 상기 예비 하부 전극들(536) 각각의 측면은 상기 기판(50)의 표면에 대하여 제1 경사각을 가질 수 있다. 특히, 상기 제1 하드 마스크들(534)의 소모에 따라 상기 예비 하부 전극들(536)의 측면들은 상기 기판(50)의 표면에 대하여 약 70° 내지 80° 정도의 제1 경사각을 가질 수 있다. 즉, 상기 예비 하부 전극들(536) 각각은 상방으로 갈수록 감소되는 단면적을 가질 수 있다.
상기 제1 하드 마스크들(534)은 상기 예비 하부 전극들을 형성한 후 제거될 수 있다.
도 18을 참조하면, 제1 하부 전극들(540)은 상기 예비 하부 전극들(536)에 대하여 에치 백 공정을 수행함으로써 형성될 수 있다. 예를 들면, 아르곤 이온을 이용한 물리적인 식각을 통해 제1 하부 전극들(540)이 형성될 수 있다. 상기 에치 백 공정을 수행하는 동안 상기 예비 하부 전극들(536)의 상부 모서리 부위들 및 측면 부위들이 부분적으로 제거될 수 있으며, 그 결과, 각각의 제1 하부 전극들(540)은 상기 제1 경사각과 비교하여 같거나 작은 제2 경사각, 예를 들면, 약 60° 내지 80° 정도의 경사각을 갖는 측면(540a), 상부면(540b) 및 상기 측면(540a)과 상부면(540b) 사이에서 라운딩 처리된 표면(540c)을 가질 수 있다. 즉, 상기 제1 하부 전극들(540) 각각은 상방으로 갈수록 점차 감소되는 단면적을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 제1 하부 전극들은 상기 커패시터 콘택 플러그들(526)을 형성하기 위한 플러그 도전막을 패터닝함으로써 형성될 수도 있다. 구체적으로, 상기 플러그 도전막은 상기 제1 콘택 패드들(512)을 노출시키는 커패시터 콘택홀 매립하도록 상기 제4 절연막(524) 상에 형성되며, 상기 플러그 도전막 상에 제1 하드 마스크들이 형성될 수 있다. 예비 하부 전극들은 상기 제1 하드 마스크들을 이용하여 상기 플러그 도전막을 패터닝함으로써 형성될 수 있으며, 제1 하부 전극들은 상기 예비 하부 전극들에 대하여 에치 백 공정을 수행함으로써 형성될 수 있다.
상기 제1 하부 전극들(540) 및 제4 절연막(524) 상에 제2 하부 도전막 및 제3 하부 도전막을 순차적으로 형성한다. 상기 제2 하부 도전막은 금속 질화물을 포함할 수 있으며, 상기 제3 하부 도전막은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있다.
상기 제2 하부 도전막은 티타늄 질화물(TiN), 알루미늄 질화물(AlN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제2 하부 도전막은 티타늄 알루미늄 질화물을 포함할 수 있으며, 스퍼터링 공정을 통해 약 50Å 내지 약 500Å 정도의 두께로 형성될 수 있다.
상기 제3 하부 도전막은 이리듐(Ir), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 이 리듐 산화물(IrO2), 루테늄 산화물(RuO3), 스트론튬 루테늄 산화물(SrRuO3), 이리듐-루테늄 합금(IrRu), 등을 포함할 수 있다. 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 예를 들면, 상기 제3 하부 도전막은 이리듐을 포함할 수 있으며, 스퍼터링 공정을 통해 약 50Å 내지 1000Å 정도의 두께로 형성될 수 있다.
상기 제3 하부 도전막 상에 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 순차적으로 형성한다. 상기 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 형성하는 방법에 대한 설명은 도 6 및 도 7을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
도 19를 참조하면, 상기 제2 상부 도전막 상에 제2 하드 마스크들을 형성하고, 상기 하드 마스크들을 이용하여 상기 제2 상부 도전막, 제1 상부 도전막, 강유전체 막, 제3 하부 도전막 및 제2 하부 도전막을 순차적으로 패터닝하여 제2 하부 전극들(542), 제3 하부 전극들(544), 강유전체 막 패턴들(546) 및 상부 전극들(550)을 형성한다. 각각의 상부 전극들(550)은 제1 상부 전극(552) 및 제2 상부 전극(554)을 포함한다. 결과적으로, 상기 커패시터 콘택 플러그들(526)과 연결되는 강유전체 커패시터들이 완성된다.
상기 제4 절연막(524) 및 상기 강유전체 커패시터들 상에 제5 절연막(560)을 형성하고, 상기 제5 절연막(560) 상에 하부 배선들(562)을 형성한다. 상기 제5 절연막(560) 및 하부 배선들(562) 상에는 제6 절연막(564)이 형성되며, 상기 제6 절연막(564)을 통해 상기 상부 전극들(550)과 연결되는 상부 배선들(566)을 형성한 다. 상기 하부 배선들(562) 및 상부 배선들(566)은 각각 텅스텐, 알루미늄, 구리, 등과 같은 금속을 포함할 수 있다.
[제6 실시예]
도 20 내지 도 22는 본 발명의 제6 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 전계 효과 트랜지스터들과 같은 도전성 구조물들(600), 제1 절연막(도시되지 않음), 상기 도전성 구조물들(600)과 연결된 제1 및 제2 콘택 패드들(612, 614), 상기 도전성 구조물들(600) 및 상기 제1 및 제2 콘택 패드들(612, 614) 상에 형성된 제2 절연막(616), 상기 제2 절연막(616)을 통하여 상기 제2 콘택 패드들(614)과 연결된 비트라인들(618), 상기 제2 절연막(616) 및 상기 비트라인들(618) 상에 형성된 제3 및 제4 절연막들(622, 624), 및 상기 제2, 제3 및 제4 절연막(616, 622, 624)을 관통하여 상기 제1 콘택 패드들(612)과 연결된 커패시터 콘택 플러그들(626)을 포함하는 반도체 구조물이 실리콘웨이퍼와 같은 반도체 기판(60) 상에 형성된다.
상기 반도체 구조물을 형성하는 방법에 대한 상세한 설명은 도 1을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 커패시터 콘택 플러그들(626)과 상기 제4 절연막(624) 상에 제1 하부 도전막을 형성하고, 상기 제1 하부 도전막을 패터닝하여 상기 커패시터 콘택 플러그들(626) 및 상기 제4 절연막(624) 상에 예비 하부 전극들(630)을 형성한다. 상기 제1 하부 도전막은 상기 커패시터 콘택 플러그들(626)과 동일한 물질로 이루어질 수 있으며, 상기 예비 하부 전극들(630)의 측면들은 제1 경사각을 가질 수 있다. 상기 예비 하부 전극들(630)을 형성하는 방법에 대한 설명은 도 14를 참조하여 기설명된 바와 실질적으로 동일하므로 생략한다.
도 21을 참조하면, 상기 예비 하부 전극들(630)과 제4 절연막(624) 상에 제5 절연막(638)을 형성하고, 상기 예비 하부 전극들(630)의 상부면들이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행한다. 이어서, 상기 평탄화된 제5 절연막(638)을 부분적으로 식각하여 상기 예비 하부 전극들(630)의 상부들(upper portions)을 노출시킨다. 즉, 상기 예비 하부 전극들(630)의 하부들(lower portions)은 상기 제5 절연막(638) 내에 매립된 상태로 잔류한다.
이어서, 상기 예비 하부 전극들(630)의 상부들에 대하여 에치 백 공정을 수행함으로써 상기 커패시터 콘택 플러그들(612)과 전기적으로 연결된 제1 하부 전극들(640)을 형성한다. 상기 제1 하부 전극(640)의 상부는 측면(640a)과, 라운딩 처리된 상부 모서리 부위(640b) 및 상부면(640c)을 가질 수 있다. 특히, 상기 제1 하부 전극(640)의 상부 측면(640a)은 상기 제1 경사각과 동일하거나 작은 제2 경사각을 가질 수 있다.
상기 제1 하부 전극들(640)과 제5 절연막(638) 상에 제2 하부 도전막 및 제3 하부 도전막을 순차적으로 형성한다. 상기 제2 하부 도전막은 금속 질화물을 포함할 수 있으며, 상기 제3 하부 도전막은 금속, 금속 산화물, 금속 합금, 등을 포함할 수 있다. 상기 제2 및 제3 하부 도전막들을 형성하는 방법에 대한 설명은 도 18 을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
상기 제3 하부 도전막 상에 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 순차적으로 형성한다. 상기 강유전체 막, 제1 상부 도전막 및 제2 상부 도전막을 형성하는 방법에 대한 설명은 도 6 및 도 7을 참조하여 기 설명된 바와 실질적으로 동일하므로 생략한다.
도 22를 참조하면, 상기 제2 상부 도전막, 제1 상부 도전막, 강유전체 막, 제3 하부 도전막 및 제2 하부 도전막을 순차적으로 패터닝하여 제2 하부 전극들(642), 제3 하부 전극들(644), 강유전체 막 패턴들(646) 및 상부 전극들(650)을 형성한다. 각각의 상부 전극들(650)은 제1 상부 전극(652) 및 제2 상부 전극(654)을 포함한다. 결과적으로, 상기 커패시터 콘택 플러그들(626)과 연결되는 강유전체 커패시터들이 완성된다.
상기 제5 절연막(638) 및 강유전체 커패시터들 상에 제6 절연막(660)을 형성하고, 상기 제6 절연막(660) 상에 하부 배선들(662)을 형성한다. 상기 제6 절연막(660) 및 하부 배선들(662) 상에는 제7 절연막(664)이 형성되며, 상기 제7 절연막(664)을 통해 상기 상부 전극들(650)과 연결되는 상부 배선들(666)을 형성한다. 상기 하부 배선들(662) 및 상부 배선들(666)은 각각 텅스텐, 알루미늄, 구리, 등과 같은 금속을 포함할 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 강유전체 커패시터의 하부 전극은 측면과 상부면 및 상기 측면과 상부면 사이에서 라운딩 처리된 표면을 갖는 다. 상기 강유전체 커패시터의 강유전체 막 패턴은 상기 하부 전극의 측면, 상부면 및 라운딩 처리된 표면 상에 연속적으로 형성되므로, 상기 강유전체 막 패턴의 결정 구조가 개선될 수 있다. 따라서, 상기 강유전체 막 패턴의 전기적 특성이 향상될 수 있다.
또한, 상기 강유전체 막 패턴과 상기 하부 전극 사이의 유효 면적이 일반적인 평판형 강유전체 커패시터와 비교하여 크게 증가되므로 상기 강유전체 커패시터의 정전 용량이 크게 증가될 수 있으며, 이에 따라 상기 강유전체 커패시터를 포함하는 FRAM 장치의 집적도가 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 8은 본 발명의 제1 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 11은 본 발명의 제2 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 본 발명의 제3 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 본 발명의 제4 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 19는 본 발명의 제5 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 22은 본 발명의 제6 실시예에 따른 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 100 : 게이트 구조물
110 : 소스/드레인 영역 112 : 제1 콘택 영역
114 : 제2 콘택 영역 118 : 비트 라인
126 : 커패시터 콘택 플러그 130 : 제1 하부 도전막
132 :제2 하부 도전막 136 : 예비 하부 전극
142 : 하부 전극 148 : 강유전체 막
150 : 제1 상부 도전막 152 : 제2 상부 도전막
154 : 강유전체 막 패턴 156 : 하부 전극
164 : 하부 배선 168 : 상부 배선
Claims (29)
- 기판 상에 배치된 하부 전극;상기 하부 전극 상에 배치된 강유전체 막 패턴; 및상기 강유전체 막 패턴 상에 배치된 상부 전극을 포함하며,상기 하부 전극은 측면과 상부면 및 상기 측면과 상기 상부면 사이에서 라운딩 처리된 표면을 가지며, 상기 강유전체 막 패턴은 상기 측면과 상기 상부면 및 상기 라운딩 처리된 표면 상에 배치되는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 도전성 구조물, 상기 도전성 구조물 상에 배치된 절연막, 및 상기 절연막을 관통하여 상기 도전성 구조물에 전기적으로 연결된 콘택 플러그가 상기 기판 상에 배치되어 있으며,상기 하부 전극은 상기 콘택 플러그 및 상기 절연막 상에 배치되는 것을 특징으로 하는 강유전체 커패시터.
- 제2항에 있어서, 상기 하부 전극은,상기 콘택 플러그 및 상기 절연막 상에 배치되며 금속 질화물을 포함하는 제1 하부 전극; 및상기 제1 하부 전극 상에 배치되며, 금속, 금속 산화물 및 금속 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 제2 하부 전극을 포함하는 것을 특징으로 하는 강유전체 커패시터.
- 제2항에 있어서, 상기 하부 전극의 상기 측면과, 상기 상부면, 상기 라운딩 처리된 표면 및 상기 절연막의 상부면 상에 연속적으로 배치되는 제2 하부 전극을 더 포함하는 것을 특징으로 하는 강유전체 커패시터.
- 제2항에 있어서, 상기 하부 전극의 상기 측면과, 상기 상부면, 상기 라운딩 처리된 표면 및 상기 절연막의 상부면 상에 연속적으로 배치되며, 금속 질화물을 포함하는 제2 하부 전극; 및상기 제2 하부 전극 상에 배치되며, 금속, 금속 산화물 및 금속 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 제3 하부 전극을 더 포함하며,상기 하부 전극은 상기 콘택 플러그와 동일한 물질을 포함하는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 도전성 구조물, 상기 도전성 구조물 상에 배치된 제1 절연막, 및 상기 절연막을 관통하여 상기 도전성 구조물에 전기적으로 연결된 콘택 플러그가 상기 기판 상에 배치되어 있으며,상기 하부 전극은 상기 콘택 플러그 및 상기 제1 절연막 상에 배치되어 있고,상기 하부 전극의 하부(lower portion)는 상기 제1 절연막 상에 배치된 제2 절연막에 매립되어 있는 것을 특징으로 하는 강유전체 커패시터.
- 제6항에 있어서, 상기 하부 전극의 상부(upper portion) 측면과, 상기 상부면, 상기 라운딩 처리된 표면 및 상기 제2 절연막의 상부면 상에 연속적으로 배치되는 제2 하부 전극을 더 포함하는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 하부 전극의 측면은 상기 기판의 표면에 대하여 경사각을 갖는 것을 특징으로 하는 강유전체 커패시터.
- 제8항에 있어서, 상기 하부 전극의 단면적은 상기 상부면을 향하여 점차 감소되는 것을 특징으로 하는 강유전체 커패시터.
- 측면과 상부면 및 상기 측면과 상기 상부면 사이에서 라운딩 처리된 표면을 갖는 하부 전극을 기판 상에 형성하는 단계; 및상기 하부 전극의 측면과 상부면 및 상기 라운딩 처리된 표면 상에 강유전체 막 패턴 및 상부 전극을 형성하는 단계를 포함하는 강유전체 커패시터의 제조 방법.
- 제10항에 있어서, 도전성 구조물, 상기 도전성 구조물 상에 배치된 절연막, 및 상기 절연막을 관통하여 상기 도전성 구조물에 전기적으로 연결된 콘택 플러그 가 상기 기판 상에 배치되어 있으며,상기 하부 전극은 상기 콘택 플러그 및 상기 절연막 상에 형성되는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제11항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 콘택 플러그 및 상기 절연막 상에 제1 하부 도전막 및 제2 하부 도전막을 순차적으로 형성하는 단계;상기 제1 하부 도전막 및 상기 제2 하부 도전막을 패터닝하여 상기 콘택 플러그 및 상기 절연막 상에 제1 하부 도전 패턴 및 제2 하부 도전 패턴을 포함하는 예비 하부 전극을 형성하는 단계; 및상기 예비 하부 전극을 부분적으로 식각하여 상기 하부 전극을 형성하는 단계를 포함하되,상기 하부 전극은 상기 콘택 플러그와 전기적으로 연결되는 제1 하부 전극과 상기 라운딩 처리된 표면을 갖는 제2 하부 전극을 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제12항에 있어서, 상기 제1 하부 도전막은 금속 질화물을 포함하며, 상기 제2 하부 도전막은 금속, 금속 산화물 및 금속 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제13항에 있어서, 상기 제1 하부 도전막은 티타늄 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 실리콘 질화물 및 탄탈륨 실리콘 질화물로 이루어진 군으로부터 선택된 적어도 하나를 포함하며,상기 제2 하부 도전막은 이리듐, 백금, 루테늄, 팔라듐, 이리듐 산화물, 루테늄 산화물, 스트론튬 루테늄 산화물 및 이리듐 루테늄 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제14항에 있어서, 상기 예비 하부 전극과 상기 하부 전극은 염소 및 산소를 포함하는 반응 가스를 이용하여 형성되는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제13항에 있어서, 상기 하부 전극의 라운딩 처리된 표면은 아르곤 이온을 이용하는 에치 백 공정에 의해 형성되는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제11항에 있어서, 상기 강유전체 막 패턴 및 상부 전극을 형성하는 단계는,상기 절연막 및 상기 하부 전극 상에 강유전체 막을 형성하는 단계;상기 강유전체 막 상에 상부 도전막을 형성하는 단계; 및상기 상부 도전막 및 상기 강유전체 막을 패터닝하여 상기 상부 전극 및 상 기 강유전체 막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제17항에 있어서, 하부 도전막을 상기 절연막 및 상기 하부 전극 상에 형성하는 단계; 및상기 하부 도전막을 패터닝하여 상기 하부 전극 및 상기 절연막 상에 제2 하부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제11항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 콘택 플러그 및 상기 절연막 상에 하부 도전막을 형성하는 단계;상기 하부 도전막을 패터닝하여 상기 콘택 플러그 및 상기 절연막 상에 예비 하부 전극을 형성하는 단계; 및상기 예비 하부 전극을 부분적으로 식각하여 상기 라운딩 처리된 표면을 갖는 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제19항에 있어서, 제2 하부 도전막 및 제3 하부 도전막을 상기 절연막 및 상기 하부 전극 상에 순차적으로 형성하는 단계; 및상기 제2 하부 도전막 및 제3 하부 도전막을 패터닝하여 상기 하부 전극 및 상기 절연막 상에 제2 하부 전극 및 제3 하부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제20항에 있어서, 상기 하부 도전막은 상기 콘택 플러그와 동일한 물질을 포함하고, 상기 제2 하부 도전막은 금속 질화물을 포함하며, 상기 제3 하부 도전막은 금속, 금속 산화물 및 금속 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제11항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 콘택 플러그 및 상기 절연막 상에 하부 도전막을 형성하는 단계;상기 하부 도전막을 패터닝하여 상기 콘택 플러그 및 상기 절연막 상에 예비 하부 전극을 형성하는 단계;상기 예비 하부 전극의 하부(lower portion)를 감싸는 제2 절연막을 상기 절연막 상에 형성하는 단계; 및상기 예비 하부 전극의 상부(upper portion)를 부분적으로 식각하여 상기 라운딩 처리된 표면을 갖는 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제22항에 있어서, 제2 하부 도전막을 상기 제2 절연막 및 상기 하부 전극의 상부 상에 형성하는 단계; 및상기 제2 하부 도전막을 패터닝하여 상기 하부 전극 및 상기 제2 절연막 상에 제2 하부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 기판 상에 도전성 구조물을 형성하는 단계;상기 도전성 구조물 상에 절연막을 형성하는 단계;상기 절연막을 관통하여 상기 도전성 구조물에 전기적으로 연결되는 콘택 플러그를 형성하는 단계;측면과 상부면 및 상기 측면과 상기 상부면 사이에서 라운딩 처리된 표면을 갖는 하부 전극을 상기 절연막 및 상기 콘택 플러그 상에 형성하는 단계; 및상기 하부 전극의 측면과 상부면 및 상기 라운딩 처리된 표면 상에 강유전체 막 패턴 및 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제24항에 있어서, 상기 도전성 구조물은 게이트 전극 및 소스/드레인 영역들을 포함하는 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제24항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 콘택 플러그 및 상기 절연막 상에 금속 질화물을 포함하는 제1 하부 도전막을 형성하는 단계;상기 제1 하부 도전막 상에 금속, 금속 산화물 및 금속 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 제2 하부 도전막을 형성하는 단계;상기 제1 하부 도전막 및 제2 하부 도전막을 패터닝하여 상기 콘택 플러그 및 상기 절연막 상에 제1 하부 도전 패턴 및 제2 하부 도전 패턴을 포함하는 예비 하부 전극을 형성하는 단계; 및상기 예비 하부 전극을 부분적으로 식각하여 상기 하부 전극을 형성하는 단계를 포함하되,상기 하부 전극은 상기 콘택 플러그와 전기적으로 연결되는 제1 하부 전극과 상기 라운딩 처리된 표면을 갖는 제2 하부 전극을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제26항에 있어서, 상기 제2 하부 도전막과 동일한 물질을 포함하는 제3 하부 도전막을 상기 절연막 및 상기 하부 전극 상에 형성하는 단계; 및상기 제3 하부 도전막을 패터닝하여 상기 하부 전극 및 상기 절연막 상에 제3 하부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제24항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 콘택 플러그 및 상기 절연막 상에 하부 도전막을 형성하는 단계;상기 하부 도전막을 패터닝하여 상기 콘택 플러그 및 상기 절연막 상에 예비 하부 전극을 형성하는 단계; 및상기 예비 하부 전극을 부분적으로 식각하여 상기 라운딩 처리된 표면을 갖는 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제28항에 있어서, 금속 질화물을 포함하는 제2 하부 도전막을 상기 절연막 및 상기 하부 전극 상에 형성하는 단계;금속, 금속 산화물 및 금속 합금으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 제3 하부 도전막을 상기 제2 하부 도전막 상에 형성하는 단계; 및상기 제2 하부 도전막 및 상기 제3 하부 도전막을 패터닝하여 상기 하부 전극 및 상기 절연막 상에 제2 하부 전극 및 제3 하부 전극을 형성하는 단계를 더 포함하되,상기 하부 도전막은 상기 콘택 플러그와 동일한 물질을 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
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Cited By (2)
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Families Citing this family (8)
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|---|---|---|---|---|
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| KR102068808B1 (ko) * | 2018-01-31 | 2020-01-22 | 삼성전기주식회사 | 커패시터 부품 |
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Family Cites Families (2)
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| US6541812B2 (en) * | 1998-06-19 | 2003-04-01 | Micron Technology, Inc. | Capacitor and method for forming the same |
| KR100395766B1 (ko) * | 2001-02-12 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
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-
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8680975B2 (en) | 2010-03-31 | 2014-03-25 | New Scale Technologies | Haptic actuator systems and methods thereof |
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