KR102018309B1 - 커패시터 부품 및 이의 제조 방법 - Google Patents

커패시터 부품 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 커패시터 부품은, 서로 대향하는 제1 주면 및 제2 주면, 상기 제1 주면과 상기 제2 주면을 연결하는 적어도 하나의 단면을 포함하고, 상기 적어도 하나의 단면이 하면에 위치되어, 수직한 형태로 배치되는 유전체 및 상기 제1 주면 및 상기 제2 주면 각각에 마련되는 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극 및 상기 제2 전극 각각의 사이즈는 상기 유전체의 사이즈 보다 클 수 있다.

Description

커패시터 부품 및 이의 제조 방법{Capacitor Component And Manufacturing Method Of The Same}
본 발명은 커패시터 부품 및 이의 제조 방법에 관한 것이다.
최근, 가상 현실(VR: Virtual Reality)과 같은 고용량의 데이터 전송을 필요로 하는 어플리케이션이 상용화 되고 있다. 이러한 고용량의 데이터 전송을 위해서는 5G 이동통신이 필요하고 이에 따라, 최근 5G 이동통신에 대한 요구가 증대되고 있다. 현재까지, 5G 이동통신의 주파수 대역에 표준이 명확히 결정되지 않았으나, 수십 GHz의 높은 주파수를 사용할 것으로 예상된다. 이러한 높은 주파수에서 커패시터는 일반적으로 인덕터의 특징을 가지기 때문에 마이크로 스크립과 같은 금속 패턴을 통해 커패시터를 구현할 수 있다. 다만, 마이크로 스트립을 기판에 내장하여 설계하는 경우, 패턴의 불량으로 인해 수율이 현저히 떨어지는 문제점이 존재한다. 따라서, 고주파용 커패시터를 별도로 제작하여 기판에 실장할 수 있다면 마이크로 스트립을 대체할 수 있고, 이로써 높은 수율을 달성할 수 있다.
한편, 기존 파우더 소결을 통해 제작되는 MLCC(Multi-Layer Ceramic Capacitors) 경우, 칩(chip)의 설계상의 제약에 따른 입출력 단자간의 거리에 의해 저용량의 커패시턴스를 구현하기 힘든 문제가 있다.
본 발명의 과제는 입출력 단자의 간격을 최소화하여, 저용량의 커패시턴스를 구현할 수 있는 커패시터 부품 및 이의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 커패시터 부품은, 서로 대향하는 제1 주면 및 제2 주면, 상기 제1 주면과 상기 제2 주면을 연결하는 적어도 하나의 단면을 포함하고, 상기 적어도 하나의 단면이 하면에 위치되어, 수직한 형태로 배치되는 유전체 및 상기 제1 주면 및 상기 제2 주면 각각에 마련되는 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극 및 상기 제2 전극 각각의 사이즈는 상기 유전체의 사이즈 보다 클 수 있다.
본 발명의 일 실시예에 따르면, 입출력 단자의 간격을 최소화하여, 저용량의 커패시턴스를 구현할 수 있다.
본 발명의 일 실시예에 따르면, 유전체의 사이즈를 전극의 사이즈 보다 작게하여, 후차적으로 수반되는 다이싱 또는 본딩 공정에 의한 커패시턴스의 변동을 억제할 수 있고, 유전체가 소손으로부터 강건할 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터 부품을 나타낸 사시도이다.
도 2는 본 발명의 다른 실시예에 따른 커패시터 부품을 나타낸 사시도이다.
도 3은 도 1의 실시예에 따른 커패시터 부품의 제작 공정도이다.
도 4은 도 2의 실시예에 따른 커패시터 부품의 제작 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 일 예로, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 커패시터 부품을 나타낸 사시도이다.
도 1을 참조하면, 커패시터 부품은 유전체(110), 제1 전극(120), 및 제2 전극(130)을 포함할 수 있다.
유전체(110)는 제1 전극(120), 및 제2 전극(130) 사이에 개재되고, 알루미나(Al2O3), SiO2, Sn3N4, ZrO2, CaTiO3, SrTiO3, (Ba, Sr)TiO3, BaTiO3 등의 물질로 형성될 수 있고, 실시예에 따라, 유전체(110)를 복수의 물질로 형성함으로써 절연 특성을 높일 수도 있다.
유전체(110)는 서로 대향하는 제1 주면 및 제2 주면, 제1 주면과 제2 주면을 연결하는 적어도 하나의 단면을 포함할 수 있다. 제1 주면과 제2 주면의 거리, 즉, 유전체(110)의 두께는 10㎛~100㎛일 수 있고, 바람직하게, 10㎛~50㎛일 수 있다. 본 발명의 일 실시예에 따르면, 유전체(110)의 두께를 10㎛~100㎛ 또는 10㎛~50㎛로 제조하여, 저용량의 커패시턴스를 구현할 수 있다. 도 1 및 도 2에서, 유전체(110)의 제1 주면 및 제2 주면은 X축 방향에 수직하는 Y축 및 Z축에 의해 형성되는 면에 해당한다.
유전체(110)의 제1 주면 및 제2 주면의 사이즈는 적어도 하나의 단면의 사이즈 보다 클 수 있다. 일 예로, 유전체(110)의 제1 주면 및 제2 주면은 사각형 형상으로 형성되고, 적어도 하나의 단면은 제1 주면과 제2 주면을 연결하는 제1 내지 제4 단면으로 구성되어, 유전체(110)는 육면체 형상으로 형성될 수 있다. 다만, 실시예에 따라 유전체(110)의 제1 주면 및 제2 주면은 원형, 삼각형 등 다양한 형태의 형상으로 형성될 수 있다.
유전체(110)는 적어도 하나의 단면이 하부에 위치하고, 제1 주면 및 제2 주면이 측부에 위치하여, 수직한 형태로 배치될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 수직한 형태로 마련되는 유전체(110)의 제1 주면 및 제2 주면에 후술할 제1 전극(120) 및 제2 전극(130)이 마련되어, 입출력 단자의 거리를 최소화 할 수 있다.
제1 전극(120)은 서로 대향하는 제1 주면 및 제2 주면, 제1 주면과 제2 주면을 연결하는 적어도 하나의 단면을 포함하고, 제1 전극(120)의 제1 주면은 유전체(110)의 제1 주면에 대향하여 배치될 수 있다.
유전체(110)의 제1 주면은 제1 전극(120)의 주면의 영역 내에 배치될 수 있다. 따라서, 제1 전극(120)의 제1 주면 및 제2 주면의 사이즈는 유전체(110)의 제1 주면 및 제2 주면의 사이즈보다 클 수 있다. 유전체(110)의 제1 주면 및 제2 주면의 가장자리는 제1 전극(120)의 제1 주면 및 제2 주면의 가장자리로부터 기준 거리 이격되어, 유전체(110)는 제1 전극(120)의 제1 주면 및 제2 주면의 영역 내에 배치될 수 있다.
제1 전극(120)은 유전체(110)의 제1 주면으로부터 순차적으로 배치되는 제1 채널층(121) 및 제1 패드(122)를 포함할 수 있다.
제1 채널층(121)은 폴리 실리콘 및 단결정 실리콘 중 적어도 하나를 포함하는 실리콘으로 형성되는 기판에, P형 불순물 및 N형 불순물 중 하나를 도핑하여 형성될 수 있다. 제1 패드(122)는 니켈(Ni)을 포함할 수 있으며, 커패시터 부품의 Z축 방향의 하부에 배치될 수 있는 외부 기판과 전기적으로 연결될 수 있다.
제2 전극(130)은 유전체(110)를 기준으로 제1 전극(120)과 대칭적으로 마련된다.
구체적으로, 제2 전극(130)은 서로 대향하는 제1 주면 및 제2 주면, 제1 주면과 제2 주면을 연결하는 적어도 하나의 단면을 포함하고, 제2 전극(130)의 제1 주면은 유전체(110)의 제2 주면에 대향하여 배치될 수 있다.
유전체(110)의 제2 주면은 제2 전극(130)의 주면의 영역 내에 배치될 수 있다. 따라서, 제2 전극(130)의 제1 주면 및 제2 주면의 사이즈는 유전체(110)의 제1 주면 및 제2 주면의 사이즈보다 클 수 있다. 유전체(110)의 제1 주면 및 제2 주면의 가장자리는 제2 전극(130)의 제1 주면 및 제2 주면의 가장자리로부터 기준 거리 이격되어, 유전체(110)는 제2 전극(130)의 제1 주면 및 제2 주면의 영역 내에 배치될 수 있다.
제2 전극(130)은 유전체(110)의 제2 주면으로부터 순차적으로 배치되는 제2 채널층(131) 및 제2 패드(132)를 포함할 수 있다.
제2 채널층(131)은 폴리 실리콘 및 단결정 실리콘 중 적어도 하나를 포함하는 실리콘으로 형성되는 기판에, P형 불순물 및 N형 불순물 중 하나를 도핑하여 형성될 수 있다. 제2 패드(132)는 니켈(Ni)을 포함할 수 있으며, 커패시터 부품의 Z축 방향의 하부에 배치될 수 있는 외부 기판과 전기적으로 연결될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 커패시터 부품을 나타낸 사시도이다. 도 2의 실시예에 따른 커패시터 부품은 도 1의 실시예에 따른 커패시터 부품과 유사하므로 중복되는 설명은 생략하고 차이점을 중심으로 설명하도록 한다.
제1 전극(120)은 서로 대향하는 제1 주면 및 제2 주면, 제1 주면과 제2 주면을 연결하는 적어도 하나의 단면을 포함하고, 제1 전극(120)의 제1 주면은 유전체(110)의 제1 주면에 대향하여 배치될 수 있다.
유전체(110)의 제1 주면은 제1 전극(120)의 주면의 영역 내에 배치될 수 있다. 따라서, 제1 전극(120)의 제1 주면 및 제2 주면의 사이즈는 유전체(110)의 제1 주면 및 제2 주면의 사이즈보다 클 수 있다.
제1 패드(122)는 제1 채널층(121)에 마련될 수 있고, 일 예로, 제1 패드(122)는 제1 채널층(121) 내에서 적어도 일면이 노출되도록 제1 채널층(121)에 매립되는 형태로 마련될 수 있다.
일 예로, 제1 패드(122)는 제1 채널층(121)의 하부 영역 - 하면으로부터 임계거리 내의 영역 - 에서 적어도 일면이 노출될 수 있다. 제1 패드(122)는 유전체(110)와 대향하지 않는 제1 전극(120)의 제2 주면의 하부 영역 및 제2 주면의 하부 영역으로부터 연장되는 적어도 하나의 단면에서 노출될 수 있다.
제2 전극(130)은 유전체(110)를 기준으로 제1 전극(120)과 대칭적으로 마련된다.
제2 전극(130)은 서로 대향하는 제1 주면 및 제2 주면, 제1 주면과 제2 주면을 연결하는 적어도 하나의 단면을 포함하고, 제2 전극(130)의 제1 주면은 유전체(110)의 제2 주면에 대향하여 배치될 수 있다.
유전체(110)의 제2 주면은 제2 전극(130)의 주면의 영역 내에 배치될 수 있다. 따라서, 제2 전극(130)의 제1 주면 및 제2 주면의 사이즈는 유전체(110)의 제1 주면 및 제2 주면의 사이즈보다 클 수 있다.
제2 패드(132)는 제2 채널층(131)에 마련될 수 있고, 일 예로, 제2 패드(132)는 제2 채널층(131) 내에서 적어도 일면이 노출되도록 제2 채널층(131)에 매립되는 형태로 마련될 수 있다.
일 예로, 제2 패드(132)는 제2 채널층(131)의 하부 영역에서 적어도 일면이 노출될 수 있다. 제2 패드(132)는 유전체(110)와 대향하지 않는 제2 전극(130)의 제2 주면의 하부 영역 및 제2 주면의 하부 영역으로부터 연장되는 적어도 하나의 단면에서 노출될 수 있다.
도 3은 도 1의 실시예에 따른 커패시터 부품의 제작 공정도이다.
도 3을 참조하면, 도 1의 실시예에 따른 커패시터 부품의 제작 공정은 제1 기판(121a)을 마련하는 것으로 시작한다(도 3(a)). 제1 기판(121a)은 폴리 실리콘 및 단결정 실리콘 중 적어도 하나를 포함하는 실리콘으로 형성될 수 있고, 상기 실리콘에는 P형 불순물 및 N형 불순물 중 하나가 도핑될 수 있다.
제1 기판(121a)의 일면에는 유전체층(110a)이 형성될 수 있다(도 3(b)). 유전체층(110a)은 열 산화(thermal　oxidation) 공정을 통하여, 제1 기판(121a) 상에 형성될 수 있고, 일 예로, 유전체층(110a)은 SiO2를 포함할 수 있다.
유전체층(110a)의 일부 영역은 선택적으로 제거되어, 복수의 영역으로 분리된다(도 3(c)). 본 발명의 일 실시예에 따르면, 유전체층(110a)은 기계적 다이싱 공정을 통하여, 복수의 영역으로 분리되어, 복수의 유전체층(110a)의 편차를 최소화하여, 유전체층(110a)의 사이즈를 정밀하게 제어할 수 있다.
복수의 영역으로 분리된 유전체층(110a)의 상부에 제2 기판(131a)의 일면이 접합될 수 있고(도 3(d)). 제2 기판(131a)의 일면은 유전체층(110a)과 대향할 수 있다. 제2 기판(131a)은 제1 기판(121a)과 마찬가지로, 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질로 구성될 수 있고, 상기 반도체 물질은 P형 불순물 및 N형 불순물 중 하나를 더 포함할 수도 있다.
제1 기판(121a) 및 제2 기판(131a) 각각의 타면에는 단차를 가지고 두께 방향으로 함몰되는 홈부가 복수의 영역으로 분리된 유전체층(110a)에 대응되게 형성된다. 여기서, 홈부의 전체 면적 중 일부는 이에 대응되는 유전체층(110a)의 면적과 중첩될 수 있다. 이 후, 상기 홈부 내에는 도금을 통하여, 제1 패드층(122a) 및 제2 패드층(132a)이 형성될 수 있다(도 3(e)).
제1 패드층(122a) 및 제2 패드층(132a)이 형성된 후, 다이싱 공정을 통하여, 제1 패드층(122a) 및 제2 패드층(132a)을 기준으로, 유전체층(110a)의 외측을 절단하여, 도 1에 도시된 바와 같이, 커패시터 부품이 복수 개 제작될 수 있다(도 3(f)).
도 4은 도 2의 실시예에 따른 커패시터 부품의 제작 공정도이다.
도 4을 참조하면, 도 1의 실시예에 따른 커패시터 부품의 제작 공정은 제1 기판(121a)을 마련하는 것으로 시작한다(도 3(a)). 제1 기판(121a)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질로 구성될 수 있고, 상기 반도체 물질은 P형 불순물 및 N형 불순물 중 하나를 더 포함할 수도 있다.
제1 기판(121a)의 일면에는 유전체층(110a)이 마련될 수 있다(도 3(b)). 유전체층(110a)은 열 산화(thermal　oxidation) 공정을 통하여, 제1 기판(121a) 상에 형성될 수 있고, 일 예로, 유전체층(110a)은 SiO2를 포함할 수 있다.
유전체층(110a)의 일부 영역은 선택적으로 제거되어, 복수의 영역으로 분리된다(도 3(c)). 본 발명의 일 실시예에 따르면, 유전체층(110a)은 기계적 다이싱 공정을 통하여, 복수의 영역으로 분리되어, 복수의 유전체층(110a)의 편차를 최소화하여, 유전체층(110a)의 사이즈를 정밀하게 제어할 수 있다.
복수의 영역으로 분리된 유전체층(110a)의 상부에 제2 기판(131a)의 일면이 마련될 수 있고(도 3(d)), 제2 기판(131a)의 일면은 유전체층(110a)과 대향할 수 있다. 제2 기판(131a)은 제1 기판(121a)과 마찬가지로, 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질로 구성될 수 있고, 상기 반도체 물질은 P형 불순물 및 N형 불순물 중 하나를 더 포함할 수도 있다.
제1 기판(121a) 및 제2 기판(131a) 각각의 타면에는 두께 방향으로 연장되는 비아가 복수의 영역으로 분리된 유전체층(110a)에 대응되게 형성된다. 여기서, 비아의 전체 면적 중 일부는 이에 대응되는 유전체층(110a)의 면적과 중첩될 수 있다. 이후, 상기 홈부 내에는 도금 공정을 통하여, 제1 패드층(122a) 및 제2 패드층(132a)이 형성될 수 있다(도 3(e)).
제1 패드층(122a) 및 제2 패드층(132a)이 형성된 후, 다이싱 공정을 통하여, 제1 패드층(122a) 및 제2 패드층(132a)을 기준으로, 유전체층(110a)의 외측을 절단하여, 도 2에 도시된 바와 같이, 커패시터 부품이 복수 개 제작될 수 있다(도 3(f)).
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
110: 유전체
120: 제1 전극
121: 제1 채널층
122: 제1 패드
130: 제2 전극
131: 제2 채널층
132: 제2 패드

Claims (15)

  1. 서로 대향하는 제1 주면 및 제2 주면, 상기 제1 주면과 상기 제2 주면을 연결하는 적어도 하나의 단면을 포함하고, 상기 적어도 하나의 단면이 하면에 위치되어, 수직한 형태로 배치되는 유전체;
    상기 유전체의 상기 제1 주면 및 상기 제2 주면 각각에 마련되는 제1 전극 및 제2 전극; 을 포함하고,
    상기 제1 전극 및 상기 제2 전극 각각의 사이즈는 상기 유전체의 사이즈 보다 크며,
    상기 유전체의 상기 제1 주면 및 상기 제2 주면의 거리는 10㎛~100㎛인 커패시터 부품.
  2. 서로 대향하는 제1 주면 및 제2 주면, 상기 제1 주면과 상기 제2 주면을 연결하는 적어도 하나의 단면을 포함하고, 상기 적어도 하나의 단면이 하면에 위치되어, 수직한 형태로 배치되는 유전체;
    상기 유전체의 상기 제1 주면 및 상기 제2 주면 각각에 마련되는 제1 전극 및 제2 전극; 을 포함하고,
    상기 제1 전극 및 상기 제2 전극 각각의 사이즈는 상기 유전체의 사이즈 보다 크며,
    상기 제1 전극 및 상기 제2 전극 각각은,
    상기 유전체로부터 순차적으로 배치되는 채널층 및 패드를 포함하는 커패시터 부품.
  3. 제1항에 있어서,
    상기 유전체의 상기 제1 주면 및 상기 제2 주면의 가장자리는, 상기 제1 전극 및 상기 제2 전극의 가장자리로부터 기준 거리 이격되어 배치되는 커패시터 부품.
  4. 삭제
  5. 제2항에 있어서,
    상기 채널층은, 폴리 실리콘 및 단결정 실리콘 중 적어도 하나를 포함하는 실리콘으로 형성되는 기판에, P형 불순물 및 N형 불순물 중 하나를 도핑하여 형성되는 커패시터 부품.
  6. 제2항에 있어서,
    상기 패드는, 니켈을 포함하는 커패시터 부품.
  7. 제2항에 있어서,
    상기 패드는, 상기 채널층에 매립되어 적어도 일면이 노출되도록 마련되는 커패시터 부품.
  8. 제7항에 있어서,
    상기 패드는 상기 채널층의 하면으로부터 임계거리 내의 하부 영역에서 적어도 일면이 노출되는 커패시터 부품.
  9. 제1 기판의 일면에 유전체층을 형성하는 단계;
    상기 유전체층의 일부를 제거하여, 복수의 영역으로 유전체층을 분리하는 단계;
    상기 복수의 영역으로 분리된 유전체층의 상부에 제2 기판의 일면을 접합하는 단계;
    상기 제1 기판 및 상기 제2 기판의 타면에 복수의 홈부 및 복수의 비아 중 하나를 형성하고, 상기 복수의 홈부 및 복수의 비아 중 하나에 패드층을 형성하는 단계; 및
    상기 패드층을 기준으로 유전체층의 외측을 절단하는 단계; 를 포함하는 커패시터 부품의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 실리콘 기판에 P형 불순물 및 N형 불순물 중 하나를 도핑하여 형성되는 커패시터 부품의 제조 방법.
  11. 제9항에 있어서,
    상기 유전체층은 열 산화 공정을 통하여 상기 제1 기판 상에 형성되는 커패시터 부품의 제조 방법.
  12. 제9항에 있어서,
    상기 복수의 홈부 및 상기 복수의 비아 중 하나는 상기 복수의 영역으로 분리된 유전체층에 대응되게 형성되는 커패시터 부품의 제조 방법.
  13. 제12항에 있어서,
    상기 복수의 홈부 및 상기 복수의 비아 중 하나의 면적 중 일부는 대응되는 유전체층의 면적과 중첩되는 커패시터 부품의 제조 방법.
  14. 제9항에 있어서,
    상기 패드층은, 도금 공정을 통하여 형성되는 커패시터 부품의 제조 방법.
  15. 제9항에 있어서, 상기 복수의 영역으로 유전체층을 분리하는 단계는,
    상기 제1 기판의 일면에 형성되는 유전체층의 일부를 기계적 다이싱 공정을 통하여 선택적으로 제거하는 커패시터 부품의 제조 방법.
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