CN113314517A - 半导体封装设备和其制造方法 - Google Patents

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Abstract

一种半导体封装设备包含第一导电壁、第二导电壁、第一绝缘壁、介电层、第一电极和第二电极。所述第一绝缘壁安置在所述第一导电壁与所述第二导电壁之间。所述介电层具有第一部分，所述第一部分覆盖所述第一导电壁的底表面、所述第二导电壁的底表面和所述第一绝缘壁的底表面。所述第一电极电连接到所述第一导电壁。所述第二电极电连接到所述第二导电壁。

Description

半导体封装设备和其制造方法
技术领域
本公开涉及半导体封装设备和其制造方法。
背景技术
深沟槽电容器通过在硅晶圆中蚀刻沟槽之后填充金属和介电材料形成。缺点是制造深沟槽的能力。由于蚀刻沟槽的工艺限制，因此深沟槽电容器的最大电容受到限制。
堆叠式电容器通过交替堆叠金属层和介电层制造，金属层中的每个金属层通过重新分布层(RDL)或通孔进行电连接。制造多个RDL降低了产率，并且对光掩模的需求增加了制造成本。
发明内容
在一些实施例中，本公开提供了一种半导体封装设备。所述半导体封装设备包含第一导电壁、第二导电壁、第一绝缘壁、介电层、第一电极和第二电极。所述第一绝缘壁安置在所述第一导电壁与所述第二导电壁之间。所述介电层具有第一部分，所述第一部分覆盖所述第一导电壁的底表面、所述第二导电壁的底表面和所述第一绝缘壁的底表面。所述第一电极电连接到所述第一导电壁。所述第二电极电连接到所述第二导电壁。
在一些实施例中，本公开提供了一种半导体封装设备。所述半导体封装设备包含第一导电壁、第二导电壁、绝缘壁、介电层、第一导电通孔、第二导电通孔、第一电极和第二电极。所述绝缘壁安置在所述第一导电壁与所述第二导电壁之间。所述介电层覆盖所述第一导电壁的上表面、所述第二导电壁的上表面和所述绝缘层的上表面。所述第一导电通孔穿透所述介电层并与所述第一导电壁接触。所述第二导电通孔穿透所述介电层并与所述第二导电壁接触。所述第一电极通过所述第一导电通孔电连接到所述第一导电壁。所述第二电极通过所述第二导电通孔电连接到所述第二导电壁。
在一些实施例中，本公开提供了一种用于制造半导体封装设备的方法。所述方法包含：提供载体；提供多层结构，所述多层结构包含多个导电壁，其中每两个相邻的导电壁通过安置在所述每两个相邻的导电壁之间的绝缘壁彼此分离；将所述多层结构键合在所述载体上；形成第一电极，所述第一电极电连接到所述每两个相邻的导电壁中的一个导电壁；以及形成第二电极，所述第二电极电连接到所述每两个相邻的导电壁中的另一个导电壁。
附图说明
当与附图一起阅读以下详细描述时，根据以下详细描述容易地理解本公开的实施例的各方面。注意，各种结构可能未按比例绘制，并且为了讨论的清楚起见，可以任意增加或减小各种结构的尺寸。
图1展示了根据本公开的一些实施例的半导体封装设备的横截面视图。
图2展示了图1的半导体封装设备的示意图。
图3展示了图1的多个半导体封装设备的布置。
图4A到图4O展示了根据本公开的一些实施例的制造半导体封装设备的方法的各个阶段。
图5A展示了根据本公开的一些实施例的堆叠式结构的横截面视图。
图5B展示了根据本公开的一些实施例的堆叠式结构的横截面视图。
图5C展示了根据本公开的一些其它实施例的堆叠式结构的横截面视图。
图6A和6B展示了根据本公开的一些实施例的形成集成半导体封装设备的方法。
贯穿附图和详细描述，使用相同的附图标记来指示相同或类似的部件。根据以下结合附图进行的详细描述将容易理解本公开的实施例。
具体实施方式
以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。以下描述了组件和布置的具体实例。当然，这些仅仅是实例并且不旨在是限制性的。在本公开中，在以下描述中，对在第二特征之上或上形成或安置第一特征的引用可以包含将第一特征和第二特征形成或安置成直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成和安置另外的特征使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
以下详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定上下文中具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
图1展示了根据本公开的一些实施例的半导体封装设备1的横截面视图。在一些实施例中，半导体封装设备1可以用作电容器。半导体封装设备1包含导电壁10和11、绝缘壁12、介电层13、导电层14和导电层15。本公开中使用的术语“壁”可以指竖直板或竖直层。
如图1所示，导电壁10和11交替安置并且通过绝缘壁12彼此分离。导电壁10与导电壁11电隔离。导电壁11安置在绝缘壁12之间。绝缘壁12安置在导电壁10与11之间。导电壁10、导电壁11和绝缘壁12一起形成夹层结构。导电壁10和11可以由相同的材料或不同的材料制成，并且可以包含例如但不限于铜(Cu)、铝(Al)、银(Ag)、石墨、金属、合金、非金属导电材料或一或多种其它合适的导电材料。绝缘壁12可以包含例如但不限于氧化物(例如，氧化硅或氧化钛)、氮化物(例如，氮化硅)、聚酰亚胺、碳纳米纤维(CNF)或一或多种其它合适的材料。
在一些实施例中，绝缘壁19安置成与导电壁10和11中的最外面的一个导电壁(例如，图1所展示的导电壁10)相邻。绝缘壁19可以包含例如但不限于氧化物(例如，氧化硅或氧化钛)、氮化物(例如，氮化硅)、聚酰亚胺、碳纳米纤维或一或多种其它合适的材料。绝缘壁19和绝缘壁12可以由相同的材料或不同的材料制成。
在一些实施例中，半导体壁17可以进一步安置成与绝缘壁19相邻。半导体壁17可以包含一或多种半导电材料。半导体壁17可以包含例如但不限于硅、SiC、Al2O3或一或多种其它合适的材料。半导体壁17可以包含掺杂剂。半导体壁17可以包含n型掺杂剂或p型掺杂剂。半导体壁17可以包含例如但不限于磷(P)或一或多种其它合适的材料。半导体壁17可以包含例如但不限于硼(B)或一或多种其它合适的材料。在一些实施例中，可以省略半导体壁。半导体壁17用于支撑结构并且当涉及更多的导电壁和绝缘壁时可以省略。
介电层13具有三个部分131、132和133。介电层13可以包含例如但不限于氧化物(例如，氧化硅或氧化钛)、氮化物(例如，氮化硅)、聚酰亚胺、碳纳米纤维或一或多种其它合适的材料。在一些实施例中，介电层13包含氧化硅、氮化硅、氧化钛或其它介电材料。
介电层13的部分131覆盖导电壁10的底表面10b、导电壁11的底表面11b和绝缘壁12的底表面12b。介电层13的部分131与导电壁10的底表面10b、导电壁11的底表面11b和绝缘壁12的底表面12b接触。在一些实施例中，导电壁10的底表面10b、导电壁11的底表面11b和绝缘壁12的底表面12b基本上共面。
介电层13的部分132覆盖导电壁10的上表面10u、导电壁11的上表面11u和绝缘壁12的上表面12u。介电层13的部分132与导电壁10的上表面10u、导电壁11的上表面11u和绝缘壁12的上表面12u接触。在一些实施例中，导电壁10的上表面10u、导电壁11的上表面11u和绝缘壁12的上表面12u基本上共面。
介电层13的部分133安置成与导电壁11相邻。在一些实施例中，介电层13的部分133安置成与导电壁10和11中的最外面的一个导电壁(例如，图1所展示的导电壁11)相邻。在一些实施例中，介电层13的部分133覆盖含有导电壁10和11以及绝缘壁12的夹层结构的侧面或与其接触。在一些实施例中，介电层13的部分133与绝缘壁19或半导体壁17一起覆盖含有导电壁10和11以及绝缘壁12的夹层结构的所有侧面或与其接触。
在一些实施例中，可以进一步在介电层13的部分132上安置钝化层18。在一些实施例中，钝化层18可以覆盖介电层13的侧面，并且钝化层18可以向下延伸以接触载体16。钝化层18可以包含例如但不限于聚酰亚胺、CNF、氧化物(例如，氧化钛、氧化铝、氧化铪、氧化钽)、BaTiO3或一或多种其它合适的材料。
在图1所展示的实施例中，导电壁10和11以及绝缘壁12由介电层13包封。
在一些实施例中，半导体封装设备1进一步包含载体16。载体16可以包含非导电材料或绝缘材料。载体16可以包含例如但不限于玻璃、陶瓷或其它合适的材料。介电层13的部分131安置在载体16与导电壁10的底表面10b、导电壁11的底表面11b和绝缘壁12的底表面12b之间。载体16不与导电壁10和11、绝缘壁12、半导体壁17或绝缘壁19接触。
导电层(电极)14和15是经过图案化的导电层并且可以包含导电迹线、一或多个导电衬垫、一或多个导电焊盘或其它一或多个电路元件。导电层(电极)14和15彼此电隔离。电极14电连接到第一组导电壁(即，导电壁10)，而电极15电连接到第二组导电壁(即，导电壁11)。电极14通过导电通孔14a电连接到导电壁10。导电通孔14a穿透介电层13的部分132并与导电壁10接触。电极15通过导电通孔15a电连接到导电壁11。导电通孔15a穿透介电层13的部分132并与导电壁11接触。电极14、电极15、导电通孔14a和导电通孔15a可以由相同的材料或不同的材料制成，并且可以包含例如但不限于铜或一或多种其它合适的材料。
电极14和电极15分别电连接到外部电源的阳极和阴极。
在一些实施例中，电极14和15可以处于同一高程。例如，电极14和电极15可以安置在介电层13的部分132上或与其接触。
在一些实施例中，电极14和电极15可以处于不同高程。例如，电极14可以安置在介电层13的部分132上或与其接触，电极15可以安置在钝化层18上或与其接触，并且导电通孔15a穿透介电层13的部分132和钝化层18。钝化层18覆盖或包封电极14。
半导体封装设备1可以含有三个、四个或更多个导电壁和绝缘壁。在一些实施例中，半导体封装设备1可以含有10到50个导电壁和绝缘壁，或者多达60个导电壁和绝缘壁，或者甚至更多的导电壁和绝缘壁。
图2展示了图1的半导体封装设备的示意图(未示出钝化层18)。在一些实施例中，半导体封装设备1可以含有50个导电壁和绝缘壁，半导体封装设备1的宽度W可以为约1mm。半导体封装设备1的长度L可以为约10mm到11mm。半导体封装设备1的高程H可以为约1mm。应当注意，可以根据需要设计半导体封装设备的尺寸(W、L或H)。含有50层的半导体封装设备1的最大电容可以达到约210nF/mm2。与如深沟槽电容器等现有技术相比，根据本公开的半导体封装设备1具有更小的体积和更高的电容，并且更易于制造。
在一些应用中，可以使用并联或串联的多个半导体封装设备1。图3展示了图1的多个半导体封装设备1的布置。多个半导体封装设备1通过电极20和21电连接。电极20电连接到每个半导体封装设备1的电极14。电极21电连接到每个半导体封装设备1的电极15。电极20和21分别连接到外部电源的阳极和阴极。图3所示的所述多个半导体封装设备1并联连接以达到较高的电容。
在一些实施例中，所述多个半导体封装设备1形成于直径为300mm的晶圆上。
在一些实施例中，电极14、15、20和21位于半导体封装设备1的同一侧。与制造具有在两侧上形成的电极的半导体封装设备的工艺相比，制造半导体封装设备1的工艺不那么复杂。
图4A到4O展示了根据本公开的一些实施例的制造半导体封装设备的方法的各个阶段。
参考图4A，提供载体22。载体22可以是玻璃或半导体衬底。半导体衬底可以包含例如但不限于硅(Si)或其它合适的半导电材料。
参考图4B，在载体22上形成绝缘层19。
参考图4C，在图4B所展示的阶段中形成的绝缘层19上形成导电层10。
参考图4D，在图4C所展示的阶段中形成的导电层10上形成绝缘层12。
参考图4E，在图4D所展示的阶段中形成的绝缘层12上形成导电层11。
参考图4F，在图4E所展示的阶段中形成的导电层11上形成绝缘层12。
参考图4G，在图4F所展示的阶段中形成的绝缘层12上形成导电层10。形成了包含层10、11、12和19的堆叠式结构。
绝缘层和导电层可以是通过化学气相沉积(CVD)、物理气相沉积(PVD)或一或多种其它合适的技术形成的。可以在图4G之后多次重复执行顺序地形成绝缘层12、导电层11、绝缘层12和导电层10的工艺。
参考图4H，可以对如图4G所示的结构执行锯切操作。锯切操作可以沿着刻划线(如虚线所示)执行。锯切操作可以在堆叠式结构上执行，或者可以从堆叠式结构的顶部到下伏载体22的一部分执行。
参考图4I，在锯切操作之后，将堆叠式结构分为由凹部(例如，R1、R2和R3)彼此分离的若干单元。
参考图4J，提供介电层13以覆盖图4I中的单元中的每个单元。介电层13可以安置在单元的上表面和凹部的侧面上。介电层13可以例如通过化学气相沉积(CVD)、涂覆、溅射等形成。可以在图4H和4I所展示的锯切操作期间在堆叠式结构的表面上产生微裂纹。介电层13可以修补微裂纹。介电层13可以使导电层电隔离以防止短路。在形成介电层13之后，在载体22上形成多个多层结构1'。
之后，所述多个多层结构1'与载体22分离。分离可以包含研磨或解除键合(de-bonding)。在一些实施例中，例如，当将半导体衬底用作载体时，可以将载体22研磨以将多层结构1'彼此分离并且与载体22分离。半导体衬底的一部分可以保留在分离的多层结构1'中，并且构成图4K所展示的半导体壁17。在一些实施例中，例如，当将玻璃衬底用作载体时，分离可以包含将所述多个结构1'与载体22解除键合。
参考图4K，在分离之后，将所述多个半导体封装设备1'竖立，例如，旋转90度，并且通过介电层13键合到载体16。竖立的多层结构1'包含多个导电壁10和11、多个绝缘壁12和19和半导体壁17。每两个相邻的导电壁10和11通过安置在其间的绝缘壁12彼此分离。在一些实施例中，载体16可以包含氧化物，如二氧化硅。介电层可以包含如上所述的氧化物(例如，氧化硅或氧化钛)、氮化物(例如，氮化硅)、聚酰亚胺、碳纳米纤维或一或多种其它合适的材料。键合可以包含混合键合。混合键合包含施加热量以在载体16和介电层13之间形成氢共价键。与金属键合相比，根据本发明的混合键合可以在相对较低的温度下进行。此外，混合键合可以减少焊料和胶水的使用。
参考图4L，在介电层13的部分132中形成通孔14O。通孔14O穿透介电层13的部分132并且暴露导电壁10的相应部分。
参考图4M，在介电层13上形成导电层(电极)14，其中导电通孔形成于通孔14O中。电极14通过导电通孔中的相应导电通孔电连接到导电壁10中的每个导电壁。电极14可以是重新分布层。
参考图4N，在图4M中的结构上形成钝化层18并且所述钝化层覆盖所述结构。钝化层18形成于介电层13的部分132上。然后，在钝化层18和介电层13的部分132中形成通孔15O。通孔15O穿透钝化层18和介电层13的部分132并且暴露导电壁11的相应部分。
参考图4O，在钝化层18上形成导电层(电极)15，其中导电通孔形成于通孔15O中。电极15通过导电通孔中的相应导电通孔电连接到导电壁11中的每个导电壁。电极15可以是重新分布层。电极14和电极15彼此电隔离。尽管未在图4N和4O中示出，但是可以形成穿透钝化层18的导电通孔并且所述导电通孔可以连接到电极14，因此电极14可以连接到外部电源。在上述工艺之后，实现图1中的半导体封装设备1。
在一些制造包含电容器结构的半导体封装设备的比较工艺中，形成具有彼此交叉的指状物的两个梳状电极，并且在电极之间安置绝缘层以防止短路。介电层(如SiN)可用作牺牲层以界定第二电极的位置。在形成第一电极和绝缘层之后去除介电层，然后填充金属以形成第二电极。然而，当需要较高的电容时，高纵横比可能使去除介电层和填充金属的工艺变得难以实施。如果残留有介电层，则可能会出现可靠性问题。然而，在制造根据本公开的半导体封装设备期间，不需要去除牺牲层并且不需要填充金属材料，并且电极可以例如通过仅使用两种光掩模工艺制成。因此，与比较工艺相比，制造根据本发明的半导体封装设备的工艺更容易且更便宜。根据本公开的半导体封装设备更加稳定，并且可以降低由于去除介电层等而导致电极破裂的可能性。
图5A展示了根据本公开的一些实施例的堆叠式结构的放大横截面视图。在形成堆叠式结构的导电壁10和11以及绝缘壁12和19之前，除了载体是图案化的之外，堆叠式结构可以根据图4A到4G所展示的操作形成。如图5A所示，所形成的堆叠式结构具有凹凸结构。图案化可以通过例如等离子蚀刻执行。凹凸结构可以增加接触表面积，从而增强绝缘壁12和19、导电壁10和11以及载体22的键合。
图5B展示了根据本公开的一些实施例的堆叠式结构的放大横截面视图。图5B的下部部分所展示的堆叠式结构与图4I所展示的堆叠式结构类似。图5B的下部部分展示了图5B的上部部分上的虚线矩形的放大横截面视图。如图5B的上部部分所示，在图4I所展示的操作之后，将堆叠式结构分为若干单独的单元，单元的底部与载体22连接。在一些实施例中，单独的单元可以通过图4A到4I所展示的操作形成。在一些实施例中，单独的单元可以通过使用原子层沉积(ALD)在载体22的预定区域上沉积绝缘层12和19以及导电层10和11中的每个层形成。单独的单元可以通过没有沉积层的空间S1、S2和S3彼此分离。在使用ALD的情况下，堆叠式结构的侧面可以是平坦的；换言之，绝缘壁12和19以及导电壁10和11可以是沿堆叠式结构的侧面基本上共面。
图5C展示了根据本公开的一些其它实施例的堆叠式结构的放大横截面视图。图5C的下部部分所展示的堆叠式结构与图4I所展示的堆叠式结构类似。堆叠式结构可以通过例如激光刻槽(laser grooving)分为单独的单元。激光刻槽可以使用等离子(plasma)进行。因此，在激光刻槽之后，堆叠式结构具有相对粗糙的侧面，并且通过激光刻槽形成的凹部从堆叠式结构的顶部到远端逐渐变细。
图6A到图6B展示了根据本公开的一些实施例的制造封装结构的方法的各个阶段。
参考图6A，提供具有开口O1和O2的衬底60。衬底60可以是晶圆、重新分布层等。
参考图6B，可以将图1中的半导体封装设备1分别安置在开口O1和O2中以形成封装结构。图1中的半导体封装设备1可以嵌入在衬底60中。由于半导体封装设备1具有从载体60的上表面暴露的阳极和阴极，因此不需要在衬底内准备连接到半导体封装设备1的电路。另外，如上所讨论的，可以根据需要调整半导体封装设备1的尺寸，这使其更加灵活地用于各种应用中。
除非另有说明，否则如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“下部”、“上部”、“之上”、“之下”等空间描述是关于附图中示出的朝向而指示的。应当理解，本文所使用的空间描述仅仅是出于说明的目的，并且本文所描述的结构的实际实施方案可以在空间上以任何朝向或方式布置，条件是这种布置不会使本公开的实施例的优点发生偏离。
如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。例如，当与数值结合使用时，所述术语可以指代小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。例如，如果第一数值处于小于或等于第二数值的±10％的变化范围内，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％，则第一数值可以被视为与第二数值“基本上”相同或等于第二数值。例如，“基本上”垂直可以指相对于90°小于或等于±10°，如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°的角度变化范围。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可以将所述两个表面视为共面或基本上共面。如果表面的最高点和最低点之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可以将表面视为基本上平坦。
如本文所使用的，除非上下文另有明确指示，否则单数术语“一个/一种(a/an)”和“所述(the)”可以包含复数指代物。
如本文所使用的，术语“导电的(conductive)”、“导电的(electricallyconductive)”以及“电导率(electrical conductivity)”指代输送电流的能力。导电材料通常表示对电流流动几乎没有或没有阻碍的那些材料。电导率的一种度量是西门子每米(S/m)。通常，导电材料是具有导电率大于约104S/m，如至少105S/m或至少106S/m的导电材料。材料的电导率有时可能随温度变化。除非另有说明，否则材料的电导率是在室温下测量的。
另外，量、比率和其它数值在本文中有时以范围格式呈现。应当理解的是，此范围格式是为了方便和简洁而使用的，并且应该灵活地理解为包含明确指定为范围的界限的数值，而且还包含所述范围内涵盖的所有单独数值或子范围，如同每个数值和子范围被明确指定一样。
虽然已经参考本公开的具体实施例描述和展示了本公开，但是这些描述和图示并非限制性的。本领域技术人员应当理解，在不脱离如由权利要求限定的本公开的精神和范围的情况下，可以作出各种改变并且可以取代等同物。图示可能不一定按比例绘制。由于制造工艺和公差，本公开中的艺术再现与实际装置之间可能存在区别。可以存在未具体展示的本公开的其它实施例。说明书和附图应被视为是说明性的而非限制性的。可以作出修改以使特定情况、材料、物质构成、方法或过程适于本公开的目标、精神和范围。所有此类修改均旨在落入所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了本文所公开的方法，但是应理解，可以在不脱离本公开的教导的情况下对这些操作进行组合、细分或重新排列以形成等效方法。因此，除非本文明确指出，否则操作的顺序和分组并不是本公开的限制。

Claims (20)

1.一种半导体封装设备，其包括：
第一导电壁；
第二导电壁；
第一绝缘壁，所述第一绝缘壁安置在所述第一导电壁与所述第二导电壁之间；
介电层，所述介电层具有第一部分，所述第一部分覆盖所述第一导电壁的底表面、所述第二导电壁的底表面和所述第一绝缘壁的底表面；
第一电极，所述第一电极电连接到所述第一导电壁；以及
第二电极，所述第二电极电连接到所述第二导电壁。
2.根据权利要求1所述的半导体封装设备，其中所述介电层具有第二部分，所述第二部分覆盖所述第一导电壁的上表面、所述第二导电壁的上表面和所述第一绝缘壁的上表面。
3.根据权利要求1所述的半导体封装设备，其中所述第一导电壁、所述第二导电壁和所述第一绝缘壁被所述介电层包封。
4.根据权利要求1所述的半导体封装设备，其进一步包括载体，其中所述介电层的所述第一部分安置在所述载体与所述第一导电壁的所述底表面、所述第二导电壁的所述底表面和所述第一绝缘壁的所述底表面之间。
5.根据权利要求1所述的半导体封装设备，其进一步包括第二绝缘壁，所述第二绝缘壁安置成与所述第一导电壁相邻。
6.根据权利要求5所述的半导体封装设备，其进一步包括半导体壁，所述半导体壁安置成与所述第二绝缘壁相邻。
7.根据权利要求1所述的半导体封装设备，其中所述第一导电壁的所述底表面、所述第二导电壁的所述底表面和所述第一绝缘壁的所述底表面基本上共面。
8.根据权利要求2所述的半导体封装设备，其中所述第一导电壁的所述上表面、所述第二导电壁的所述上表面和所述第一绝缘壁的所述上表面基本上共面。
9.根据权利要求1所述的半导体封装设备，其中所述绝缘壁、所述第一导电壁和所述第二导电壁具有凹凸结构。
10.一种半导体封装设备，其包括：
第一导电壁；
第二导电壁；
绝缘壁，所述绝缘壁安置在所述第一导电壁与所述第二导电壁之间；
介电层，所述介电层覆盖所述第一导电壁的上表面、所述第二导电壁的上表面和所述绝缘层的上表面；
第一导电通孔，所述第一导电通孔穿透所述介电层并与所述第一导电壁接触；
第二导电通孔，所述第二导电通孔穿透所述介电层并与所述第二导电壁接触；
第一电极，所述第一电极通过所述第一导电通孔电连接到所述第一导电壁；以及
第二电极，所述第二电极通过所述第二导电通孔电连接到所述第二导电壁。
11.根据权利要求10所述的半导体封装设备，其中所述第一电极和所述第二电极处于同一高程。
12.根据权利要求10所述的半导体封装设备，其中所述第一电极和所述第二电极处于不同高程。
13.根据权利要求10所述的半导体封装设备，其中所述第一电极电连接到一组第一导电壁，并且所述第二电极电连接到一组第二导电壁。
14.根据权利要求10所述的半导体封装设备，其中所述第一电极和所述第二电极分别电连接到外部电源的阳极和阴极。
15.根据权利要求10所述的半导体封装设备，其进一步包括钝化层，所述钝化层安置在所述介电层上。
16.根据权利要求15所述的半导体封装设备，其中所述第一电极被所述钝化层包封。
17.根据权利要求10所述的半导体封装设备，其进一步包括第三电极和第四电极，所述第三电极电连接到所述第一电极，所述第四电极电连接到所述第二电极，其中所述第一电极和所述第四电极分别连接到所述外部电源的所述阳极和所述阴极。
18.一种用于制造半导体封装设备的方法，所述方法包括：
提供载体；
提供多层结构，所述多层结构包括多个导电壁，其中每两个相邻的导电壁通过安置在所述每两个相邻的导电壁之间的绝缘壁彼此分离；
将所述多层结构键合在所述载体上；
形成第一电极，所述第一电极电连接到所述每两个相邻的导电壁中的一个导电壁；以及
形成第二电极，所述第二电极电连接到所述每两个相邻的导电壁中的另一个导电壁。
19.根据权利要求18所述的方法，其中所述多层结构包括覆盖所述多层结构的底表面的介电层，并且其中所述多层结构通过所述介电层键合到所述载体。
20.根据权利要求19所述的方法，其中所述介电层是通过化学气相沉积CVD、涂覆、溅射等形成的。
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