JP7251332B2

JP7251332B2 - キャパシタ

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Publication number: JP7251332B2
Application number: JP2019107222A
Authority: JP
Inventors: 信行石床; 康裕村瀬; 智行芦峰; 祐二入江
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2019-06-07
Filing date: 2019-06-07
Publication date: 2023-04-04
Anticipated expiration: 2039-06-07
Also published as: JP2020202251A

Description

本発明は、キャパシタに関する。

キャパシタの構成を開示した文献として、特開２０１４－２４１４３４号公報（特許文献１）がある。特許文献１に記載されたキャパシタは、半導体基体と、キャパシタ誘電体膜と、表面電極とを備えている。半導体基体は低抵抗基板が使用されており、下部電極を兼ねている。キャパシタ誘電体膜は、半導体基体上の凹凸面を覆うように形成されている。表面電極は、キャパシタ誘電体膜に接するように形成されている。

特開２０１４－２４１４３４号公報

従来のキャパシタにおいては、半導体基板の主面のうち誘電体部が設けられていない部分に、保護層が設けられる場合がある。この部分において、半導体基板にクラックが生じると、保護層にもクラックが生じる。保護層にクラックが生じると、保護層下の半導体基板が表出する。これにより、キャパシタに高電圧を印加したときに、上部電極層から、保護層の表面を通って上記の表出した半導体基板に達するような経路において、沿面放電が発生するおそれがある。

本発明は、上記の問題点に鑑みてなされたものであり、半導体基板にクラックが生じたときに、保護層の表面で沿面放電が発生することを抑制できる、キャパシタを提供することを目的とする。

本発明に基づくキャパシタは、半導体基板と、誘電体部と、上部電極層と、保護層とを備えている。半導体基板は、第１主面と、第２主面とを含んでいる。第２主面は、第１主面とは反対側に位置している。誘電体部は、第１主面に沿うように第１主面上に積層されている。誘電体部は、積層方向から見たときに半導体基板の周端より内側に位置している。誘電体部は、少なくとも１層の誘電体層を含んでいる。上部電極層は、誘電体部を挟んで半導体基板の第１主面と対向するように誘電体部上に積層されている。上部電極層は、上記積層方向から見たときに誘電体部の周縁部より内側に位置している。保護層は、誘電体部の周縁部を覆っている。半導体基板は、段部を含んでいる。段部は、上記積層方向から見たときに誘電体部より外側に位置する第１主面の周端において、第１主面より積層方向に低くなっている、または、第１主面より積層方向に高くなっている。保護層は、段部の側壁面上に位置するように、誘電体部上から半導体基板上にわたって積層されている。

半導体基板にクラックが生じたときに、保護層の表面で沿面放電が生じることを抑制できる。

本発明の実施形態１に係るキャパシタを示す平面図である。図１に示したキャパシタをＩＩ－ＩＩ線矢印方向から見た部分断面図である。図２に示したキャパシタのＩＩＩ部の部分拡大図である。本発明の実施形態１に係るキャパシタにおいて、クラックが生じたときの、キャパシタの部分断面図である。本発明の実施形態２に係るキャパシタを示す部分断面図である。本発明の実施形態２に係るキャパシタにおいて、クラックが生じたときの、キャパシタの部分断面図である。

以下、本発明の各実施形態に係るキャパシタについて図面を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。

(実施形態１)
図１は、本発明の実施形態１に係るキャパシタを示す平面図である。図２は、図１に示したキャパシタをＩＩ－ＩＩ線矢印方向から見た部分断面図である。図３は、図１に示したキャパシタのＩＩＩ部の部分拡大図である。

図１および図２に示すように、本発明の実施形態１に係るキャパシタ１００は、半導体基板１１０と、誘電体部１２０と、上部電極層１３０と、保護層１４０とを備えている。

図１に示すように、半導体基板１１０は、誘電体部１２０、上部電極層１３０および保護層１４０の積層方向からみたときに、矩形状の外形を有している。半導体基板１１０は、具体的には、上記積層方向から見たときに、正方形状の外形を有している。半導体基板１１０を積層方向から見たときの一辺の長さは、たとえば３．０ｍｍである。半導体基板１１０を積層方向から見たときの外形は、矩形状に限定されない。

図２に示すように、半導体基板１１０は、第１主面１１１と、第２主面１１２とを含んでいる。第２主面１１２は、第１主面１１１とは反対側に位置している。半導体基板１１０の厚さは、たとえば４００μｍである。

図２および図３に示すように、半導体基板１１０の第１主面１１１には、複数のトレンチ１１３が形成されている。本実施形態において、複数のトレンチ１１３の各々の深さＤは、３０μｍである。本実施形態において、複数のトレンチ１１３の各々の最小幅Ｗは、３．５μｍである。

本実施形態において、複数のトレンチ１１３は、円形のスポット状に形成されている。複数のトレンチ１１３は、スリット状に形成されていてもよい。

本実施形態において、複数のトレンチ１１３の各々は、フォトリソグラフィ法により形成される。具体的には、半導体基板１１０の第１主面１１１上にレジストを塗布し、レジストの一部を除去することにより、ホールパターンを形成する。その後、ドライエッチングすることにより、第１主面１１１においてホールパターンを形成した位置にトレンチ１１３を形成する。

図２に示すように、半導体基板１１０は、段部１１４を含んでいる。段部１１４は、上記積層方向から見たときに誘電体部１２０より外側に位置する第１主面１１１の周端１１１ａにおいて、第１主面１１１より上記積層方向に低くなっている。本実施形態に係るキャパシタ１００においては、段部１１４が、第１主面１１１より積層方向に低くなっている。なお、段部１１４は、周端１１１ａにおいて、第１主面１１１より積層方向に高くなっていてもよい。段部１１４の高さＨの寸法は、複数のトレンチ１１３の各々の深さＤの寸法以上である。段部１１４の高さＨの寸法は、複数のトレンチ１１３の各々の深さＤの寸法と同等であってもよい。

本実施形態に係るキャパシタ１００においては、積層方向から見たときに、複数のトレンチ１１３の各々の最小幅Ｗの寸法より、段部１１４の側壁面１１４ａから半導体基板１１０の周端１１５までの長さＬの寸法が大きい。段部１１４の下面１１４ｂは、側壁面１１４ａと、半導体基板１１０の周端１１５とを互いに接続している。本実施形態において、段部１１４の下面１１４ｂは、第１主面１１１と互いに略平行となるように形成されているが、下面１１４ｂは、第１主面１１１と互いに非平行であってもよい。

段部１１４は、複数のトレンチ１１３と同様の方法で形成される。段部１１４は、複数のトレンチ１１３と同様の方法により、複数のトレンチ１１３と同時に形成されてもよい。

また、本実施形態において、段部１１４は、ウェハ状半導体基板から半導体基板１１０を個片化する前に、ウェハ状半導体基板に溝部として形成されていてもよい。ウェハ状半導体基板に溝部が形成されている場合、上記溝部に沿ってウェハ状半導体基板をダイシングする。これにより、溝部は、縦方向に分割されて、半導体基板１１０の段部１１４となる。本実施形態においては、段部１１４が、第１主面１１１より積層方向に低い。すなわち、ウェハ状半導体基板は、溝部において、厚さが薄くなっている。これにより、溝部でダイシングをすることにより、半導体基板１１０のチッピングを小さくすることができる。

本実施形態において、半導体基板１１０はシリコン基板である。ただし、半導体基板１１０の材料はシリコンに限られず、ガリウム砒素などの他の半導体であってもよい。

図２および図３に示すように、誘電体部１２０は、第１主面１１１に沿うように第１主面１１１上に積層されている。誘電体部１２０は、積層方向から見たときに半導体基板１１０の周端１１５より内側に位置している。誘電体部１２０は、積層方向から見たときに第１主面１１１の周端１１１ａより内側に位置している。

誘電体部１２０は、少なくとも１層の誘電体層を含んでいる。本実施形態において、誘電体部１２０は、複数の誘電体層を含んでおり、半導体基板１１０側に位置する第１誘電体層１２１と、上部電極層１３０側に位置する第２誘電体層１２２とを含んでいる。

誘電体部１２０は、複数のトレンチ１１３の各々に沿うように位置している。本実施形態においては、第１誘電体層１２１および第２誘電体層１２２の各々が、複数のトレンチ１１３の各々に沿うように位置している。

本実施形態において、第１誘電体層１２１は、半導体基板１１０側がＳｉＯ₂、第２誘電体層１２２側がＳｉ₃Ｎ₄からなる、２層構造を有している。本実施形態において、第１誘電体層１２１は、Ｓｉ₃Ｎ₄などの窒化膜で構成されていてもよい。第２誘電体層１２２は、たとえば酸化膜で構成されており、具体的にはＳｉＯ₂で構成されている。

本実施形態においては、半導体基板１１０の第１主面側を熱酸化することで、第１主面１１１上にＳｉＯ₂層を形成した後、このＳｉＯ₂層上に、ＬＰＣＶＤ(low pressure chemical vapor deposition)法により、Ｓｉ₃Ｎ₄層を形成する。このようにして、第１主面１１１上に第１誘電体層１２１を形成する。さらに、第１誘電体層１２１上において、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたＬＰＣＶＤ法により、第２誘電体層１２２として、ＳｉＯ₂層を形成する。

上部電極層１３０は、誘電体部１２０を挟んで半導体基板１１０の第１主面１１１と対向するように誘電体部１２０上に積層されている。上部電極層１３０は、上記積層方向から見たときに誘電体部１２０の周縁部１２３より内側に位置している。

本実施形態において、上部電極層１３０は、第１上部電極層１３１と、第２上部電極層１３２とを有している。第１上部電極層１３１は、第２上部電極層１３２より誘電体部１２０側に位置している。第１上部電極層１３１は、複数のトレンチ１１３の各々の内部に入り込むように位置している。第１上部電極層１３１は、複数のトレンチ１１３の各々の内部において、誘電体部１２０に接するように位置している。複数のトレンチ１１３の各々の内部において、第１上部電極層１３１に、中空の隙間１３３が形成されていてもよい。

本実施形態において、第１上部電極層１３１は、たとえばポリシリコンで構成されている。第２上部電極層１３２の材料は、導電性材料であれば特に限定されないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。

本実施形態において、第１上部電極層１３１は、たとえば、フォトリソグラフィ法で、パターニングすることにより形成される。第２上部電極層１３２は、たとえば、スパッタまたは蒸着などの方法により形成される。

図２に示すように、保護層１４０は、誘電体部１２０の周縁部１２３を覆っている。本実施形態においては、保護層１４０は、上部電極層１３０の周縁部も覆っている。このため、図１に示すように、保護層１４０は、積層方向から見たときに矩形環状の外形を有している。保護層１４０の中央の開口部は、具体的には正方形状の外形を有している。上記開口部の一辺の長さは、たとえば２．６ｍｍである。

図２に示すように、保護層１４０は、少なくとも、段部１１４の側壁面１１４ａ上に位置するように、誘電体部１２０上から半導体基板１１０上にわたって積層されている。具体的には、保護層１４０は、段部１１４の側壁面１１４ａ上の全面および下面１１４ｂ上の少なくとも一部に位置するように、誘電体部１２０上から半導体基板１１０上にわたって積層されている。

なお、本実施形態において、保護層１４０は、積層方向から見たときに、半導体基板１１０の周端１１５と離間して位置している。これにより、保護層１４０を形成した後に、ダイシングによりウェハ状半導体基板から半導体基板１１０を個片化する場合において、ダイシング装置に保護層１４０が接触することを防止することができる。

図３に示すように、保護層１４０は、上部電極層１３０側とは反対側の面に凹凸形状１４１を有している。凹凸形状１４１の凸部１４１ａは、半導体基板１１０の複数のトレンチ１１３のうち互いに隣り合うトレンチ１１３の間の部分に対応して位置している。凹凸形状１４１の凹部１４１ｂは、半導体基板１１０の複数のトレンチ１１３の各々に対応するように位置している。

本実施形態において、保護層１４０の厚さは３μｍである。保護層１４０は、たとえば、ＳｉＯ₂などの酸化物、または、Ｓｉ₃Ｎ₄などの窒化物で構成される。保護層１４０は、たとえば、フォトリソグラフィ法で、パターニングすることにより形成される。

本実施形態に係るキャパシタ１００は、下部電極層１５０をさらに備えている。下部電極層１５０は、第２主面１１２上に位置している。下部電極層１５０の材料は、導電性材料であれば特に限定されないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｎｉ、Ｃｒ若しくはＴｉなどの金属、または、これらの少なくとも一種の金属を含む合金であることが好ましい。下部電極層１５０は、特に限定されないが、たとえば、スパッタまたは蒸着などの方法により形成される。

以下、保護層１４０の表面を経路とする沿面放電について説明する。図２に示すように、本実施形態に係るキャパシタ１００は、上部電極層１３０と、半導体基板１１０との間に、比較的高い電圧を印加する。なお、本実施形態において、半導体基板１１０には、下部電極層１５０を介して、電圧を印加する。

沿面放電は、放電の起点となる部分から一つの面内方向に伝わりやすく、当該面内方向と交差する方向には伝わりにくいという性質を有している。本実施形態においては、誘電体部１２０、上部電極層１３０および保護層１４０の各々が、薄膜で構成されている。このため、図２に示すように、保護層１４０の表面を放電経路Ｅとする沿面放電は、上部電極層１３０上、誘電体部１２０上および第１主面１１１上に位置する保護層１４０の表面上において伝わりやすく、側壁面１１４ａ上に位置する保護層１４０の表面上においては伝わりにくい。このため、本実施形態において、沿面放電は、比較的生じにくくなっている。

ここで、半導体基板１１０の角部にクラックが生じたときの、キャパシタ１００の沿面放電について検討する。本実施形態においては、半導体基板１１０をウェハ状基板から個片化することで、半導体基板１１０の周端１１５が形成される。このときに、半導体基板１１０の角部にクラックが生じる場合がある。

図４は、本発明の実施形態１に係るキャパシタにおいて、クラックが生じたときの、キャパシタの部分断面図である。なお、図４においては、図２と同一の断面視にて図示している。

図４に示すように、本実施形態においては、半導体基板１１０の周端１１５から、段部１１４の下面１１４ｂにかけて、クラックＣが生じている。このとき、図４に示すように、下面１１４ｂ上に位置する保護層１４０にも連続してクラックＣが生ずる場合がある。この場合、クラックＣにおいて保護層１４０から半導体基板１１０が露出し、放電経路Ｅの経路長全体の長さが短くなる。

しかしながら、本実施形態においては、クラックＣは側壁面１１４ａには達しない。これにより、側壁面１１４ａ上の保護層１４０にはクラックＣは生じず、側壁面１１４ａ上に位置する保護層１４０の表面における放電経路Ｅの長さに変化は生じない。すなわち、側壁面１１４ａ上に位置する保護層１４０の表面上における沿面放電の伝わりにくさは変化していない。したがって、本実施形態においては、仮にクラックＣが生じて放電経路Ｅの経路長が短くなった場合においても、放電経路Ｅにおいて沿面放電が生じやすくなることを抑制することができる。

上記のように、本発明の実施形態１に係るキャパシタ１００において、段部１１４は、上記積層方向から見たときに誘電体部１２０より外側に位置する第１主面１１１の周端１１１ａにおいて、第１主面１１１より積層方向に低くなっている、または、第１主面１１１より積層方向に高くなっている。保護層１４０は、段部１１４の側壁面１１４ａ上に位置するように、誘電体部１２０上から半導体基板１１０上にわたって積層されている。

これにより、半導体基板１１０にクラックＣが生じたときに、保護層１４０の表面で沿面放電が生じることを抑制できる。

本実施形態に係るキャパシタ１００においては、半導体基板１１０の第１主面１１１に、複数のトレンチ１１３が形成されている。誘電体部１２０は、複数のトレンチ１１３の各々に沿うように位置している。

これにより、第１主面１１１上の上部電極層１３０と、半導体基板１１０との対向面積が増加する。当該対向面積の増加により、キャパシタ１００の静電容量を増加させることができる。

本実施形態に係るキャパシタ１００においては、段部１１４が、第１主面１１１より積層方向に低くなっている。段部１１４の高さの寸法は、複数のトレンチ１１３の各々の深さの寸法以上である。

これにより、複数のトレンチ１１３を形成するのと同時に、複数のトレンチ１１３を形成する方法と同じ方法で、段部１１４を形成することができる。よって、段部１１４の形成が容易となる。

本実施形態に係るキャパシタ１００においては、積層方向から見たときに、複数のトレンチ１１３の各々の最小幅の寸法より、段部１１４の側壁面１１４ａから半導体基板１１０の側端までの長さＬの寸法が大きい。

これにより、上記長さＬが比較的長くなるため、クラックＣが段部１１４の側壁面１１４ａにまで達して、放電経路Ｅのうち、側壁面１１４ａ上の保護層１４０の表面における放電経路が短くなることを抑制することができる。

本実施形態に係るキャパシタ１００においては、保護層１４０は、上部電極層１３０側とは反対側の面に凹凸形状１４１を有している。

これにより、放電経路Ｅの経路長さを長くして、放電経路Ｅにおける沿面放電をさらに抑制することができる。

(実施形態２)
次に、本発明の実施形態２に係るキャパシタについて説明する。本発明の実施形態２に係るキャパシタにおいては、段部が第１主面より積層方向に高くなっている点が主に、本発明の実施形態１に係るキャパシタ１００と異なる。よって、本発明の実施形態１に係るキャパシタ１００と同様である構成については、説明を繰り返さない。

図５は、本発明の実施形態２に係るキャパシタを示す部分断面図である。図６は、本発明の実施形態２に係るキャパシタにおいて、クラックが生じたときの、キャパシタの部分断面図である。なお、図５および図６においては、図２と同一の断面視にて図示している。

図５に示すように、本発明の実施形態２に係るキャパシタ２００においては、段部２１４が、第１主面１１１の周端１１１ａにおいて、第１主面１１１より上記積層方向に高くなっている。

図６に示すように、本実施形態に係るキャパシタ２００においても、段部２１４が上記のように構成されているため、半導体基板１１０にクラックＣが生じたときにおいても、側壁面２１４ａ上に位置する保護層１４０の表面における放電経路Ｅの長さに変化は生じない。よって、保護層１４０の表面で沿面放電が生じることを抑制できる。

また、図５に示すように、段部２１４の上面２１４ｃは、側壁面２１４ａと、半導体基板１１０の周端１１５とを互いに接続している。段部２１４の上面２１４ｃは、第１主面１１１と互いに略平行となるように形成されているが、上面２１４ｃは、第１主面１１１と互いに非平行であってもよい。

本実施形態において、段部２１４は、たとえば、半導体基板１１０の表面の一部をエッチングして第１主面１１１を形成したときの、当該表面の残りの部分で構成される。

本実施形態において、保護層１４０は、段部２１４の側壁面２１４ａ上の全面および上面２１４ｃ上の少なくとも一部に位置するように、誘電体部１２０上から半導体基板１１０上にわたって積層されている。

上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。

今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１００，２００キャパシタ、１１０半導体基板、１１１第１主面、１１１ａ，１１５周端、１１２第２主面、１１３トレンチ、１１４，２１４段部、１１４ａ，２１４ａ側壁面、１１４ｂ下面、１２０誘電体部、１２１第１誘電体層、１２２第２誘電体層、１２３周縁部、１３０上部電極層、１３１第１上部電極層、１３２第２上部電極層、１３３隙間、１４０保護層、１４１凹凸形状、１４１ａ凸部、１４１ｂ凹部、１５０下部電極層、２１４ｃ上面。

Claims

第１主面と、該第１主面とは反対側に位置する第２主面とを含む半導体基板と、
前記第１主面に沿うように前記第１主面上に積層され、かつ、積層方向から見たときに前記半導体基板の周端より内側に位置する、少なくとも１層の誘電体層を含む誘電体部と、
前記誘電体部を挟んで前記半導体基板の前記第１主面と対向するように前記誘電体部上に積層され、かつ、前記積層方向から見たときに前記誘電体部の周縁部より内側に位置する、上部電極層と、
前記誘電体部の前記周縁部を覆う保護層とを備え、
前記半導体基板は、前記積層方向から見たときに前記誘電体部より外側に位置する前記第１主面の周端において、前記第１主面より前記積層方向に低くなっている、または、前記第１主面より前記積層方向に高くなっている、段部を含み、
前記保護層は、前記段部の側壁面上に位置するように、前記誘電体部上から前記半導体基板上にわたって積層されている、キャパシタ。
前記半導体基板の前記第１主面には、複数のトレンチが形成されており、
前記誘電体部は、前記複数のトレンチの各々に沿うように位置している、請求項１に記載のキャパシタ。
前記段部は、前記第１主面より前記積層方向に低くなっており、
前記段部の高さの寸法が、前記複数のトレンチの各々の深さの寸法以上である、請求項２に記載のキャパシタ。
前記積層方向から見たときに、前記複数のトレンチの各々の最小幅の寸法より、前記段部の前記側壁面から前記半導体基板の側端までの長さの寸法が大きい、請求項２または請求項３に記載のキャパシタ。
前記保護層は、上部電極層側とは反対側の面に凹凸形状を有している、請求項１から請求項４のいずれか一項に記載のキャパシタ。