JPWO2019021817A1 - キャパシタ - Google Patents
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Abstract
キャパシタ（１００）は、互いに対向する第１主面（１１０Ａ）及び第２主面（１１０Ｂ）を有し、第１主面（１１０Ａ）側にトレンチ部（１１１）が形成された基材（１１０）と、基材（１１０の第１主面（１１０Ａ）側でトレンチ部（１１１）の内側を含む領域に設けられた誘電体膜（１３０）と、トレンチ部（１１１）の内側を含む領域であって誘電体膜（１３０）の上に設けられた第１導電体層（１４１）、及び、第１導電体層（１４１）の上に設けられた第２導電体層（１４２）を有する導電体膜（１４０）と、第１導電体層（１４１）の端部の少なくとも一部に接触して設けられた応力緩和部（１６０）と、を備え、基材（１１０）の第１主面（１１０Ａ）のうちトレンチ部（１１１）の外側において、応力緩和部（１６０）の厚さ（Ｔ６）は、導電体膜（１４０）の厚さ（Ｔ４）よりも小さい。
Description
本発明は、キャパシタに関する。
キャパシタは、搭載される電子機器の高機能化に伴い、容量密度の向上、耐電圧の改善、等の性能向上が求められている。キャパシタ容量密度を向上させるために、トレンチ部からなるキャパシタ構造が形成されたキャパシタが開示されている。高動作電圧において安定的に動作させるために、キャパシタの誘電体膜を厚膜化する構成が開示されている。しかし、誘電体膜が厚膜化すると、膜厚に応じて増大する誘電体膜の内部応力によって誘電体膜が損傷し、キャパシタの信頼性が損なわれる恐れがある。特にトレンチ部を有するキャパシタの場合、トレンチ部を設けたことによる基板の剛性の低下や、トレンチ部の角への応力集中などにより、誘電体膜の損傷が発生しやすくなる。
内部応力による誘電体膜の損傷を抑制するため、特許文献１には、第１の主表面領域及び第２の主表面領域の両面にキャパシタ構造を有する構成や、第１の主表面領域にキャパシタ構造を有し第２の主表面領域に補償構造を有する構成によって、基板の変形を減少させるキャパシタが開示されている。
ところで、上部電極の内部応力は上部電極の端部に集中する。この端部に集中する内部応力が誘電体膜に伝達されると、誘電体膜が損傷する恐れがある。しかし、特許文献１に記載のキャパシタにおいては、基板の変形は抑制されるが第１の主表面にかかる内部応力自体は低減されず、特に上部電極の端部に集中する内部応力は緩和されていないため、誘電体膜の損傷を充分に抑制することができない恐れがある。
本発明はこのような事情に鑑みてなされたものであり、信頼性の向上を図ることが可能なキャパシタを提供することを目的とする。
本発明の一態様に係るキャパシタは、互いに対向する第１主面及び第２主面を有し、第１主面側にトレンチ部が形成された基材と、基材の第１主面側でトレンチ部の内側を含む領域に設けられた誘電体膜と、トレンチ部の内側を含む領域であって誘電体膜の上に設けられた第１導電体層、及び、第１導電体層の上に設けられた第２導電体層を有する導電体膜と、第１導電体層の端部の少なくとも一部に接触する応力緩和部をさらに備え、基材の第１主面のうちトレンチ部の外側において、応力緩和層の厚さは、導電体膜の厚さよりも小さい。
本発明の他の一態様に係るキャパシタは、互いに対向する第１主面及び第２主面を有し、第１主面側にトレンチ部が形成された基材と、基材の第１主面側でトレンチ部の内側を含む領域に設けられた誘電体膜と、トレンチ部の内側を含む領域であって誘電体膜の上に設けられた第１導電体層、及び、第１導電体層の上に設けられた第２導電体層を有する導電体膜と、第１導電体層の端部の少なくとも一部に接触して設けられた応力緩和部と、を備え、応力緩和部の残留応力の向きは、第２導電体層の残留応力の向きと反対である。
本発明によれば、信頼性の向上を図ることが可能なキャパシタを提供することが可能となる。
以下、図面を参照しながら本発明の実施形態について説明する。但し、第２実施形態以降において、第１実施形態と同一又は類似の構成要素は、第１実施形態と同一又は類似の符号で表し、詳細な説明を適宜省略する。また、第２実施形態以降の実施形態において得られる効果について、第１実施形態と同様のものについては説明を適宜省略する。各実施形態の図面は例示であり、各部の寸法や形状は模式的なものであり、本願発明の技術的範囲を当該実施形態に限定して解するべきではない。
＜第１実施形態＞
まず、図１及び図２を参照しつつ、本発明の第１実施形態に係るキャパシタ１００の構成について説明する。図１は、第１実施形態に係るキャパシタの構成を概略的に示す断面図である。図２は、図１に示したキャパシタの応力緩和層を中心とした拡大断面図である。
まず、図１及び図２を参照しつつ、本発明の第１実施形態に係るキャパシタ１００の構成について説明する。図１は、第１実施形態に係るキャパシタの構成を概略的に示す断面図である。図２は、図１に示したキャパシタの応力緩和層を中心とした拡大断面図である。
なお、図中に示した第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚは、それぞれ、互いに直交する方向であるが、互いに交差する方向であればこれに限定されるものではなく、互いに９０°以外の角度で交差する方向であってもよい。また、第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚは、それぞれ交差する異なる方向を意味するものであり、各方向は、図１に示す矢印の正方向に限定されず、矢印とは反対の負方向も含む。
キャパシタ１００は、第１領域１０１及び第２領域１０２を有する。第１領域１０１は、基材１１０の第１主面１１０Ａの法線方向から平面視したとき、第２導電体層１４２と重なる領域である。また、第２領域１０２は、基材１１０の第１主面１１０Ａの法線方向から平面視したとき、第２導電体層１４２よりも外側に延在している第１導電体層１４１の端部と重なる領域である。
キャパシタ１００は、基材１１０、第１導電体膜１２０、誘電体膜１３０、第２導電体膜１４０、保護膜１５０、及び応力緩和層１６０を備えている。なお、応力緩和層１６０は、応力緩和部の一態様である。第１導電体膜１２０は、キャパシタ１００の下部電極に相当し、第２導電体膜１４０はキャパシタ１００の上部電極に相当する。
基材１１０は、例えば、導電性を有する低抵抗なシリコン基板からなる単層構造である。基材１１０は、第３方向Ｚの正方向側に第１主面１１０Ａを有し、第３方向Ｚの負方向側に第２主面１１０Ｂを有する。第１主面１１０Ａは、例えば結晶方位が＜１００＞と表される結晶面である。第１主面１１０Ａ及び第２主面１１０Ｂは、第１方向Ｘ及び第２方向Ｙによって特定される面と平行な面（以下、「ＸＹ面」と呼ぶ。）である。基材１１０は、水晶等の絶縁性基板であってもよい。また、基材１１０は多層構造でもよく、例えば導電性基板と絶縁体膜からなる積層体であってもよい。
基材１１０の第１主面１１０Ａ側に複数のトレンチ部１１１が形成されている。トレンチ部１１１は、第１主面１１０Ａ側に開口部を有する有底の凹部である。トレンチ部１１１は、第１領域１０１に形成されている。一例として、トレンチ部１１１は、深さが１０μｍ以上５０μｍ以下であり、底の直径が５μｍ程度である円柱状である。容量を形成する領域にトレンチ部を設けることにより、キャパシタ１００の寸法を増やすことなく、電極の対向面積を増やしてキャパシタ１００の容量値を向上させることができる。なお、トレンチ部１１１の形状や大きさは上記に限定されるものではない。トレンチ部１１１の形状は、例えば、楕円柱状、多角柱状、溝状、又はこれらの組合せであってもよい。また、図示した例では、第１方向Ｘに沿って５つのトレンチ部１１１が形成されているが、トレンチ部１１１の数は特に限定されるものではなく、第１領域１０１に少なくとも１つ形成されればよい。また、トレンチ部は、基材１１０の第１主面１１０Ａ側及び第２主面１１０Ｂ側の両方に設けられてもよい。トレンチ部１１１の形成方法は特に限定されるものではないが、フォトリソグラフィを利用したドライエッチングによれば、高いアスペクト比で形成することができ、トレンチ部１１１の密度を高めることができる。
第１導電体膜１２０は、基材１１０の第２主面１１０Ｂを覆っている。第１導電体膜１２は、例えば、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｃｒ（クロム）、等の金属材料によって設けられている。第１導電体膜１２０は、導電性材料であれば金属材料に限定されるものではなく、導電性樹脂等で設けられてもよい。基材１１０が低抵抗シリコン基板であるとき、第１導電体膜１２０及び基材１１０が、キャパシタ１００の下部電極として機能する。なお、基材１１０が絶縁性基板である場合は、基材１１０がキャパシタ１００の誘電体層の一部として機能し、第１導電体膜１２０が下部電極として機能する。
誘電体膜１３０は、第１主面１１０Ａ側で複数のトレンチ部１１１の内側を含む領域に設けられている。誘電体膜１３０は、第１誘電体層１３１及び第２誘電体層１３２を有している。第１誘電体層１３１は、基材１１０の第１主面１１０Ａ及びトレンチ部１１１の底面及び内側面を覆っている。第１誘電体層１３１は、例えば、絶縁性を有するシリコン酸化物（例えば、ＳｉＯ２）によって設けられている。第１誘電体層１３１の膜厚は、例えば０．３μｍ程度である。基材１１０がシリコン基板である場合、第１誘電体層１３１は、基材１１０を熱酸化させることでシリコン基板の表面酸化膜として設けることができる。第１誘電体層１３１は、誘電体膜１３０の下地となる基材１１０との密着性を向上させることができる。また、第１誘電体層１３１は、第２誘電体層１３２や第２導電体層１４２の内部応力を緩和することができる。具体例を挙げると、第１誘電体層１３１が圧縮応力を有するシリコン酸化物で設けられることにより、シリコン窒化物で設けられた第２誘電体層１３２やアルミニウムで設けられた第２導電体膜１４０が有する引張応力を緩和することができる。つまり、第１誘電体層１３１は、誘電体膜１３０や第２導電体膜１４０の内部応力に起因した誘電体膜１３０の損傷を抑制し、キャパシタ１００の信頼性を向上させることができる。
第２誘電体層１３２は、第１誘電体層１３１の上に設けられている。第２誘電体層１３２は、基材１１０の第１主面１１０Ａの上方のみならず、トレンチ部１１１によって基材１１０の第１主面１１０Ａ側に形成される空間の内部にも設けられている。第２誘電体層１３２は、シリコン酸窒化物（ＳｉＯＮ）やシリコン窒化物（Ｓｉ３Ｎ４）等のシリコン窒化物系の誘電体材料によって設けられている。第２誘電体層１３２の膜厚は、例えば１μｍ程度である。第２誘電体層１３２は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等の蒸着法によって設けられる。第２誘電体層１３２は、第１誘電体層１３１よりも誘電率が高い誘電体によって設けられることで、キャパシタ１００の容量密度を向上させることができる。
第１誘電体層１３１及び第２誘電体層１３２には内部応力が生じる。第１誘電体層１３１の内部応力は、例えば基材１１０と第１誘電体層１３１との線膨張係数の違いにより生じた熱応力が残留した残留応力である。第２誘電体層１３２の内部応力についても同様であり、例えば、シリコン窒化物からなる第２誘電体層１３２は引張応力を有する。以下、残留応力を内部応力という。線膨張係数の差が大きいほど、熱応力に起因する内部応力は大きくなる。第１誘電体層１３１及び第２誘電体層１３２の内部応力は、キャパシタ１００の歪みや、第１誘電体層１３１又は第２誘電体層１３２の損傷による絶縁性の低下を招く恐れがある。
誘電体膜１３０は、さらに別の誘電体層を備える３層以上の多層構造であってもよい。このように誘電体膜１３０を多層構造とすることによって、容量値、耐電圧、内部応力、等の調整をより自由に行うことができる。例えば、誘電体膜１３０は、第１誘電体層１３１の上に設けられるシリコン窒化物層（第２誘電体層１３２）と、シリコン窒化物層の上に設けられるシリコン酸化物層（第３誘電体層）とを備えていてもよい。なお、第１誘電体層１３１はシリコン酸化物系の誘電体材料に限定されるものではなく、他の酸化物やシリコン窒化物等からなる誘電体材料によって設けられてもよい。また、第２誘電体層１３２も、シリコン窒化物系の誘電体材料に限定されるものではなく、例えば、Ａｌ２Ｏ３３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等の酸化物からなる誘電体材料によって設けられてもよい。
誘電体膜１３０は、トレンチ部１１１の底面及び内側面に沿って形成される。言い換えれば、誘電体膜１３０の膜厚は、トレンチ部１１１の深さや幅よりも小さい。これによって、トレンチ部１１１の内部空間が、誘電体膜１３０によって埋められる事態を回避し、電極の対向面積の増加によるキャパシタ１００の容量密度の向上を図ることができる。図１に示す例では、誘電体膜１３０は、多層構造で形成されているが、変形例として、誘電体膜１３０は単層構造であってもよい。この場合、誘電体膜１３０は例えば１μｍ以上の十分な膜厚を有していてもよい。
第２導電体膜１４０は、トレンチ部１１１の内側を含む領域であって、誘電体膜１３０の上に設けられている。第２導電体膜１４０は、キャパシタ１００の上部電極として機能し、下部電極（基材１１０及び第１導電体膜１２０）との間に容量を形成する。つまり、基材１１０と第２導電体膜１４０とが誘電体膜１３０を挟んで対向する面積が、キャパシタ１００における電極の対向面積に相当する。
第２導電体膜１４０は、第１導電体層１４１及び第２導電体層１４２を有する。第１導電体層１４１は、誘電体膜１３０の上に設けられ、トレンチ部１１１によって基材１１０の第１主面１１０Ａ側に形成される空間の内部にも設けられている。第１導電体層１４１は、第１領域１０１及び第２領域１０２に設けられている。第１導電体層１４１は、例えば、リン（Ｐ）、ボロン（Ｂ）、及びヒ素（Ａｓ）の少なくともいずれか１つを不純物として含む、ｐ型又はｎ型の多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜である。第２導電体層１４２は、第１導電体層１４１の上に設けられている。
第２導電体層１４２は、第１導電体層１４１の上に設けられている。第２導電体層１４２は第１領域１０１に設けられており、第１導電体層１４１の端部が第２領域１０２において第２導電体層１４２から露出している。すなわち、第１導電体層１４１は、基材１１０の第１主面１１０Ａの法線方向から平面視したとき、第２導電体層１４２よりも外側に延在する端部を有する。第２導電体層１４２は、例えば、Ａｌによって設けられており、引張応力を有する。第２導電体層１４２の材料は、第１導電体膜１２０を構成する材料の例として挙げた金属材料によって設けられてもよい。また、第２導電体層１４２は金属材料に限定されるものではなく、導電性樹脂等の導電性材料によって設けられてもよい。第１導電体層１４１及び第２導電体層１４２は、例えば、ＣＶＤやＰＶＤ等の蒸着法によって設けられる。
第１導電体層１４１及び第２導電体層１４２にも内部応力が生じる。特にＡｌで設けられた第２導電体層１４２は、金属材料であるＡｌの線膨張係数が誘電体材料やシリコン系半導体材料に比べて大きいことから、第１誘電体層１３１、第２誘電体層１３２、及び第１導電体層１４１に比べて大きな内部応力が生じる恐れがある。また、第２導電体層１４２の内部応力は、第２導電体層１４２の端部に集中し、誘電体膜１３０に伝達されて誘電体膜１３０を損傷させる恐れがある。
応力緩和層１６０は、例えば、第２導電体層１４２の端部に集中した内部応力の誘電体膜１３０への伝達を緩和する。応力緩和層１６０は、誘電体膜１３０のうち第１導電体層１４１と対向する面（以下、「誘電体膜１３０の上面１３０Ａ」ともいう。）の一部に設けられている。なお、誘電体膜１３０の上面１３０Ａは、基材１１０の第１主面１１０Ａを平面視したとき、第１導電体層１４１の内側の領域だけでなく、第１導電体層１４１の外側の領域も含む。
応力緩和層１６０は、第１導電体層１４１の端部の少なくとも一部に接触している。本実施形態においては、応力緩和層１６０は、第１導電体層１４１の上面及び端面を覆っている。第１導電体層１４１の上面は、第１導電体層１４１のうち第２導電体層１４２に対向する面である。第１導電体層１４１の端面は、第１導電体層１４１のうち誘電体膜１３０に対向する面と第２導電体層１４２に対向する面とを繋ぐ面である。なお、第１導電体層１４１の上面は、基材１１０の第１主面１１０Ａを平面視したとき、第２導電体層１４２の内側の領域だけでなく、第２導電体層１４２の外側の領域も含む。つまり、応力緩和層１６０は、第１導電体層１４１の上面及び端面のうち、第２導電体層１４２から露出した部分の全面に接触している。応力緩和層１６０は、第２導電体層１４２にも接触している。但し、応力緩和層１６０は、第２領域１０２において、第１導電体層１４１の端部の少なくとも一部に接触していればよく、必ずしも上面及び端面を覆っていなくてもよい。また、応力緩和層１６０は、第２導電体層１４２及び誘電体膜１３０から離れていてもよい。
応力緩和層１６０の材料は特に限定されず、誘電体、導電体のいずれで設けられてもよく、これらの積層した多層構造であってもよい。第１導電体層１４１がＰｏｌｙ−Ｓｉ膜の場合、応力緩和層１６０は、例えば、第１導電体層１４１を熱酸化させて設けたシリコン酸化物からなる膜である。この場合、応力緩和層１６０には、第１導電体層１４１に含まれる不純物と同様の不純物が含まれる。また、応力緩和層１６０は、第１導電体層１４１の端部に蒸着法によって堆積させたシリコン窒化物からなる膜であってもよい。この場合、応力緩和層１６０には、水素が不純物として含まれる。シリコン窒化物は、製法や組成によって内部応力を調整することができる。例えば、窒素（Ｎ）に対するシリコン（Ｓｉ）の組成比を１以下とすることで、シリコン窒化物からなる応力緩和層１６０は圧縮応力を有する。応力緩和層１６０の形成方法は上記に限定されない。例えば、不純物の注入によって第２誘電体層１３２の一部を変質させ、誘電体膜１３０の内部に応力緩和領域を形成してもよい。また、第２導電体層１４２の一部を酸化等によって変質させ、応力緩和層１６０としてもよい。
応力緩和層１６０の内部応力の向きは、第２導電体層１４２の内部応力の向きと反対である。つまり、第２導電体層１４２が引張応力を有する場合には応力緩和層１６０は圧縮応力を有し、第２導電体層１４２が圧縮応力を有する場合には応力緩和層１６０は引張応力を有する。
保護膜１５０は、基材１１０の第１主面１１０Ａの法線方向から平面視したとき、第２導電体膜１４０の端部及び応力緩和層１６０を覆っている。保護膜１５０は、第２導電体膜１４０及び応力緩和層１６０を外部応力から保護する。保護膜１５０は、例えばポリイミド（ＰＩ）膜であるが、他の有機絶縁体膜でもよく、シリコン酸化物やシリコン窒化物等の無機絶縁体膜であってもよい。保護膜１５０は、沿面放電によるリーク電流の発生を抑制することができる。つまり、キャパシタ１００を高耐圧化することができる。また、保護膜１５０は、誘電体膜１３０や第２導電体膜１４０の内部応力を緩和することができる。例えば、シリコン窒化物からなる第２誘電体層１３２やＡｌからなる第２導電体層１４２が有する引張応力を、保護膜１５０が有する圧縮応力によって緩和することができる。これによって、誘電体膜１３０の損傷を抑制し、キャパシタ１００の信頼性を向上させることができる。なお、保護膜１５０の誘電率が誘電体膜１３０よりも大きい場合、第２導電体膜１４０からの漏れ電界を抑制することができる。反対に保護膜１５０の誘電率が誘電体膜１３０よりも小さい場合、第２導電体膜１４０による寄生容量の形成を抑制するこができる。
図２に示すように、基材１１０の第１主面１１０Ａのうちトレンチ部１１１の外側において、応力緩和層１６０の厚さＴ６は、第２導電体膜１４０の厚さＴ４よりも小さい。また、保護膜１５０の厚さＴ５は、第２導電体膜１４０の厚さＴ４よりも大きい。ここで、応力緩和層１６０の厚さＴ６、第２導電体膜１４０の厚さＴ４及び保護膜１５０の厚さＴ５は、第３方向Ｚに沿った厚さを指す（以下、単に「厚さ」とも呼ぶ。）。言い換えれば、厚さＴ４は、誘電体膜１３０の上面１３０Ａから第２導電体膜１４０の上面１４０Ａまでの高さに相当し、厚さＴ６は、第１導電体層１４１から応力緩和層１６０の上面１６０Ａまでの高さに相当し、厚さＴ５は、誘電体膜１３０の上面１３０Ａから保護膜１５０の上面１５０Ａまでの高さに相当する。各々の上面の位置でさらに言い換えると、誘電体膜１３０の上面１３０Ａを基準として、第２導電体膜１４０の上面１４０Ａは、応力緩和層１６０の上面１６０Ａよりも高く、保護膜１５０の上面１５０Ａは、第２導電体膜１４０の上面１４０Ａよりも高い。
次に、図３〜図７を参照しつつ、第１実施形態に係るキャパシタ１００の製造方法の一例について説明する。図３は、第１実施形態に係るキャパシタの製造方法を示すフローチャートである。図４は、第１導電体層の上にＳｉＯ２膜を設ける工程を示す断面図である。図５は、ＳｉＯ２膜をパターニングして応力緩和層を設ける工程を示す断面図である。図６は、第１導電体層の上にＡｌ膜を設ける工程を示す断面図である。図７は、Ａｌ膜をパターニングして第１導電体層を設ける工程を示す断面図である。図８は、第２導電体膜の端部及び応力緩和層を覆うように保護膜を設ける工程を示す断面図である。
キャパシタ１００に製造に際しては、まず、基板９１０を準備する（Ｓ１１）。基板９１０は低抵抗シリコン基板であり、複数の基材１１０が連結した集合基板に相当する。例えば、インゴットから板状のウェハを切り出した後、化学機械研磨等の研磨処理によって膜厚の調整、及び表面の平坦化を行ったものを低抵抗シリコン基板９１０として使用する。
次に、基板９１０の第１主面９１０Ａ側に複数のトレンチ部１１１を形成する（Ｓ１２）。トレンチ部１１１は、例えば、フォトリソグラフィによってパターニングされたフォトレジスト層を利用して、基材１１０に相当する領域において低抵抗シリコン基板９１０の一部を反応性イオンエッチング（ＲＩＥ）法等のドライエッチングによって除去することで形成する。トレンチ部１１１の形成方法は特に限定されるものではなく、ウェットエッチングによって低抵抗シリコン基板９１０の一部の除去する方法であってもよい。なお、ドライエッチングによれば、ウェットエッチングに比べて、低抵抗シリコン基板９１０の第１主面９１０Ａに対して直交する方向にアスペクト比が高い深堀エッチングが可能であり、複数のトレンチ部１１１の密度を高めてキャパシタ１００の容量値を向上させることができる。
次に、基板９１０の第１主面９１０Ａ側に誘電体膜１３０を設ける（Ｓ１３）。この工程では、まず８００℃〜１１００℃の熱処理によって低抵抗シリコン基板９１０の表面を熱酸化して、第１誘電体層１３１に相当するＳｉＯ２膜を成膜する。次に、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって、第２誘電体層１３２に相当するＳｉ3Ｎ4膜をＳｉＯ２膜の上に成膜する。Ｓｉ３Ｎ４膜は、低圧環境下で、低抵抗シリコン基板９１０の温度を６５０℃〜８００℃とし、ＳｉＯ２膜の上でＳｉＨ２ＣＩ２（ジクロルシラン）及びＮＨ３（アンモニア）からなる反応ガスを熱反応させることで成長させる。
次に、第１導電体層１４１を設ける（Ｓ１４）。この工程では、まず減圧ＣＶＤ法によって、Ｐｏｌｙ−Ｓｉ（多結晶シリコン）膜を第２誘電体層１３２の上に成膜する。Ｐｏｌｙ−Ｓｉ膜は、低圧環境下で、低抵抗シリコン基板９１０の温度を５５０℃〜６５０℃とし、ＳｉＨ４（シラン）からなる反応ガスを熱反応させることで成長する。次に、図４に示すように、フォトリソグラフィによってパターニングされたフォトレジスト層を利用して、複数のトレンチ部１１１と重なる領域に残留するようにＰｏｌｙ−Ｓｉ膜をエッチングする。このパターニングされたＰｏｌｙ−Ｓｉ膜が第１導電体層１４１に相当する。その後、フォトレジスト層をアッシングによって除去し、誘電体膜１３０及び第１導電体層１４１を超純水からなるリンス液によって洗浄する。
次に、応力緩和層１６０を設ける（Ｓ１５）。この工程では、まず、図４に示すように、第１導電体層１４１のＰｏｌｙ−Ｓｉ膜を熱酸化し、第１導電体層１４１の表面にＳｉＯ２膜９６０を設ける。次に、フォトリソグラフィによってパターニングされたフォトレジスト層９９１を設ける。図５に示すように、フォトレジスト層９９１は、複数のトレンチ部１１１と重なる領域を避け、Ｐｏｌｙ−Ｓｉ膜の端部と重なるように設けられる。次に、フォトレジスト層９９１を利用して、ＳｉＯ２膜９６０の一部をウェットエッチングによって除去する。パターニングされたＳｉＯ２膜９６０は、第１導電体層１４１の端部の上に残留する。エッチングで残留させたＳｉＯ２膜９６０が応力緩和層１６０に相当する。低抵抗シリコン基板９１０の第１主面９１０Ａの法線方向から平面視したとき、応力緩和層１６０で囲まれる領域においては、第１導電体層１４１の表面からＳｉＯ２膜９６０が除去され第１導電体層１４１が露出する。この後、フォトレジスト層９９１を除去及び洗浄する。なお、応力緩和層１６０がシリコン窒化物である場合は、熱酸化の代わりに例えば減圧ＣＶＤ法によってＰｏｌｙ−Ｓｉ膜の上にシリコン窒化物を堆積させて成膜する。
次に、第２導電体層１４２を設ける（Ｓ１６）。この工程では、まず、図６に示すように、誘電体膜１３０、第１導電体層１４１、及び応力緩和層１６０の上にＡｌ膜９４２を設ける。Ａｌ膜９４２は、例えばスパッタリングによって成膜される。次に、図７に示すように、フォトリソグラフィによってパターニングされたフォトレジスト層９９２を設ける。フォトレジスト層９９２は、低抵抗シリコン基板９１０の第１主面９１０Ａの法線方向から平面視したとき、応力緩和層１６０によって囲まれる領域と重なるように設けられる。次に、Ａｌ膜９４２の一部をエッチングにより除去する。パターニングされたＡｌ膜９４２は、低抵抗シリコン基板９１０の第１主面９１０Ａの法線方向から平面視したとき、第１導電体層１４１の端部の内側に残留する。エッチングで残留させたＡｌ膜９４２が、第２導電体層１４２に相当する。この後、フォトレジスト層９９２を除去及び洗浄する。なお、Ａｌ膜９４２のパターニングは、エッチングによる除去に限定されるものではない。例えば、ＳｉＯ２膜９６０の除去後、フォトレジスト層９９１の上からＡｌ膜９４２を成膜し、Ａｌ膜９４２の不要な部分をフォトレジスト層９９１と一緒に除去するリフトオフ加工であってもよい。
次に、保護膜１５０を設ける（Ｓ１７）。フォトレジスト層９９２の除去後、スピンコート法によってＰＩ（ポリイミド）膜を成膜する。次に、フォトリソグラフィによってパターニングされたフォトレジスト層を利用して、ＰＩ膜をエッチングする。エッチングによってＰＩ膜は、誘電体膜１３０、第２導電体層１４２の端部、及び応力緩和層１６０と重なる領域を残して除去される。エッチングで残留させたＰＩ膜が、保護膜１５０に相当する。ＰＩ膜の成膜方法は、スピンコート法に限定されるものではなく、インクジェット法、ディスペンス法、スクリーン印刷法、フレキソ印刷法、グラビア印刷法、オフセット印刷法、等のウェットプロセスを用いることができる。保護膜１５０をＰＩ膜以外の有機絶縁体膜によって設ける場合についても同様である。また、保護膜１５０をシリコン窒化物等の無機絶縁体膜によって設ける場合、ＣＶＤやＰＶＤ等の各種ドライプロセスを用いることができる。
保護膜１５０の形成後、保護膜１５０を通るダイシングラインＢＲに沿って低抵抗シリコン基板９１０を分割し、複数のキャパシタ１００に個片化する。なお、ダイシング加工の方法は特に限定されるものではなく、ダイシングソーやレーザーを用いた一般的な手法によって実施される。
次に、他の実施形態について説明する。以下のそれぞれの実施形態では、上記の第１実施形態と共通の事柄については記述を省略し、異なる点についてのみ説明する。第１実施形態と同様の符号が付された構成は、第１実施形態における構成と同様の構成及び機能を有するものとし、詳細な説明を省略する。同様の構成による同様の作用効果については言及しない。
＜第２実施形態＞
図９を参照しつつ、第２実施形態にかかるキャパシタ２００の構成について説明する。図９は、第２実施形態に係るキャパシタの構成を概略的に示す断面図である。
図９を参照しつつ、第２実施形態にかかるキャパシタ２００の構成について説明する。図９は、第２実施形態に係るキャパシタの構成を概略的に示す断面図である。
第２実施形態にかかるキャパシタ２００は、第１実施形態にかかるキャパシタ１００と同様に、基材２１０、第１導電体膜２２０、第１誘電体層２３１及び第２誘電体層２３２を有する誘電体膜２３０、第１導電体層２４１及び第２導電体層２４２を有する第２導電体膜２４０、保護膜２５０、及び応力緩和層２６０を備えている。基材２１０は誘電体膜２３０側に位置する第１主面２１０Ａと第１導電体膜２２０側に位置する第２主面２１０Ｂとを有し、基材２１０の第１主面２１０Ａ側にはトレンチ部３１１が形成されている。キャパシタ２００は、基材２１０の第１主面２１０Ａを平面視したとき、第２導電体層２４２と重なる第１領域２０１と、第２導電体層２４２よりも外側に延在している第１導電体層２４１の端部と重なる第２領域２０２とを有している。
第２実施形態にかかるキャパシタ２００は、応力緩和層２６０が第１導電体層２４１の端部において端面を避けて上面にのみ接触している点で、第１実施形態にかかるキャパシタ１００と相違している。応力緩和層２６０は、誘電体膜２３０から離れ、第１導電体層２４１の端部の上面を覆い、第２導電体層２４２の端面に接触している。このように、応力緩和層２６０は、第１導電体層２４１の端部の全面を覆っていなくてもよく、第１導電体層２４１の端部の少なくとも一部に接触していれば誘電体膜２３０から離れていてもよい。
＜第３実施形態＞
図１０を参照しつつ、第３実施形態にかかるキャパシタ３００の構成について説明する。図１０は、第３実施形態に係るキャパシタの構成を概略的に示す断面図である。
図１０を参照しつつ、第３実施形態にかかるキャパシタ３００の構成について説明する。図１０は、第３実施形態に係るキャパシタの構成を概略的に示す断面図である。
第３実施形態にかかるキャパシタ３００は、第１実施形態にかかるキャパシタ１００と同様に、基材３１０、第１導電体膜３２０、第１誘電体層３３１及び第２誘電体層３３２を有する誘電体膜３３０、第１導電体層３４１及び第２導電体層３４２を有する第２導電体膜３４０、保護膜３５０、及び応力緩和層３６０を備えている。基材３１０は誘電体膜３３０側に位置する第１主面３１０Ａと第１導電体膜３２０側に位置する第２主面３１０Ｂとを有し、基材３１０の第１主面３１０Ａ側にはトレンチ部３１１が形成されている。キャパシタ３００は、基材３１０の第１主面３１０Ａを平面視したとき、第２導電体層３４２と重なる第１領域３０１と、第２導電体層３４２よりも外側に延在している第１導電体層３４１の端部と重なる第２領域３０２とを有している。
第３実施形態にかかるキャパシタ３００は、応力緩和層３６０が第１導電体層３４１の端部において上面を避けて端面にのみ接触している点で、第１実施形態にかかるキャパシタ１００と相違している。応力緩和層３６０は、第２導電体層３４２と非接触となっている。
＜第４実施形態＞
図１１を参照しつつ、第４実施形態にかかるキャパシタ４００の構成について説明する。図１１は、第４実施形態に係るキャパシタの構成を概略的に示す断面図である。
図１１を参照しつつ、第４実施形態にかかるキャパシタ４００の構成について説明する。図１１は、第４実施形態に係るキャパシタの構成を概略的に示す断面図である。
第４実施形態にかかるキャパシタ４００は、第１実施形態にかかるキャパシタ１００と同様に、基材４１０、第１導電体膜４２０、第１誘電体層４３１及び第２誘電体層４３２を有する誘電体膜４３０、第１導電体層４４１及び第２導電体層４４２を有する第２導電体膜４４０、保護膜４５０、及び応力緩和層４６０を備えている。基材４１０は誘電体膜４３０側に位置する第１主面４１０Ａと第１導電体膜４２０側に位置する第２主面４１０Ｂとを有し、基材４１０の第１主面４１０Ａ側にはトレンチ部４１１が形成されている。キャパシタ４００は、基材４１０の第１主面４１０Ａを平面視したとき、第２導電体層４４２と重なる第１領域４０１と、第２導電体層４４２よりも外側に延在している第１導電体層４４１の端部と重なる第２領域４０２とを有している。
第４実施形態にかかるキャパシタ４００は、応力緩和層４６０が第２導電体膜４４０の端部からキャパシタ４００の端部に亘って設けられている点で、第１実施形態にかかるキャパシタ１００と相違している。このとき、保護膜４５０は、第２導電体膜４４０及び応力緩和層４６０の上に設けられている。
＜第５実施形態＞
図１２を参照しつつ、第５実施形態にかかるキャパシタ５００の構成について説明する。図１２は、第５実施形態に係るキャパシタの構成を概略的に示す断面図である。
図１２を参照しつつ、第５実施形態にかかるキャパシタ５００の構成について説明する。図１２は、第５実施形態に係るキャパシタの構成を概略的に示す断面図である。
第５実施形態にかかるキャパシタ５００は、第１実施形態にかかるキャパシタ１００と同様に、基材５１０、第１導電体膜５２０、第１誘電体層５３１及び第２誘電体層５３２を有する誘電体膜５３０、第１導電体層５４１及び第２導電体層５４２を有する第２導電体膜５４０、保護膜５５０、及び応力緩和層５６０を備えている。基材５１０は、誘電体膜５３０側に位置する第１主面５１０Ａと、第１導電体膜５２０側に位置する第２主面５１０Ｂとを有し、基材５１０の第１主面５１０Ａ側にはトレンチ部５１１が形成されている。キャパシタ５００は、基材５１０の第１主面５１０Ａを平面視したとき、第２導電体層５４２と重なる第１領域５０１と、第２導電体層５４２よりも外側に延在している第１導電体層５４１の端部と重なる第２領域５０２とを有している。
第５実施形態にかかるキャパシタ５００は、第２導電体層５４２の端部が応力緩和層５６０の上に設けられている点で、第１実施形態にかかるキャパシタ１００と相違している。応力緩和層５６０は、第１導電体層１４１と第２導電体層１４２との間に設けられている。
＜第６実施形態＞
図１３を参照しつつ、第６実施形態にかかるキャパシタ６００の構成について説明する。図１３は、第６実施形態に係るキャパシタの構成を概略的に示す断面図である。
図１３を参照しつつ、第６実施形態にかかるキャパシタ６００の構成について説明する。図１３は、第６実施形態に係るキャパシタの構成を概略的に示す断面図である。
第６実施形態にかかるキャパシタ６００は、第１実施形態にかかるキャパシタ１００と同様に、基材６１０、第１導電体膜６２０、誘電体膜６３０、第１導電体層６４１及び第２導電体層６４２を有する第２導電体膜６４０、保護膜６５０、及び応力緩和層６６０を備えている。基材６１０は、誘電体膜６３０側に位置する第１主面６１０Ａと、第１導電体膜６２０側に位置する第２主面６１０Ｂとを有し、基材６１０の第１主面６１０Ａ側にはトレンチ部６１１が形成されている。誘電体膜６３０は、第２導電体膜６４０側に位置する上面６３０Ａを有している。
第６実施形態にかかるキャパシタ６００は、基材６１０の第１主面６１０Ａを平面視したとき第１導電体層６４１及び第２導電体層６４２それぞれの外縁の少なくとも一部が互いに一致している点で、第３実施形態にかかるキャパシタ３００と相違している。換言すると、応力緩和層６６０が設けられた領域において、第１導電体層６４１の端面は第２導電体層６４２の端面と一致している。
応力緩和層６６０は、誘電体膜６３０の上面６３０Ａの一部に設けられている。応力緩和層６６０は、基材６１０の第１主面６１０Ａを平面視したとき第１導電体層６４１の外側の領域に設けられ、第１導電体層６４１の端面に接触している。応力緩和層６６０の厚さは、第１導電体層６４１の厚さと略等しい。このような応力緩和層６６０は、例えば、基材６１０の第１主面６１０Ａを平面視したときに第２導電体層６４２から露出する第１導電体層６４１の端部を酸化させることによって形成される。
応力緩和層６６０の厚さ及び形成方法は上記に限定されるものではない。応力緩和層６６０の厚さは、第１導電体層６４１の厚さよりも大きくてもよい。換言すれば、応力緩和層６６０が第２導電体層６４２の端面に接触してもよい。応力緩和層６６０の厚さは、第１導電体層６４１の厚さよりも小さくてもよい。応力緩和層６６０は、例えば、誘電体膜６３０に凸部を形成し、その凸部を変質させて形成されてもよい。又は、誘電体膜７３０の上に絶縁性材料を堆積させて形成されてもよい。
＜第７実施形態＞
図１４及び図１５を参照しつつ、第７実施形態にかかるキャパシタ７００の構成について説明する。図１４は、第７実施形態に係るキャパシタの構成を概略的に示す断面図である。図１５は、第７実施形態に係るキャパシタの変形例の構成を概略的に示す断面図である。
図１４及び図１５を参照しつつ、第７実施形態にかかるキャパシタ７００の構成について説明する。図１４は、第７実施形態に係るキャパシタの構成を概略的に示す断面図である。図１５は、第７実施形態に係るキャパシタの変形例の構成を概略的に示す断面図である。
第７実施形態にかかるキャパシタ７００は、第６実施形態にかかるキャパシタ６００と同様に、基材７１０、第１導電体膜７２０、誘電体膜７３０、第１導電体層７４１及び第２導電体層７４２を有する第２導電体膜７４０、保護膜７５０、及び応力緩和層７６０を備えている。基材７１０は、誘電体膜７３０側に位置する第１主面７１０Ａと、第１導電体膜７２０側に位置する第２主面７１０Ｂとを有し、基材７１０の第１主面７１０Ａ側にはトレンチ部７１１が形成されている。誘電体膜７３０は、第２導電体膜７４０側に位置する上面７３０Ａを有している。
第７実施形態にかかるキャパシタ７００は、応力緩和層７６０が第１導電体層７４１の内側の領域に設けられている点で、第６実施形態にかかるキャパシタ６００と相違している。応力緩和層７６０は、第１導電体層７４１と誘電体膜７３０との間に設けられている。基材７１０の第１主面７１０Ａを平面視したとき、応力緩和層７６０の外側の端面は第１導電体層７４１の端面と一致し、応力緩和層７６０の上面は第１導電体層７４１に覆われている。
図１４に示す構成例において、応力緩和層７６０は、トレンチ部７１１の外側に設けられている。応力緩和層７６０は、例えば、第１導電体層７４１の一部を酸化させて形成される。第１導電体層７４１の一部を酸化させる場合、雰囲気中の酸素が第１導電体層７４１の露出した端面に供給されてもよく、誘電体膜７３０中の酸素が第１導電体層７４１の下面に供給されてもよい。
図１５に示す変形例においては、応力緩和層７６０がトレンチ部７１１の内側を含む領域に設けられている。トレンチ部７１１の内側において、応力緩和層７６０は、誘電体膜７３０の上面７３０Ａに沿って筒状に形成されている。さらに、応力緩和層７６０は、基材７１０の第１主面７１０Ａを平面視したとき、第１導電体層７４１又は第２導電体層７４２の全体と重なるように設けられてもよい。
＜第８実施形態＞
図１６を参照しつつ、第８実施形態にかかるキャパシタ８００の構成について説明する。図１６は、第８実施形態に係るキャパシタの構成を概略的に示す断面図である。
図１６を参照しつつ、第８実施形態にかかるキャパシタ８００の構成について説明する。図１６は、第８実施形態に係るキャパシタの構成を概略的に示す断面図である。
第８実施形態にかかるキャパシタ８００は、第６実施形態にかかるキャパシタ６００と同様に、基材８１０、第１導電体膜８２０、誘電体膜８３０、第１導電体層８４１及び第２導電体層８４２を有する第２導電体膜８４０、保護膜８５０、及び応力緩和領域８６０を備えている。応力緩和領域８６０は応力緩和部の一態様であり、第６実施形態における応力緩和部６６０に相当する。基材８１０は、誘電体膜８３０側に位置する第１主面８１０Ａと、第１導電体膜８２０側に位置する第２主面８１０Ｂとを有し、基材８１０の第１主面８１０Ａ側にはトレンチ部８１１が形成されている。誘電体膜８３０は、第２導電体膜８４０側に位置する上面８３０Ａを有している。
第８実施形態にかかるキャパシタ８００は、応力緩和領域８６０が誘電体膜８３０の内部に形成されている点で、第６実施形態にかかるキャパシタ６００と相違している。応力緩和領域８６０は誘電体膜８３０の上面を含む一部分に形成されている。基材８１０の第１主面８１０Ａを平面視したとき、応力緩和領域８６０は、第２導電体膜８４０の内側の領域から外側の領域に亘って形成され、第２導電体膜８４０の端面と重なっている。応力緩和領域８６０は、例えば、誘電体膜８３０に不純物を注入することによって形成される。このような不純物の注入は、例えば、第１導電体層８４１又は第２導電体層８４２を設けた後に、誘電体膜８３０の上面８３０Ａへのイオンドープ処理によって実施される。
なお、基材８１０の第１主面８１０Ａを平面視したとき、応力緩和領域８６０は、第２導電体膜８４０の端面と重なっていれば、第２導電体膜８４０の内側の領域には設けられずに外側の領域に設けられてもよい。換言すると、基材８１０の第１主面８１０Ａを平面視したとき、応力緩和領域８６０のトレンチ部８１１側の端面が、第２導電体膜８４０の端面と一致してもよい。図１５に示した第７実施形態の変形例と同様に、応力緩和領域８６０は、トレンチ部８１１の内側を含む領域に形成されてもよい。
以上のように、本発明の一態様によれば、互いに対向する第１主面１１０Ａ及び第２主面１１０Ｂを有し、第１主面１１０Ａ側にトレンチ部１１１が形成された基材１１０と、基材１１０の第１主面１１０Ａ側でトレンチ部１１１の内側を含む領域に設けられた誘電体膜１３０と、トレンチ部１１１の内側を含む領域であって誘電体膜１３０の上に設けられた第１導電体層１４１、及び、第１導電体層１４１の上に設けられた第２導電体層１４２を有する導電体膜１４０と、第１導電体層１４１の端部の少なくとも一部に接触して設けられた応力緩和層１６０をさらに備え、基材１１０の第１主面１１０Ａのうちトレンチ部１１１の外側において、応力緩和層１６０の厚さＴ６は、導電体膜１４０の厚さＴ４よりも小さい、キャパシタ１００が提供される。
また、本発明の他の一態様によれば、互いに対向する第１主面１１０Ａ及び第２主面１１０Ｂを有し、第１主面１１０Ａ側にトレンチ部１１１が形成された基材１１０と、基材１１０の第１主面１１０Ａ側でトレンチ部１１１の内側を含む領域に設けられた誘電体膜１３０と、トレンチ部１１１の内側を含む領域であって誘電体膜１３０の上に設けられた第１導電体層１４１、及び、第１導電体層１４１の上に設けられた第２導電体層１４２を有する導電体膜１４０と、第１導電体層１４１の端部の少なくとも一部に接触して設けられた応力緩和層１６０をさらに備え、応力緩和層１６０の残留応力の向きは、第２導電体層１４２の残留応力の向きと反対である、キャパシタ１００が提供される。
上記態様によれば、第２導電体層の端部に集中した内部応力の誘電体膜への伝達を緩和し、誘電体膜の損傷による絶縁性の低下や、上部電極と下部電極の短絡による動作不良を抑制することができる。つまり、上部電極及び下部電極が平板状であるキャパシタに比べて誘電体膜の損傷が生じやすいトレンチキャパシタであったとしても、キャパシタの信頼性を向上させることができる。
応力緩和層６６０は、誘電体膜６３０のうち第１導電体層６４１に対向する上面６３０Ａに設けられてもよい。これによれば、第２導電体膜から誘電体膜への内部応力の伝達経路に応力緩和層が配置されることによって、誘電体膜の損傷がより効果的に抑制できる。
応力緩和層７６０は、基材７１０の第１主面７１０Ａを平面視したとき第１導電体層７４１の内側の領域に設けられてもよい。
応力緩和層７６０は、トレンチ部７１１の内側を含む領域にも設けられてもよい。これによれば、広範囲に亘って第２導電体膜の応力が緩和できるため、誘電体膜の損傷がさらに抑制できる。また、応力緩和層が応力の集中しやすいトレンチ部の角に対向して設けられるため、トレンチ部の角での誘電体膜の損傷が抑制できる。
応力緩和層６６０は、基材６１０の第１主面６１０Ａを平面視したとき第１導電体層６４１の外側の領域に設けられてもよい。
応力緩和領域８６０は、誘電体膜８３０の内部に形成されてもよい。
基材６１０の第１主面６１０Ａを平面視したとき、第１導電体層６４１の端面は第２導電体層６４２の端面と一致していてもよい。
基材１１０の第１主面１１０Ａを平面視したとき、第１導電体層１４１の端面は第２導電体層１４２の外側に位置していてもよい。
応力緩和層１６０は、第１導電体層１４１の上面及び端面のうち少なくとも一方に接触して設けられていてもよい。
応力緩和層２６０は、第１導電体層２４１の端部の上面全体を覆っていてもよい。
応力緩和層３６０は、第１導電体層３４１の端部の端面全体を覆っていてもよい。
応力緩和層３６０は、第２導電体層３４２と非接触となっていてもよい。応力緩和層が内部応力の集中する第２導電体層の端部から離れていたとしても、応力緩和層が当該内部応力の伝達経路である第１導電体層の端部に接触することにより、当該内部応力の誘電体膜への伝達を緩和することができる。
応力緩和層５６０は、第１導電体層５４１と第２導電体層５４２との間に設けられてもよい。これによれば、第２導電体層の端部に集中した内部応力の誘電体膜への伝達を、さらに効果的に緩和することができる。
第２導電体層１４２は、引張応力を有し、応力緩和層１６０は、圧縮応力を有してもよい。これによれば、第２導電体層の引張応力の少なくとも一部を応力緩和層の圧縮応力によって相殺することができる。
第１導電体層１４１は、リン、ボロン及びヒ素の少なくともいずれか１つを不純物として含むシリコン系半導体からなってもよい。これによれば、基材が低抵抗シリコン基板である場合、第１導電体層に生じる基材に対する熱応力を小さくすることができる。
応力緩和層１６０は、リン、ボロン及びヒ素の少なくともいずれか１つを不純物として含むシリコン酸化物からなってもよい。これによれば、リン、ボロン及びヒ素の少なくともいずれか１つを不純物として含むシリコン系半導体からなる第１導電体層を熱酸化して表面に形成される酸化膜を応力緩和層として用いることができる。このため、真空蒸着等によって設けられる応力緩和層に比べて製造を簡略化することができる。また、応力緩和層の第１導電体層に対する密着性を向上させることができる。
応力緩和層１６０は、水素を不純物として含むシリコン窒化物からなってもよい。これによれば、上記したのと同様の効果を得ることができる。
第２導電体層１４２の少なくとも一部を避けて設けられた保護膜１５０をさらに備えていてもよい。これによれば、沿面放電によるリーク電流の発生を抑制することができ、キャパシタを高耐圧化することができる。
以上のように、本発明の一態様によれば、互いに対向する第１主面１１０Ａ及び第２主面１１０Ｂを有する基材１１０を準備する工程と、基材１１０の第１主面１１０Ａ側にトレンチ部１１１を形成する工程と、基材１１０の第１主面１１０Ａ側でトレンチ部１１１の内側を含む領域に誘電体膜１３０を設ける工程と、トレンチ部１１１の内側を含む領域であって誘電体膜１３０の上に第１導電体層１４１を設ける工程と、第１導電体層１４１の端部の少なくとも一部に接触するように応力緩和層１６０を設ける工程と、第１導電体層１４１の上に第２導電体層１４２を設ける工程とを含み、基材１１０の第１主面１１０Ａのうちトレンチ部１１１の外側において、応力緩和層１６０の厚さＴ６は、第１導電体層１４１及び第２導電体層１４２からなる導電体膜１４０の厚さＴ４よりも小さい、キャパシタの製造方法が提供される。
上記態様によれば、第２導電体層の端部に集中した内部応力の誘電体膜への伝達を緩和し、誘電体膜の損傷による絶縁性の低下や、上部電極と下部電極の短絡による動作不良を抑制することができる。つまり、上部電極及び下部電極が平板状であるキャパシタに比べて誘電体膜の損傷が生じやすいトレンチキャパシタであったとしても、キャパシタの信頼性を向上させることができる。
第１導電体層１４１は、リン、ボロン及びヒ素の少なくともいずれか１つを不純物として含むシリコン系半導体からなり、応力緩和層１６０を設ける工程は、シリコン系半導体を熱酸化させることでシリコン酸化物を設ける工程を含んでもよい。これによれば、リン、ボロン及びヒ素の少なくともいずれか１つを不純物として含むシリコン系半導体からなる第１導電体層を熱酸化して表面に形成される酸化膜を応力緩和層として用いることができる。このため、応力緩和層を真空蒸着等によって設ける工程に比べて製造を簡略化することができる。また、応力緩和層の第１導電体層に対する密着性を向上させることができる。
第１導電体層１４１は、リン、ボロン及びヒ素の少なくともいずれか１つを不純物として含むシリコン系半導体からなり、応力緩和層１６０を設ける工程は、シリコン系半導体の上にシリコン窒化物を堆積させる工程を含んでもよい。これによれば、上記したのと同様の効果を得ることができる。
応力緩和層１６０及び第２導電体層１４２の上に保護膜１５０を設ける工程をさらに含んでもよい。これによれば、沿面放電によるリーク電流の発生を抑制することができ、キャパシタを高耐圧化することができる。
以上説明したように、本発明の一態様によれば、信頼性の向上を図ることが可能なキャパシタを提供することが可能となる。
なお、以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
１００…キャパシタ
１０１…第１領域
１０２…第２領域
１１０…基材
１１０Ａ…第１主面
１１０Ｂ…第２主面
１１１…トレンチ部
１２０…第１導電体膜
１３０…誘電体膜
１３１…第１誘電体層
１３２…第２誘電体層
１４０…第２導電体膜
１４１…第１導電体層
１４２…第２導電体層
１５０…保護膜
１６０…応力緩和層
１０１…第１領域
１０２…第２領域
１１０…基材
１１０Ａ…第１主面
１１０Ｂ…第２主面
１１１…トレンチ部
１２０…第１導電体膜
１３０…誘電体膜
１３１…第１誘電体層
１３２…第２誘電体層
１４０…第２導電体膜
１４１…第１導電体層
１４２…第２導電体層
１５０…保護膜
１６０…応力緩和層
Claims (16)
- 互いに対向する第１主面及び第２主面を有し、前記第１主面側にトレンチ部が形成された基材と、
前記基材の前記第１主面側で前記トレンチ部の内側を含む領域に設けられた誘電体膜と、
前記トレンチ部の内側を含む領域であって前記誘電体膜の上に設けられた第１導電体層、及び、前記第１導電体層の上に設けられた第２導電体層を有する導電体膜と、
前記第１導電体層の端部の少なくとも一部に接触して設けられた応力緩和部と、
を備え、
前記基材の前記第１主面のうち前記トレンチ部の外側において、前記応力緩和部の厚さは、前記導電体膜の厚さよりも小さい、キャパシタ。 - 互いに対向する第１主面及び第２主面を有し、前記第１主面側にトレンチ部が形成された基材と、
前記基材の前記第１主面側で前記トレンチ部の内側を含む領域に設けられた誘電体膜と、
前記トレンチ部の内側を含む領域であって前記誘電体膜の上に設けられた第１導電体層、及び、前記第１導電体層の上に設けられた第２導電体層を有する導電体膜と、 前記第１導電体層の端部の少なくとも一部に接触して設けられた応力緩和部と、
を備え、
前記応力緩和部の残留応力の向きは、前記第２導電体層の残留応力の向きと反対である、キャパシタ。 - 前記応力緩和部は、前記誘電体膜のうち前記第１導電体層に対向する上面に設けられている、
請求項１又は２に記載のキャパシタ。 - 前記応力緩和部は、前記基材の前記第１主面を平面視したとき前記第１導電体層の内側の領域に設けられている、
請求項３に記載のキャパシタ。 - 前記応力緩和部は、前記トレンチ部の内側を含む領域に設けられている、
請求項４に記載のキャパシタ。 - 前記応力緩和部は、前記基材の前記第１主面を平面視したとき前記第１導電体層の外側の領域に設けられている、
請求項３に記載のキャパシタ。 - 前記応力緩和部は、前記誘電体膜の内部に形成されている、
請求項１又は２に記載のキャパシタ。 - 前記基材の前記第１主面を平面視したとき、前記第１導電体層の端面は前記第２導電体層の端面と一致している、
請求項１から７のいずれか１項に記載のキャパシタ。 - 前記基材の前記第１主面を平面視したとき、前記第１導電体層の端面は前記第２導電体層の外側に位置している、
請求項１から７のいずれか１項に記載のキャパシタ。 - 前記応力緩和部は、前記第１導電体層の上面及び端面のうち少なくとも一方に接触して設けられている、
請求項９に記載のキャパシタ。 - 前記応力緩和部は、前記第２導電体層と非接触となっている、
請求項１から１０のいずれか１項に記載のキャパシタ。 - 前記応力緩和部は、前記第１導電体層と前記第２導電体層との間に設けられている、
請求項１から１０のいずれか１項に記載のキャパシタ。 - 前記第１導電体層は、リン、ボロン及びヒ素の少なくともいずれか１つを不純物として含むシリコン系半導体からなる、
請求項１から１２のいずれか１項に記載のキャパシタ。 - 前記応力緩和部は、リン、ボロン及びヒ素の少なくともいずれか１つを不純物として含むシリコン酸化物からなる、
請求項１３に記載のキャパシタ。 - 前記応力緩和部は、水素を不純物として含むシリコン窒化物からなる、
請求項１から１２のいずれか１項に記載のキャパシタ。 - 前記第２導電体層の少なくとも一部を避けて設けられた保護膜をさらに備えている、
請求項１から１５のいずれか１項に記載のキャパシタ。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206870A (ja) * | 1986-03-07 | 1987-09-11 | Nec Corp | 溝容量形成方法 |
| JP2003110023A (ja) * | 2001-09-28 | 2003-04-11 | Fujitsu Quantum Devices Ltd | 容量素子及びその製造方法 |
| JP2004214589A (ja) * | 2002-11-14 | 2004-07-29 | Fujitsu Ltd | 薄膜キャパシタおよびその製造方法 |
| JP2005353657A (ja) * | 2004-06-08 | 2005-12-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2006261416A (ja) * | 2005-03-17 | 2006-09-28 | Denso Corp | 半導体キャパシタ |
| JP2016195164A (ja) * | 2015-03-31 | 2016-11-17 | Tdk株式会社 | 薄膜キャパシタ |
Family Cites Families (9)
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|---|---|---|---|---|
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206870A (ja) * | 1986-03-07 | 1987-09-11 | Nec Corp | 溝容量形成方法 |
| JP2003110023A (ja) * | 2001-09-28 | 2003-04-11 | Fujitsu Quantum Devices Ltd | 容量素子及びその製造方法 |
| JP2004214589A (ja) * | 2002-11-14 | 2004-07-29 | Fujitsu Ltd | 薄膜キャパシタおよびその製造方法 |
| JP2005353657A (ja) * | 2004-06-08 | 2005-12-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2006261416A (ja) * | 2005-03-17 | 2006-09-28 | Denso Corp | 半導体キャパシタ |
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