JP2507292B2 - ダイナミツクメモリセル - Google Patents
ダイナミツクメモリセルInfo
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はダイナミックメモリセルに関し、特にキャパ
シタ部の基板側電極となる不純物層に改良を加えたダイ
ナミックメモリセルに係わる。
シタ部の基板側電極となる不純物層に改良を加えたダイ
ナミックメモリセルに係わる。
周知の如く、MOS技術によるいわゆる１トランジスタ
メモリセルが知られている。更に、メモリセルに含まれ
るキャパシタに関しては、キャパシタの一方の電極とな
る電極例えば不純物層を半導体基板表面に形成し、その
基板表面の不純物濃度を制御してより高性能のメモリセ
ルを実現する技術がすでに提案されている（例えば特公
昭53-67388参照）。
メモリセルが知られている。更に、メモリセルに含まれ
るキャパシタに関しては、キャパシタの一方の電極とな
る電極例えば不純物層を半導体基板表面に形成し、その
基板表面の不純物濃度を制御してより高性能のメモリセ
ルを実現する技術がすでに提案されている（例えば特公
昭53-67388参照）。
従来、ダイナミックセルとしては、第２図に示すもの
が知られている。図中の１は、例えばＰ型のシリコン基
板である。この基板１の表面には、N+型のソース領域
２、ドレイン領域３及びソース領域２に接したN-型層４
が夫々設けられている。前記N-型層４はリン又は砒素を
イオン注入あるいは拡散により形成される。前記ソー
ス，ドレイン領域2,3のチャネル領域上にはゲート酸化
膜を介してトランスファ・ゲート電極６が設けられてい
る。前記N-型層４上には、ゲート酸化膜５を介して多結
晶シリコンからなる電位0Vのキャパシタ電極７が設けら
れている。これら電極6,7等を含む基板全面には層間絶
縁膜８が設けられ、該層間絶縁膜８のドレイン領域３に
対応する部分にコンタクトホール９が開口されている。
このコンタクトホール９には、ビット線としてのAl配線
11が設けられている。こうした構造のダイナミックメモ
リセルにおいて、キャパシタ電極７とN-型層４からキャ
パシタ部が構成され、かつトランスファ・ゲート電極６
とソース，ドレイン領域2,3とからトランジスタが構成
され、キャパシタのしきい値をトランスファ・ゲート電
極６のしきい値より小さくしてキャパシタ部の容量の増
大を図ったことを特徴とする。
が知られている。図中の１は、例えばＰ型のシリコン基
板である。この基板１の表面には、N+型のソース領域
２、ドレイン領域３及びソース領域２に接したN-型層４
が夫々設けられている。前記N-型層４はリン又は砒素を
イオン注入あるいは拡散により形成される。前記ソー
ス，ドレイン領域2,3のチャネル領域上にはゲート酸化
膜を介してトランスファ・ゲート電極６が設けられてい
る。前記N-型層４上には、ゲート酸化膜５を介して多結
晶シリコンからなる電位0Vのキャパシタ電極７が設けら
れている。これら電極6,7等を含む基板全面には層間絶
縁膜８が設けられ、該層間絶縁膜８のドレイン領域３に
対応する部分にコンタクトホール９が開口されている。
このコンタクトホール９には、ビット線としてのAl配線
11が設けられている。こうした構造のダイナミックメモ
リセルにおいて、キャパシタ電極７とN-型層４からキャ
パシタ部が構成され、かつトランスファ・ゲート電極６
とソース，ドレイン領域2,3とからトランジスタが構成
され、キャパシタのしきい値をトランスファ・ゲート電
極６のしきい値より小さくしてキャパシタ部の容量の増
大を図ったことを特徴とする。
また、同様な公知例として、特公昭55-46597,特公昭5
7-113281,特公昭56-124260が知られている。これらは、
いずれもキャパシタ部に不純物を導入してセルキャパシ
タのしきい値を負（デプリーション型）としたものであ
る。
7-113281,特公昭56-124260が知られている。これらは、
いずれもキャパシタ部に不純物を導入してセルキャパシ
タのしきい値を負（デプリーション型）としたものであ
る。
更に、学術文献として、例えばIEEE J.of Solid Stat
e circuit vol.SC-17（1978）pp.951又はIEDM Tech.Di
g.（1982）pp.616にも同様の問題が論じられている。即
ち、これらはセルキャパシタのポリシリコン電極を0Vと
し、いわゆるHi-Cセルを採用したとき、セルキャパシタ
ンスの減少分をある値以下にするための条件を論じたも
のである。以上の文献あるいは公知例は、いずれもセル
キャパシタの容量に注目したものである。
e circuit vol.SC-17（1978）pp.951又はIEDM Tech.Di
g.（1982）pp.616にも同様の問題が論じられている。即
ち、これらはセルキャパシタのポリシリコン電極を0Vと
し、いわゆるHi-Cセルを採用したとき、セルキャパシタ
ンスの減少分をある値以下にするための条件を論じたも
のである。以上の文献あるいは公知例は、いずれもセル
キャパシタの容量に注目したものである。
しかしながら、従来技術によれば、N-型層４の濃度に
起因してソフトエラーが生ずるという問題があった。以
下、これについて詳述する。
起因してソフトエラーが生ずるという問題があった。以
下、これについて詳述する。
まず、セルのキャパシタを0Vにする場合、N-型層４の
電位を正にしたときのキャパシタ部のバンドダイヤグラ
ムを第３図に示す。同図において、N-型層４には電子15
が蓄積されており、ダイナミックメモリはこの電子の量
の大小で情報を記憶する。また、N-型層４とゲートの電
位差が大きいときは、ゲート酸化膜５とN-型層４の界面
にホール16の反転層が生ずる。ここで、ホールの反転層
が生ずる条件は、N-型層４の電位をVn、キャパシタ電極
７の電位をVg、単位電荷をｑ、N-型層４の表面不純物濃
度をNs、シリコンの誘電率をε、ビルトインポテンシャ
ルをφｆ、ゲート酸化膜５の単位面積当りの静電容量を
Ｃ、前記N-型層４とキャパシタ電極７とのフラットバン
ド電位差をVFBとするとき、次式（１）が成立する。
電位を正にしたときのキャパシタ部のバンドダイヤグラ
ムを第３図に示す。同図において、N-型層４には電子15
が蓄積されており、ダイナミックメモリはこの電子の量
の大小で情報を記憶する。また、N-型層４とゲートの電
位差が大きいときは、ゲート酸化膜５とN-型層４の界面
にホール16の反転層が生ずる。ここで、ホールの反転層
が生ずる条件は、N-型層４の電位をVn、キャパシタ電極
７の電位をVg、単位電荷をｑ、N-型層４の表面不純物濃
度をNs、シリコンの誘電率をε、ビルトインポテンシャ
ルをφｆ、ゲート酸化膜５の単位面積当りの静電容量を
Ｃ、前記N-型層４とキャパシタ電極７とのフラットバン
ド電位差をVFBとするとき、次式（１）が成立する。
式（１）は公知である。しかるに、最近、ホールの反転
層が存在するとき、ダイナミックメモリのソフトエラー
が増大することが、明らかになった。これは、ダイナミ
ックメモリにとって重大な問題点である。
層が存在するとき、ダイナミックメモリのソフトエラー
が増大することが、明らかになった。これは、ダイナミ
ックメモリにとって重大な問題点である。
即ち、第３図に示すようなホールの反転層が生じた状
態でα線がセルに入射すると、α線によって生じた電子
はN-型層４に集まるが、このときホールの反転層が存在
するためにN-型層４の電位と基板表面電位の差は一定値
のままN-型層４の電位が上昇する。従って、このとき充
放電されるのはN-型層４の基板１間のキャパシタンス
で、これはゲート酸化膜５のキャパシタンスに比べ非常
に小さいため、少量の電子によりN-型層４の電位が低下
する。これは、セルの記憶の破壊を意味し、ソフトエラ
ーが生じる。なお、仮に上記ホールの反転層がなけれ
ば、α線によって生じた電子はゲート酸化膜５のキャパ
シタンスを充電する必要があり、電位の低下は小さい。
態でα線がセルに入射すると、α線によって生じた電子
はN-型層４に集まるが、このときホールの反転層が存在
するためにN-型層４の電位と基板表面電位の差は一定値
のままN-型層４の電位が上昇する。従って、このとき充
放電されるのはN-型層４の基板１間のキャパシタンス
で、これはゲート酸化膜５のキャパシタンスに比べ非常
に小さいため、少量の電子によりN-型層４の電位が低下
する。これは、セルの記憶の破壊を意味し、ソフトエラ
ーが生じる。なお、仮に上記ホールの反転層がなけれ
ば、α線によって生じた電子はゲート酸化膜５のキャパ
シタンスを充電する必要があり、電位の低下は小さい。
第４図に、上記現象の実測値と上記のモデルに基づく
計算値によるソフトエラー率の特性図を示す。同図によ
り、両者の一致はよく上記のモデルが良いことを示して
いる。また、酸化膜厚を減していくと、セル容量の増大
に伴いソフトエラー率は下がっていくが、ホールの反転
層が生ずる時点でソフトエラー率が増加に転ずることが
明らかである。なお、第４図では、N-型層４の表面濃度
Nsは約２×1018cm-3で一定であり、かつVg＝0V,Vn-＝5V
としている。
計算値によるソフトエラー率の特性図を示す。同図によ
り、両者の一致はよく上記のモデルが良いことを示して
いる。また、酸化膜厚を減していくと、セル容量の増大
に伴いソフトエラー率は下がっていくが、ホールの反転
層が生ずる時点でソフトエラー率が増加に転ずることが
明らかである。なお、第４図では、N-型層４の表面濃度
Nsは約２×1018cm-3で一定であり、かつVg＝0V,Vn-＝5V
としている。
本発明は上記事情に鑑みてなされたもので、ソフトエ
ラーを抑制し得るダイナミックメモリセルを提供するこ
とを目的とする。
ラーを抑制し得るダイナミックメモリセルを提供するこ
とを目的とする。
［発明の概要］ 本願第１の発明は、Ｎ型の半導体不純物層とこの半導
体不純物層に対して絶縁膜を介して設けられたキャパシ
タ電極から構成されるキャパシタ部を具備し、このキャ
パシタ部に蓄積された電荷量の大小によって情報を記憶
するダイナミックメモリセルにおいて、上記半導体不純
物層と上記キャパシタ電極間の印加電圧と上記半導体不
純物層中の表面不純物濃度Nsとの関係が下記式（２）を
満足することを特徴とするダイナミックメモリセルであ
る。
体不純物層に対して絶縁膜を介して設けられたキャパシ
タ電極から構成されるキャパシタ部を具備し、このキャ
パシタ部に蓄積された電荷量の大小によって情報を記憶
するダイナミックメモリセルにおいて、上記半導体不純
物層と上記キャパシタ電極間の印加電圧と上記半導体不
純物層中の表面不純物濃度Nsとの関係が下記式（２）を
満足することを特徴とするダイナミックメモリセルであ
る。
但し、上記式において、VnはＮ型の半導体不純物層の
電位、Vgはキャパシタ電極の電位、ｑは単位電荷、Nsは
上記半導体不純物層の表面不純物濃度、εは上記半導体
不純物層における半導体の誘電率、φｆはビルトインポ
テンシャル、Ｃは上記絶縁膜の単位面積当りの静電容
量、VFBは上記半導体不純物層とキャパシタ電極とのフ
ラットバンド電位差を示す。
電位、Vgはキャパシタ電極の電位、ｑは単位電荷、Nsは
上記半導体不純物層の表面不純物濃度、εは上記半導体
不純物層における半導体の誘電率、φｆはビルトインポ
テンシャル、Ｃは上記絶縁膜の単位面積当りの静電容
量、VFBは上記半導体不純物層とキャパシタ電極とのフ
ラットバンド電位差を示す。
本願第２の発明は、Ｎ型の半導体不純物層とこの半導
体不純物層に対して絶縁膜を介して設けられたキャパシ
タ電極から構成されるキャパシタ部を具備し、このキャ
パシタ部に蓄積された電荷量の大小によって情報を記憶
するダイナミックメモリセルにおいて、キャパシタ部に
電荷を蓄積する際に、上記半導体不純物層中の電位が上
記キャパシタ電極の電位に対して正となる電位をキャパ
シタ電極に印加しても、上記Ｎ型の半導体不純物層と上
記絶縁膜との界面にホールの反転層が形成されないよう
に上記半導体不純物層中の不純物濃度を設定することを
特徴とするダイナミックメモリセルである。
体不純物層に対して絶縁膜を介して設けられたキャパシ
タ電極から構成されるキャパシタ部を具備し、このキャ
パシタ部に蓄積された電荷量の大小によって情報を記憶
するダイナミックメモリセルにおいて、キャパシタ部に
電荷を蓄積する際に、上記半導体不純物層中の電位が上
記キャパシタ電極の電位に対して正となる電位をキャパ
シタ電極に印加しても、上記Ｎ型の半導体不純物層と上
記絶縁膜との界面にホールの反転層が形成されないよう
に上記半導体不純物層中の不純物濃度を設定することを
特徴とするダイナミックメモリセルである。
本願第３の発明は、Ｐ型の半導体不純物層とこの半導
体不純物層に対して絶縁膜を介して設けられたキャパシ
タ電極から構成されるキャパシタ部を具備し、このキャ
パシタ部に蓄積された電荷量の大小によって情報を記憶
するダイナミックメモリセルにおいて、キャパシタ部に
電荷を蓄積する際に、上記半導体不純物層中の電位が上
記キャパシタ電極の電位に対して負となる電位をキャパ
シタ電極に印加しても、上記Ｐ型の半導体不純物層と上
記絶縁膜との界面に電子の反転層が形成されないように
上記半導体不純物層中の不純物濃度を設定することを特
徴とするダイナミックメモリセルである。
体不純物層に対して絶縁膜を介して設けられたキャパシ
タ電極から構成されるキャパシタ部を具備し、このキャ
パシタ部に蓄積された電荷量の大小によって情報を記憶
するダイナミックメモリセルにおいて、キャパシタ部に
電荷を蓄積する際に、上記半導体不純物層中の電位が上
記キャパシタ電極の電位に対して負となる電位をキャパ
シタ電極に印加しても、上記Ｐ型の半導体不純物層と上
記絶縁膜との界面に電子の反転層が形成されないように
上記半導体不純物層中の不純物濃度を設定することを特
徴とするダイナミックメモリセルである。
［発明の実施例］ 以下、本発明の一実施例を説明する。なお、本発明に
係るダイナミックメモリセルは、既述した第２図のもの
とN-型層を除いて同じ構造を有しているため、要点のみ
を説明する。
係るダイナミックメモリセルは、既述した第２図のもの
とN-型層を除いて同じ構造を有しているため、要点のみ
を説明する。
即ち、このダイナミックメモリセルのキャパシタ部の
ゲート酸化膜５の厚みは、100〜300Åである。また、こ
の範囲で前述した式（２）を満足するN-型層４には不純
物として砒素をドープし、その不純物濃度Nsは、例えば
〜1019cm-3である。更に、キャパシタ電極７としては、
厚さ3000Åでリンをドープした多結晶シリコンを使っ
た。
ゲート酸化膜５の厚みは、100〜300Åである。また、こ
の範囲で前述した式（２）を満足するN-型層４には不純
物として砒素をドープし、その不純物濃度Nsは、例えば
〜1019cm-3である。更に、キャパシタ電極７としては、
厚さ3000Åでリンをドープした多結晶シリコンを使っ
た。
しかして、本発明によれば、キャパシタ部の一部を構
成するN-型層４の不純物濃度Nsを〜1019cm-3と前述した
式（２）を満足するように構成するため、ゲート酸化膜
５の厚みを減少させてもソフトエラー率の上昇を回避で
きる。事実、このことは第１図より明らかである。同図
より、例えば酸化膜厚を120Åとすると、従来のソフト
エラー率は約104であるのに対し、本発明によるそれは
約102である。
成するN-型層４の不純物濃度Nsを〜1019cm-3と前述した
式（２）を満足するように構成するため、ゲート酸化膜
５の厚みを減少させてもソフトエラー率の上昇を回避で
きる。事実、このことは第１図より明らかである。同図
より、例えば酸化膜厚を120Åとすると、従来のソフト
エラー率は約104であるのに対し、本発明によるそれは
約102である。
また、前述の式（２）を満たさないとソフトエラー率
が急激に劣化するため、不純物濃度としては例えば電源
電圧が40％程度変動しても（２）式を満たすようにする
方が、より好ましい。
が急激に劣化するため、不純物濃度としては例えば電源
電圧が40％程度変動しても（２）式を満たすようにする
方が、より好ましい。
なお、上記実施例では、絶縁膜としてゲート酸化膜を
用いたが、これに限らず、例えば窒化シリコン膜、ある
いは前記酸化膜と窒化シリコン膜との積層膜でもよい。
この際、式（２）のＣとして該当する絶縁膜の単位面積
当りのキャパシタンスを代入する。
用いたが、これに限らず、例えば窒化シリコン膜、ある
いは前記酸化膜と窒化シリコン膜との積層膜でもよい。
この際、式（２）のＣとして該当する絶縁膜の単位面積
当りのキャパシタンスを代入する。
上記実施例では、キャパシタ電極の材料として多結晶
シリコンを用いたが、これに限らず、例えば金属，金属
硅化物、あるいはこれらのうち複数の積層膜を用いても
よい。また、キャパシタ電極の電位を0Vとしたが、これ
に限らず、例えば電源電圧が5Vで、キャパシタ電極の電
位が2.5Vとした場合等も式（２）は適用できる。
シリコンを用いたが、これに限らず、例えば金属，金属
硅化物、あるいはこれらのうち複数の積層膜を用いても
よい。また、キャパシタ電極の電位を0Vとしたが、これ
に限らず、例えば電源電圧が5Vで、キャパシタ電極の電
位が2.5Vとした場合等も式（２）は適用できる。
上記実施例では、N-型層をＰ型のシリコン基板表面に
設けた場合について述べたが、これに限らず、Ｎ型のシ
リコン基板表面にＰウェルを形成し、このＰウェル表面
にN-型層を設けてもよい。また、Ｎ型のシリコン基板を
用い、この基板表面にP-型層を用いてもよい。このP-型
層を形成したダイナミックメモリセルの場合、各部の電
位をすべて逆符号にすれば素子は同様に動作する。な
お、この場合、前述のホール反転層は電子反転層と読み
かえればよく、かつ式（１），（２）の左辺の代りに左
辺をその絶対値でおきかえればよい。要約すれば、上記
実施例の場合、N-型層とキャパシタ電極とでキャパシタ
部を形成し、前記電極の電位（例えば0V）に対してN-型
層の電位（例えば5V）が正の場合は、N-型層と絶縁膜の
界面にホールの反転層が形成されないようにすればよ
い。一方、P-型層を有したセルの場合、P-型層とキャパ
シタ電極とでキャパシタ部を形成し、電極の電位に対し
てP-型層の電位が負の場合は、P-型層と絶縁膜の界面に
電子の反転層が形成されないようにすればよい。
設けた場合について述べたが、これに限らず、Ｎ型のシ
リコン基板表面にＰウェルを形成し、このＰウェル表面
にN-型層を設けてもよい。また、Ｎ型のシリコン基板を
用い、この基板表面にP-型層を用いてもよい。このP-型
層を形成したダイナミックメモリセルの場合、各部の電
位をすべて逆符号にすれば素子は同様に動作する。な
お、この場合、前述のホール反転層は電子反転層と読み
かえればよく、かつ式（１），（２）の左辺の代りに左
辺をその絶対値でおきかえればよい。要約すれば、上記
実施例の場合、N-型層とキャパシタ電極とでキャパシタ
部を形成し、前記電極の電位（例えば0V）に対してN-型
層の電位（例えば5V）が正の場合は、N-型層と絶縁膜の
界面にホールの反転層が形成されないようにすればよ
い。一方、P-型層を有したセルの場合、P-型層とキャパ
シタ電極とでキャパシタ部を形成し、電極の電位に対し
てP-型層の電位が負の場合は、P-型層と絶縁膜の界面に
電子の反転層が形成されないようにすればよい。
以上詳述した如く本発明によれば、キャパシタ部の一
部を構成する不純物層の濃度を所定の値に設定すること
により、ソフトエラーを抑制し得る素子特性の良好なダ
イナミックメモリセルを提供できるものである。
部を構成する不純物層の濃度を所定の値に設定すること
により、ソフトエラーを抑制し得る素子特性の良好なダ
イナミックメモリセルを提供できるものである。
第１図は本発明の一実施例に係るダイナミックメモリセ
ルにおけるソフトエラー率の特性図、第２図は従来のダ
イナミックメモリセルの断面図、第３図はこのダイナミ
ックメモリセルのキャパシタ部のバンドダイアグラム、
第４図は同ダイナミックメモリセルにおけるソフトエラ
ー率の特性図である。 １……Ｐ型のシリコン基板、２……N+型のソース領域、
３……N+型のドレイン領域、５……ゲート酸化膜、６…
…トランスファ・ゲート電極、７……キャパシタ電極、
９……コンタクトホール、10……Al配線。
ルにおけるソフトエラー率の特性図、第２図は従来のダ
イナミックメモリセルの断面図、第３図はこのダイナミ
ックメモリセルのキャパシタ部のバンドダイアグラム、
第４図は同ダイナミックメモリセルにおけるソフトエラ
ー率の特性図である。 １……Ｐ型のシリコン基板、２……N+型のソース領域、
３……N+型のドレイン領域、５……ゲート酸化膜、６…
…トランスファ・ゲート電極、７……キャパシタ電極、
９……コンタクトホール、10……Al配線。
Claims (9)
- 【請求項１】Ｎ型の半導体不純物層とこの半導体不純物
層に対して絶縁膜を介して設けられたキャパシタ電極か
ら構成されるキャパシタ部を具備し、このキャパシタ部
に蓄積された電荷量の大小によって情報を記憶するダイ
ナミックメモリセルにおいて、 上記半導体不純物層と上記キャパシタ電極間の印加電圧
と上記半導体不純物層中の表面不純物濃度Nsとの関係が
下記式を満足することを特徴とするダイナミックメモリ
セル。 但し、上記式において、VnはＮ型の半導体不純物層の電
位、Vgはキャパシタ電極の電位、ｑは単位電荷、Nsは上
記半導体不純物層の表面不純物濃度、εは上記半導体不
純物層における半導体の誘電率、φｆはビルトインポテ
ンシャル、Ｃは上記絶縁膜の単位面積当りの静電容量、
VFBは上記半導体不純物層とキャパシタ電極とのフラッ
トバンド電位差を示す。 - 【請求項２】Ｎ型の半導体不純物層とこの半導体不純物
層に対して絶縁膜を介して設けられたキャパシタ電極か
ら構成されるキャパシタ部を具備し、このキャパシタ部
に蓄積された電荷量の大小によって情報を記憶するダイ
ナミックメモリセルにおいて、 キャパシタ部に電荷を蓄積する際に、上記半導体不純物
層中の電位が上記キャパシタ電極の電位に対して正とな
る電位をキャパシタ電極に印加しても、上記Ｎ型の半導
体不純物層と上記絶縁膜との界面にホールの反転層が形
成されないように上記半導体不純物層中の不純物濃度を
設定することを特徴とするダイナミックメモリセル。 - 【請求項３】電源電圧の40％増減の電圧で動作させて
も、第２のキャリアの濃度が第１のキャリアのそれより
も小さいことを特徴とする特許請求の範囲第２項記載の
ダイナミックメモリセル。 - 【請求項４】キャパシタ電極が不純物をドープした多結
晶シリコンからなることを特徴とする特許請求の範囲第
２項記載のダイナミックメモリセル。 - 【請求項５】絶縁膜がシリコン酸化膜，窒化膜，もしく
はこれらの積層構造であることを特徴とする特許請求の
範囲第２項記載のダイナミックメモリセル。 - 【請求項６】Ｐ型の半導体不純物層とこの半導体不純物
層に対して絶縁膜を介して設けられたキャパシタ電極か
ら構成されるキャパシタ部を具備し、このキャパシタ部
に蓄積された電荷量の大小によって情報を記憶するダイ
ナミックメモリセルにおいて、 キャパシタ部に電荷を蓄積する際に、上記半導体不純物
層中の電位が上記キャパシタ電極の電位に対して負とな
る電位をキャパシタ電極に印加しても、上記Ｐ型の半導
体不純物層と上記絶縁膜との界面に電子の反転層が形成
されないように上記半導体不純物層中の不純物濃度を設
定することを特徴とするダイナミックメモリセル。 - 【請求項７】電源電圧の40％増減の電圧で動作させて
も、第２のキャリアの濃度が第１のキャリアのそれより
も小さいことを特徴とする特許請求の範囲第６項記載の
ダイナミックメモリセル。 - 【請求項８】キャパシタ電極が不純物をドープした多結
晶シリコンからなることを特徴とする特許請求の範囲第
６項記載のダイナミックメモリセル。 - 【請求項９】絶縁膜がシリコン酸化膜，窒化膜，もしく
はこれらの積層構造であることを特徴とする特許請求の
範囲第６項記載のダイナミックメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193209A JP2507292B2 (ja) | 1984-09-14 | 1984-09-14 | ダイナミツクメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193209A JP2507292B2 (ja) | 1984-09-14 | 1984-09-14 | ダイナミツクメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6171663A JPS6171663A (ja) | 1986-04-12 |
| JP2507292B2 true JP2507292B2 (ja) | 1996-06-12 |
Family
ID=16304112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59193209A Expired - Lifetime JP2507292B2 (ja) | 1984-09-14 | 1984-09-14 | ダイナミツクメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507292B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124260A (en) * | 1981-02-23 | 1981-09-29 | Hitachi Ltd | 1-transistor type memory cell |
-
1984
- 1984-09-14 JP JP59193209A patent/JP2507292B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6171663A (ja) | 1986-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |