JPS6171663A - ダイナミツクメモリセル - Google Patents
ダイナミツクメモリセルInfo
- Publication number
- JPS6171663A JPS6171663A JP59193209A JP19320984A JPS6171663A JP S6171663 A JPS6171663 A JP S6171663A JP 59193209 A JP59193209 A JP 59193209A JP 19320984 A JP19320984 A JP 19320984A JP S6171663 A JPS6171663 A JP S6171663A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- carriers
- dynamic memory
- concentration
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 239000000969 carrier Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 230000000779 depleting effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 50
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241000191291 Abies alba Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005238 degreasing Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイナミックメモリセルに関し、特にキャパシ
タ部の基板側電極となる不純物層に改良を加えたダイナ
ミックメモリセルに係わる。
タ部の基板側電極となる不純物層に改良を加えたダイナ
ミックメモリセルに係わる。
周知の如く、ＭＯ８技術によるいわゆる１トランジスタ
メモリセルが知られている。更に、メモリセルに含まれ
るキャパシタに関しては、キヤ／９７タの一方の電極と
なる電極例えば不純物層を半導体基板表面に形成し、そ
の基板表面の不純物濃度を制御してよυ高性能のメモリ
セルを実現する技術がすでに提案されている（例えば特
公昭５３−６７３８８参照）。
メモリセルが知られている。更に、メモリセルに含まれ
るキャパシタに関しては、キヤ／９７タの一方の電極と
なる電極例えば不純物層を半導体基板表面に形成し、そ
の基板表面の不純物濃度を制御してよυ高性能のメモリ
セルを実現する技術がすでに提案されている（例えば特
公昭５３−６７３８８参照）。
従来、ダイナミックセルとしては、第２図に示すものが
知られている。図中の１は、例えばＰ型のシリコン基板
である。この基板１０表面には、Ｎ＋型のソース領域２
、ドレイン領域３及びソース領域２に接したＮ−型層４
が夫々設けられている。前記Ｎ−型層４はリン又は砒素
をイオン注入あるいは拡散により形成される。前記ソー
ス ）！レイン領域２，３のチャネル領域上にはゲート
酸化膜を介してトランスファ・ダート電極６が設げられ
ている。前記Ｎ−型層４上には、ケ゛−ト酸化膜５を介
して多結晶シリコンからなる電位Ｏｖのキャノ９シタ電
極７が設けられている。これら電極６，７等を含む基板
全面には層間絶縁膜８が設けられ、該眉間絶縁膜８のド
レイン領域３に対応する部分にコンタクトホール９が開
口されている。このコンタクトホール９には、ビット線
としてのＡｔ配線１１が設げられている。こうした構造
のダイナミックメモリセルにおいて、キャノ９シタ電極
７とＮ−″型層４からキャパシタ部が構成され、かつト
ランスファ・デート電極６とソース、ドレイン領域２，
３とからトランジスタが構成され、キャノ々シタのしき
い値をトランスファ・ダート電極６のしきい値よシ小さ
くしてキャパシタ部の容量の増大を図ったことを特徴と
する。
知られている。図中の１は、例えばＰ型のシリコン基板
である。この基板１０表面には、Ｎ＋型のソース領域２
、ドレイン領域３及びソース領域２に接したＮ−型層４
が夫々設けられている。前記Ｎ−型層４はリン又は砒素
をイオン注入あるいは拡散により形成される。前記ソー
ス ）！レイン領域２，３のチャネル領域上にはゲート
酸化膜を介してトランスファ・ダート電極６が設げられ
ている。前記Ｎ−型層４上には、ケ゛−ト酸化膜５を介
して多結晶シリコンからなる電位Ｏｖのキャノ９シタ電
極７が設けられている。これら電極６，７等を含む基板
全面には層間絶縁膜８が設けられ、該眉間絶縁膜８のド
レイン領域３に対応する部分にコンタクトホール９が開
口されている。このコンタクトホール９には、ビット線
としてのＡｔ配線１１が設げられている。こうした構造
のダイナミックメモリセルにおいて、キャノ９シタ電極
７とＮ−″型層４からキャパシタ部が構成され、かつト
ランスファ・デート電極６とソース、ドレイン領域２，
３とからトランジスタが構成され、キャノ々シタのしき
い値をトランスファ・ダート電極６のしきい値よシ小さ
くしてキャパシタ部の容量の増大を図ったことを特徴と
する。
また、同様な公知例として、特公昭５５−４６５９７
。
。
特公昭５７−１１３２８１ 、特公昭５６−１２４２６
０が知られている。これらは、いずれもキャパシタ部に
不純物を導入してセルキャパシタのしきい値を負（デグ
リーシ璽ン凰）としたものである。
０が知られている。これらは、いずれもキャパシタ部に
不純物を導入してセルキャパシタのしきい値を負（デグ
リーシ璽ン凰）としたものである。
更に、学術文献として、例えばＩＥＥＦ、Ｊ、 ｏｆＳ
ｏｌｉｄ ５ｔａｔｅ ｅｉｒｅｕｉｔ ｖｏｌ、 ５
Ｃ−１７（１９７８）ｐｐ。
ｏｌｉｄ ５ｔａｔｅ ｅｉｒｅｕｉｔ ｖｏｌ、 ５
Ｃ−１７（１９７８）ｐｐ。
９５１又はＩＫＤＭ Ｔａｃｈ、 Ｄｉｇ、 （１９８
２） ｐｐ−６１６にも同様の問題が論じられている。
２） ｐｐ−６１６にも同様の問題が論じられている。
即ち、これらはセルキャパシタのポリシリコン電極をＱ
Ｖとし、いわゆるＨｉ−Ｃセルを採用したとき、セルキ
ャ・２シタンスの減少分をある値以下にするための条件
を論じたものである。以上の文献あるいは公知例は、い
ずれもセルキャパシタの容量に注目したものである。
Ｖとし、いわゆるＨｉ−Ｃセルを採用したとき、セルキ
ャ・２シタンスの減少分をある値以下にするための条件
を論じたものである。以上の文献あるいは公知例は、い
ずれもセルキャパシタの容量に注目したものである。
しかしながら、従来技術によれば、Ｎ−型層４の濃度に
起因してソフトエラーが生ずるという問題があった。以
下、これについて詳述する。
起因してソフトエラーが生ずるという問題があった。以
下、これについて詳述する。
まず、セルのキャパシタをＯＶＫする場合、Ｎ〜〜層４
の電位を正にしたときのキヤ・々シタ部のバンドダイヤ
グラムを第３図に示す。同図において、Ｎ−型層４には
電子１５が蓄積されており、ダイナミックメモリはこの
電子の量の大小で情報を記憶する。また、Ｎ−ｆｉ層４
とダートの電位差が大きいときは、ケ゛−ト酸化ＩＸ５
とＮ−型層４の界面にホール１６０反転層が生ずる。
の電位を正にしたときのキヤ・々シタ部のバンドダイヤ
グラムを第３図に示す。同図において、Ｎ−型層４には
電子１５が蓄積されており、ダイナミックメモリはこの
電子の量の大小で情報を記憶する。また、Ｎ−ｆｉ層４
とダートの電位差が大きいときは、ケ゛−ト酸化ＩＸ５
とＮ−型層４の界面にホール１６０反転層が生ずる。
ここで、ホールの反転層が生ずる条件は、Ｎ−型層４の
電位をｖｎ″、キャパシタ電極７の電位をｖｇ、ケ゛−
ト酸化膜５の単位面積当９の静電容量をＣ、ビルトイン
ポテンシャルを２φｔ、単位電荷をｑ、Ｎ〜型型層４我 リコンの比誘電率をεとするとき、 となる。式（１）は公知である。しかるに、最近、ホー
ルの反転層が存在するとき、ダイナミックメモリのソフ
トエラーが増大することが、明らかになった。これは、
ダイナミックメモリにとって重大な問題点である。
電位をｖｎ″、キャパシタ電極７の電位をｖｇ、ケ゛−
ト酸化膜５の単位面積当９の静電容量をＣ、ビルトイン
ポテンシャルを２φｔ、単位電荷をｑ、Ｎ〜型型層４我 リコンの比誘電率をεとするとき、 となる。式（１）は公知である。しかるに、最近、ホー
ルの反転層が存在するとき、ダイナミックメモリのソフ
トエラーが増大することが、明らかになった。これは、
ダイナミックメモリにとって重大な問題点である。
即ち、第３図に示すようなホールの反転層が生じた状態
でα線がセルに入射すると、α線によって生じた電子は
Ｎ−型層４に集まるが、このときホールの反転層が存在
するためにＮ−ｉ層４の電位と基板表面電位の差は一定
値のままＮ−ｉ層４の電位が上昇する。従って、このと
き充放電されるのはＮ−型層４０基板１間のキャパシタ
ンスで、これはグー）［化膜５のキャパシタンスに比べ
非常に小さいため，少量の電子によ，９Ｎ−型層４の電
位が低下する。これは、セルの記憶の破壊を意味し、ソ
フトエラーが生じる。なお、仮に上記ホールの反転層が
なければ、α線に二って生じた電子はダート酸化膜５の
キヤ・ぐシタンスを充電する必要があシ、電位の低下は
小さい。
でα線がセルに入射すると、α線によって生じた電子は
Ｎ−型層４に集まるが、このときホールの反転層が存在
するためにＮ−ｉ層４の電位と基板表面電位の差は一定
値のままＮ−ｉ層４の電位が上昇する。従って、このと
き充放電されるのはＮ−型層４０基板１間のキャパシタ
ンスで、これはグー）［化膜５のキャパシタンスに比べ
非常に小さいため，少量の電子によ，９Ｎ−型層４の電
位が低下する。これは、セルの記憶の破壊を意味し、ソ
フトエラーが生じる。なお、仮に上記ホールの反転層が
なければ、α線に二って生じた電子はダート酸化膜５の
キヤ・ぐシタンスを充電する必要があシ、電位の低下は
小さい。
第４図に、上記現象の実測値と上記のモデルに基づく計
算値によるソフトエラー率の特性図を示す。同図により
、両者の一致はよく上記のモデルが良いことを示してい
る。また、醸化膜厚を減していくと、セル容量の増大に
伴いソフトエラー率は下がっていくが、ホールの反転層
が生ずる時点でソフトエラー率が増加に転することが明
らかである。なお、第４図では、Ｎ−型層４の表面濃度
Ｎ３は約２Ｘ１０ ｃｍ で一定であり、かツＶｇ
＝ＯＶ 、 Ｖｎ−＝５Ｖとしている。
算値によるソフトエラー率の特性図を示す。同図により
、両者の一致はよく上記のモデルが良いことを示してい
る。また、醸化膜厚を減していくと、セル容量の増大に
伴いソフトエラー率は下がっていくが、ホールの反転層
が生ずる時点でソフトエラー率が増加に転することが明
らかである。なお、第４図では、Ｎ−型層４の表面濃度
Ｎ３は約２Ｘ１０ ｃｍ で一定であり、かツＶｇ
＝ＯＶ 、 Ｖｎ−＝５Ｖとしている。
本発明は上記事情に鑑みてなされたもので、ソフトエラ
ーを抑制し得るダイ弁ぐ・ツ５ソζｆｆｉ供することを
目的とする。
ーを抑制し得るダイ弁ぐ・ツ５ソζｆｆｉ供することを
目的とする。
本発明は、ダート電圧が不純物層に蓄えられた第１のキ
ャリアを空乏化する方向に印加される方式であυ、かつ
前記不純物層と絶縁膜の界面に存在する前記キャリアと
反対の電荷をもつ第２のキャリアの濃度が、第１のキャ
リアのそれより小さいことを特徴とし、これによシホー
ルの反転層が形成されないようにし、ソフトエラーを抑
制しようとしたものである。このことは、具体的には次
式（２）を満足するように不純物層の濃度Ｎ３を定めれ
ばよいことを意味する。
ャリアを空乏化する方向に印加される方式であυ、かつ
前記不純物層と絶縁膜の界面に存在する前記キャリアと
反対の電荷をもつ第２のキャリアの濃度が、第１のキャ
リアのそれより小さいことを特徴とし、これによシホー
ルの反転層が形成されないようにし、ソフトエラーを抑
制しようとしたものである。このことは、具体的には次
式（２）を満足するように不純物層の濃度Ｎ３を定めれ
ばよいことを意味する。
し
〔発明の実施例〕
以下、本発明の一実施例を説明する。なお、本発明に係
るダイナミックメモリセルは、既述した第２図のものと
Ｎ−ｆｉ層を除いて同じ構造を有しているため、要点の
みを説明する。
るダイナミックメモリセルは、既述した第２図のものと
Ｎ−ｆｉ層を除いて同じ構造を有しているため、要点の
みを説明する。
即ち、このダイナミックメモリセルのキャパシタ部のダ
ート酸化膜５の厚みは、１００〜３００Ｘである。また
、この範囲で前述した式（２）を満足するＮ″″型層４
には不純物として砒素をドープし、その不純物濃度Ｎ、
は、例えば〜１０”ｃｍ−’である。
ート酸化膜５の厚みは、１００〜３００Ｘである。また
、この範囲で前述した式（２）を満足するＮ″″型層４
には不純物として砒素をドープし、その不純物濃度Ｎ、
は、例えば〜１０”ｃｍ−’である。
更に、キャパシタ電極７としては、厚さ３０００Ｘでリ
ンをドープした多結晶シリコンを使った。
ンをドープした多結晶シリコンを使った。
しかして、本発明によれば、キャパシタ部の一部を構成
するＮ−型層４の不純物濃度Ｎ３を〜１０１９ｃｍ−’
と前述した式（２）を満足するように構成するため、ｆ
−）酸化膜５の厚みを減少させてもソフトエラー率の上
昇を回避できる。事実、このことは第１図より明らかで
ある。同図よシ、例えば酸化膜厚を１２０Ｘとすると、
従来のソフトエラー率は約１０４であるのに対し、本発
明によるそれは約１０ である。
するＮ−型層４の不純物濃度Ｎ３を〜１０１９ｃｍ−’
と前述した式（２）を満足するように構成するため、ｆ
−）酸化膜５の厚みを減少させてもソフトエラー率の上
昇を回避できる。事実、このことは第１図より明らかで
ある。同図よシ、例えば酸化膜厚を１２０Ｘとすると、
従来のソフトエラー率は約１０４であるのに対し、本発
明によるそれは約１０ である。
甘だ、前述の式（２）を満たさないとソフトエラー率が
急激に劣化するため、不純物濃度としては例えば電源電
圧が４０チ程度変動しても（２）式を満たすようにする
方が、よシ好ましい。
急激に劣化するため、不純物濃度としては例えば電源電
圧が４０チ程度変動しても（２）式を満たすようにする
方が、よシ好ましい。
なお、上記実施例では、絶縁膜としてケ°−ト酸化膜を
用いたが、これに限らず、例えば窒化シリコン膜、ある
いは前記酸化膜と窒化シリコン膜との積層膜でもよい。
用いたが、これに限らず、例えば窒化シリコン膜、ある
いは前記酸化膜と窒化シリコン膜との積層膜でもよい。
この際、式（２）のＣとして該当する絶縁膜の単位面積
当りのキャパ７タンヌを代入する。
当りのキャパ７タンヌを代入する。
上記実施例では、キャパシタ電極の材料として多結晶シ
リコンを用いたが、これに限らず、例えば金属、金属硅
化物、あるいはこれらのうち複数の積層膜を用いてもよ
い。また、キャパシタ電極の電位をＱＶとしたが、これ
に限らず、例えば電源電圧が５ｖで、キャパシタ電極の
電位が２．５ｖとした場合等も式（２）は適用できる。
リコンを用いたが、これに限らず、例えば金属、金属硅
化物、あるいはこれらのうち複数の積層膜を用いてもよ
い。また、キャパシタ電極の電位をＱＶとしたが、これ
に限らず、例えば電源電圧が５ｖで、キャパシタ電極の
電位が２．５ｖとした場合等も式（２）は適用できる。
上記実施例では、Ｎ−型層をＰ型のシリコン基板表面に
設けた場合について述べたが、これに限らず、Ｎ型のシ
リコン基板表面にＰウェルを形成し、このＰウェル表面
にＮ−型層を設けてもよい。また、Ｎ型のシリコン基板
を用い、この基板表面にＰ−型層を用いてもよい。この
Ｐ−型層を形成したダイナミックメモリセルの場合、各
部の電位をすべて逆符号にすれば素子は同様に動作する
。なお、この場合、前述のホール反転層は電子反転層と
読みかえればよく、かつ式（１）。
設けた場合について述べたが、これに限らず、Ｎ型のシ
リコン基板表面にＰウェルを形成し、このＰウェル表面
にＮ−型層を設けてもよい。また、Ｎ型のシリコン基板
を用い、この基板表面にＰ−型層を用いてもよい。この
Ｐ−型層を形成したダイナミックメモリセルの場合、各
部の電位をすべて逆符号にすれば素子は同様に動作する
。なお、この場合、前述のホール反転層は電子反転層と
読みかえればよく、かつ式（１）。
（２）の左辺の代υに左辺をその絶対値でおきかえれば
よい。要約すれば、上記実施例の場合、Ｎ−型層とキャ
パシタ電極とでキャパシタ部を形成し、前記電極の電位
（例えばＱ’Ｖ）に対してＮ−型層の電位（例えば５ｖ
）が正の場合は、Ｎ−型層と絶縁膜の界面にホールの反
転層が形成されないようにすればよい。一方、Ｐ−型層
を有したセルの場合、Ｐ−型層とキャパシタ電極とでキ
ヤ・千シタ部を形成し、電極の電位がＰ″″型層の電位
に対してＰ−型層の電位が負の場合は、Ｐ−型層と絶縁
膜の界面に電子の反転層が形成されないようにすればよ
い。
よい。要約すれば、上記実施例の場合、Ｎ−型層とキャ
パシタ電極とでキャパシタ部を形成し、前記電極の電位
（例えばＱ’Ｖ）に対してＮ−型層の電位（例えば５ｖ
）が正の場合は、Ｎ−型層と絶縁膜の界面にホールの反
転層が形成されないようにすればよい。一方、Ｐ−型層
を有したセルの場合、Ｐ−型層とキャパシタ電極とでキ
ヤ・千シタ部を形成し、電極の電位がＰ″″型層の電位
に対してＰ−型層の電位が負の場合は、Ｐ−型層と絶縁
膜の界面に電子の反転層が形成されないようにすればよ
い。
以上詳述した如く本発明によれば、キャパシタ部の一部
を構成する不純物層の濃度を所定の値に設定することに
より、ソフトエラーを抑制し得る素子特性の良好なダイ
ナミックメモリセルを提供できるものである。
を構成する不純物層の濃度を所定の値に設定することに
より、ソフトエラーを抑制し得る素子特性の良好なダイ
ナミックメモリセルを提供できるものである。
第１図は本発明の一実施例に係るダイナミックメモリセ
ルにおけるソフトエラー率の特性図、第２図は従来のダ
イナミックメモリセルの断面図、第３図はこのダイナミ
ックメモリセルのキャパシタ部のバンドダイアグラム、
第４図は同ダイナミックメモリセルにおけるソフトエラ
ー率の特性図である。 １・・・Ｐ型のシリコン基板、２・・・Ｎ＋型のソース
領域、３・・・Ｎ＋型のドレイン領域、５・・・ダート
酸化膜、６・・・トランスファ・ｒ−ト電極、７・・・
キャパシタ電極、９・・・コンタクトホール、１ｏ・・
・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２ｒＡ 第３図 第４図 阪化乃灸厚 （人）
ルにおけるソフトエラー率の特性図、第２図は従来のダ
イナミックメモリセルの断面図、第３図はこのダイナミ
ックメモリセルのキャパシタ部のバンドダイアグラム、
第４図は同ダイナミックメモリセルにおけるソフトエラ
ー率の特性図である。 １・・・Ｐ型のシリコン基板、２・・・Ｎ＋型のソース
領域、３・・・Ｎ＋型のドレイン領域、５・・・ダート
酸化膜、６・・・トランスファ・ｒ−ト電極、７・・・
キャパシタ電極、９・・・コンタクトホール、１ｏ・・
・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２ｒＡ 第３図 第４図 阪化乃灸厚 （人）
Claims (4)
- （１）半導体基板表面の不純物層と、この上に絶縁膜を
介して設けられたキャパシタ電極から構成されるキャパ
シタ部を具備し、このキャパシタ部に蓄積された電荷量
の大小によって情報を記憶するダイナミックメモリセル
において、ゲート電圧が不純物層に蓄えられた第１のキ
ャリアを空乏化する方向に印加される方式であり、かつ
前記不純物層と絶縁膜の界面に存在する前記キャリアと
反対の電荷をもつ第２のキャリアの濃度が、第１のキャ
リアのそれより小さいことを特徴とするダイナミックメ
モリセル。 - （２）通常の動作電圧の１４０％増の電圧で動作させて
も、第２のキャリアの濃度が第１のキャリアのそれより
小さいことを特徴とする特許請求の範囲第１項記載のダ
イナミックメモリセル。 - （３）キャパシタ電極が不純物をドープした多結晶シリ
コンからなることを特徴とする特許請求の範囲第１項記
載のダイナミックメモリセル。 - （４）絶縁膜がシリコン酸化膜、窒化膜、もしくはこれ
らの積層構造であることを特徴とする特許請求の範囲第
１項記載のダイナミックメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193209A JP2507292B2 (ja) | 1984-09-14 | 1984-09-14 | ダイナミツクメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193209A JP2507292B2 (ja) | 1984-09-14 | 1984-09-14 | ダイナミツクメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6171663A true JPS6171663A (ja) | 1986-04-12 |
| JP2507292B2 JP2507292B2 (ja) | 1996-06-12 |
Family
ID=16304112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59193209A Expired - Lifetime JP2507292B2 (ja) | 1984-09-14 | 1984-09-14 | ダイナミツクメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507292B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124260A (en) * | 1981-02-23 | 1981-09-29 | Hitachi Ltd | 1-transistor type memory cell |
-
1984
- 1984-09-14 JP JP59193209A patent/JP2507292B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56124260A (en) * | 1981-02-23 | 1981-09-29 | Hitachi Ltd | 1-transistor type memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507292B2 (ja) | 1996-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3057661B2 (ja) | 半導体装置 | |
| US6950340B2 (en) | Asymmetric band-gap engineered nonvolatile memory device | |
| US4646118A (en) | Semiconductor memory device | |
| EP0112670A1 (en) | Semiconductor memory device having stacked capacitor-tape memory cells | |
| US6195292B1 (en) | Semiconductor memory with floating gate type FET | |
| JPS60220958A (ja) | 半導体集積回路装置 | |
| JPH0536991A (ja) | 半導体記憶装置 | |
| JPS60189964A (ja) | 半導体メモリ | |
| JPH03119765A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS5927102B2 (ja) | 半導体記憶装置 | |
| JPS63310162A (ja) | Ｍｉｓ型半導体記憶装置 | |
| JP2671899B2 (ja) | 半導体記憶装置 | |
| JPH028464B2 (ja) | ||
| JP3203709B2 (ja) | フローティングゲートを有する半導体装置及びその製造方法 | |
| JPS6171663A (ja) | ダイナミツクメモリセル | |
| US6121106A (en) | Method for forming an integrated trench capacitor | |
| KR20030065282A (ko) | 캐패시터를 갖는 반도체 장치 | |
| JPS6184053A (ja) | 半導体装置 | |
| JPH0782753B2 (ja) | ダイナミックメモリ装置 | |
| JPS6358959A (ja) | キヤパシタを有する電界効果型半導体装置 | |
| JPH05267654A (ja) | Ｍｏｓトランジスタ | |
| JPH0297063A (ja) | 半導体装置 | |
| JPS6113389B2 (ja) | ||
| JPS6053470B2 (ja) | 半導体メモリの製造方法 | |
| JPH0521742A (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |