KR940009635B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

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내용 없음.

Description

반도체 메모리장치 및 그 제조방법

제 1 도는 종래의 원통형 캐패시터를 갖춘 반도체 메모리장치를 도시한 단면도.

제 2a 도 및 제 2b 도는 종래와 본 발명에 의한 반도체 메모리장치의 캐패시터 스토리지전극을 각각 나타낸 개념도.

제 3a 도 내지 제 3e 도는 본 발명의 제 1 실시예에 따른 반도체장치의 캐패시터 제조방법을 나타낸 공정 순서도.

제 4 도는 본 발명의 제 1 실시예에 따른 반도체장치의 캐패시터 스토리지전극을 도시한 사시도.

제 5 도는 본 발명의 제 2 실시예에 따른 반도체장치의 캐패시터 스토리지전극을 도시한 사시도.

제 6a 도 내지 제 6e 도는 본 발명의 제 3 실시예에 따른 반도체장치의 캐패시터 제조방법을 도시한 공정순서도.

제 7 도는 본 발명의 제 3 실시예에 다른 반도체장치의 캐패시터 스토리지전극을 도시한 사시도.

제 8a 도 내지 제 8e 도는 본 발명의 제 4 실시예에 따른 반도체장치의 캐패시터 제조방법을 나타낸 공정순서도.

제 9 도는 본 발명의 제 4 실시예에 따른 반도체장치의캐패시터 스토리지전극을 도시한 사시도.

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 캐패시터의 유효면적을 확장시켜 셀캐패시턴스를 증가시킨 반도체 메모리장치의 캐패시터 및 그 제조방법에 관한 것이다.

최근 DRAM 장치는 4M DRAM이 양산되고 있고 16M DRAM은 양산단계에 접어들고 있으며 64M DRAM 및 256M DRAM에 관한 연구가 활발히 진행되고 있다. DRAM은 기억용량의 4배 증가에 비레하여 칩면적은 1.3배 정도 증가되지만 메모리셀 면적은 1/3정도 감소되게 된다. 그러나 셀캐패시터의 점유면적이 감소되더라도 전하의 축적에 필요한 충분한 정전용량이 확보되지 않으면 안된다.

따라서 점유면적이 감소되더라도 충분한 정전용량을 확보하기 위하여 3차원적인 메모리셀 구조가 제안되고 있으며 이중에서 스택형 캐패시터셀이 광범위하게 적용되고 있다. 스택형 캐패시터셀의 주요한 장점은 제조공정이 단순하여 소프트에러에 대해 강하다는 것이다. 그러나 16Mbit 이상의 고집적 DRAM을 실현하는데 있어서는 단순한 스택형 캐패시터셀로는 적은 셀면적내에 충분한 정전용량을 얻는 것이 어렵다. 따라서 몇몇 발전적인 스택형 캐패시터셀 구조가 정전용량을 확대하기 위해 제안되어 왔다.

일본 특개소 62-48062호에 단순한 스택형 캐패시터셀 구조의 2차원 면상에 연장한 부분과 그 부분의 주변에서 상기 2차원면에 대하여 수직으로 형성된 부분으로 이루어진 메모리셀 구조를 개시하고 있다.

또한, 와카미야는 1989년 VLSI Technology 심포지엄에서 "64Mb DRAM 을 위한 Novel Stacked Capacitor Cell"을 발표하였다.

제 1 도를 참조하여 종래의 수직구조물을 가진 스택형 캐패시터셀을 구비한 고집적 반도체 메모리장치(일본 특개소 62-48062)를 설명한다. 제 1 도에서 종래의 고집적 반도체 메모리장치는 실리콘 반도체기판(10)의 표면에 선택산화법에 의한 필드산화막(12)을 형성하고 반도체기판(10)의 셀 형성영역에 스위칭 트랜지스터(14,15,18)를 형성한다. 14는 드레인 영역, 16인 소오스영역, 18은 게이트전극,19는 층간절연막(20)에형성된 콘택홀로 소오스영역(16)상에 형성되어 있다. 캐패시터는 다결정실리콘으로 된 제1도전층(22), 유전체막(26) 및 다결정실리콘으로 된 제 2 도전층(28)으로 형성된다. 제1 도전층(22)은 대략 2차원 평면 부분의 주변에서 상기 2차원평면에 대해 수직으로 연장된 수직구조물(24)을 가진다.상기 수직구조물(24)은 측벽 스페이서 형성방법에 의해 제조된다. 따라서 수직구조물(24)을 가진 제 1 도전층(22)은 대략 상자 또는 원통모양을 형성하게 된다.

상기 캐패시터(22,24,26,28)를 형성한 후 BPSG 또는 SOG막과 같은 표면보호층(30)를 덮는다. 이 표면보호층(30)의 표면은 대략적으로 평탄화된다. 상기 표면보호층(30)의 드레인영역(14)과 대응하는 위치에 비트라인 콘택홀(32)을 형성하고 알루미늄으로 이루어진 배선막(34)을 형성하여 비트라인을 형성한다.

이와 같이 종래의 상자형 또는 원통형 캐패시터구조를 가진 고집적 반도체 메모리장치에서의 캐패시터의 수직구조물을 형성하기 위해 측벽 스페이서 기술을 사용하고 있는데, RIE등의 이방성 식각공정에 의해 형성되는 스페이서는 식각공정상 그 두께 및 높이를 정확하게 조절하는 것이 매우 곤란하기 때문에 캐패시터의 정확한 정전용량의 설정이 어려우며, RIE공정시에 불필요한 식각반응 부산물(Polymer)및 식각에 의한 막의 손상이 생길 우려가 있다. 또한 스페이서의 첨두가 뾰족하게 형성되기 때문에 첨두에는 균일한 유전체막의 도포가 어렵고 완성후에도 첨두 부분에는 전계가 집중되기 때문에 유전체막의 파괴등의 원인이 되고 있다. 이러한 단점들은 소자의 누설전류를 증가시키는 원인이 되고 있다. 또한 콘택홀영역의 요부에 있어서 플레이트전극을 형성하기 위한 다결정실리콘의 퇴적시 또는 캐패시터를 형성한 후의 BPSG등의 절연막 리플로우(Refolw)시에 보이드(Void)가 발생하여 디바이스의 신뢰성을 저하시킬 우려가 있다.

본 발명의 목적은 충분한 캐패시터 용량을 확보할 수 있는 반도체장치의 캐패시터를 제공하는데 있다.

본 발명의 다른 목적은 상기 반도체장치의 캐패시터를 제조하는데 있어서 적합한 제조방법을 제공하는데 있다.

본 발명의 상기 목적은 하나의 스위칭 트랜지스터와 하나의 캐패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치에 있어서, 상기 캐패시터는 일측벽이 개방된 우물형 스토리지전극 ; 상기 스토리지전극을 덮는 유전체막 ; 및 상기 유전체막상에 형성된 플레이트전극을 구비한 것을 특징으로 하는 반도체 메모리장치의 캐패시터에 의해 달성된다.

본 발명의 상기 다른 목적을 달성하기 위한 제 1 실시예는 하나의 스위칭 트랜지스터와 하나의 캐패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 캐패시터를 형성하는 공정은, 반도체기판에 상기 스위칭 트랜지스터를 형성하는 공정 ; 결과물 전면에 절연막을 퇴적하고 상기 스위칭 트랜지스터의 소오스영역의 이루가 노출되도록 상기 절연막에 콘택홀을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 패터닝하여 제 1 스토리지전극 패턴을 형성하는 공정 ; 결과물전면에 절연층을 퇴적한 후 역액티브영역패턴을 형성하는 공정 ; 결과물 전면에 도전물질을 두껍게 퇴적한 후 상기 제 1 도전층패턴 마스크를 적용하여 습식식각에 의해 상기 도전물질을 제거하고 이어서 습식식각에 의해 상기 절연층을 제거하여 제 2 스토리지전극을 형성하는 공정 ; 결과물의 전표면에 유전체막을 퇴적하는 공정 ; 및 상기 유전체막의 표면에 도전물질을 퇴적하여 플레이트전극을 형성하는 공정으로 이루어진 것을 특징으로 한다.

본 발명의 상기 다른 목적을 달성하기 위한 제 2 실시예는 하나의 스위칭 트랜지스터와 하나의 캐패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 캐패시터를 형성하는 공정은, 반도체기판에 상기 스위칭 트랜지스터를 형성하는 공정 ; 결과물 전면에 절연막을 퇴적하고 상기 스위칭 트랜지스터의 소오스영역의 일부가 노출되도록 상기 절연막에 콘택홀을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 패터닝하여 제 1 스토리지전극패턴을 형성하는 공정 ; 결과믈 전면에 절연층을 퇴적한 후 역액티브영역패턴을 형성하는 공정 ; 결과물 전면에 도전물질을 두껍게 퇴적한 후 상기 제 1 도전층패턴마스크를 사용하여 패터닝하여 제 2 스토리지전극을 형성하는 공정 ; 결과물의 전표면에 유전체막을 퇴적하는 공정 ; 및 상기 유전체막의 표면에 도전물질을 퇴적하여 플레이트전극을 형성하는 공정으로 이루어진 것을 특징으로 한다.

본 발명의 상기 다른 목적을 달성하기 위한 제 3 실시예는 하나의 스위칭 트랜지스터와 하나의 캐패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 캐패시터를 형성하는 공정은, 반도체기판에 상기 스위칭 트랜지스터를 형성하는 공정 ; 결과물 전면에 절연막을 퇴적하고 상기 스위칭 트랜지스터의 소오스영역의 일부가 노출되도록 상기 절연막의 콘택홀을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 패터닝하여 제 1 스토리지전극패턴을 형성하는 공정 ; 결과물 전면에 절연층을 퇴적한 후 역액티브영역패턴을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 전면에치백공정을 행하고 상기 절연층을 제거하여 제 2 스토리지전극을 형성하는 공정; 결과물의 전표면에 유전체막을 퇴적하는 공정 ; 및 상기 유전체막의 표면에 도전물질을 퇴적하여 플레이트전극을 형성하는 공정으로 이루어진 것을 특징으로 한다.

본 발명의 상기 다른 목적을 달성하기 위한 제 4 실시예는 하나의 스위칭 트랜지스터와 하나의 캐패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치의제조방법에 있어서, 상기 캐패시터를 형성하는 공정은, 반도체기판에 상기 스위칭 트랜지스터를 형성하는 공정 ; 결과물 전면에 절연막을 퇴적하고 상기 스위칭 트랜지스터의 소오스영역의 일부가 노출되도록 상기 절연막의 콘택홀을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 패터닝하여 제 1 스토리지전극 패턴을 형성하는 공정 ; 결과물 전면을 절연층을 퇴적한 후 역액티브영역 패턴을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 이 도전물질층의 수직측벽에 스페이서를 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 전면에치백공정을 행하고 나서 상기 절연층과 상기 스페이서를 제거하여 제 2 스토리지전극을 형성하는 공정 ; 결과물의 전표면에 유전체막을 퇴적하는 공정 ; 및 상기 유전체막의 표면에 도전물질을 퇴적하여 플레이트전극을 형성하는 공정으로 이루어진것을 특징으로 한다.

이하 도면을 참조하여 본 발명을 상세히 설명한다.

제 2a 도및 제 2b 도는 종래와 본 발명에 의한 반도체 메모리장치의 캐패시터 스토리지전극을 각각 나타낸 개념도이다.

제 2b 도에 도시된 바와 같이 본 발명에 따른 캐패시터는 제 2a 도에 도시된 종래의 우물형(원통형 또는 박스형이라고도 칭함)캐패시터와는 달리 일측면에 개방된 우물형태의 스토리지전극을 구비한다. 이에 따라 종래의 가운데 부분이 움푹 패인 심한 요부를 갖춘 우물형 캐패시터의 형성시에 발생할 수 있는 평탄화층 또는 금속배선층의 보이드(Void)와 같은 결함을 방지할 수 있게 된다.

이하 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설멍한다.

제 3a 도 내지 제 3e 도는 본 발명의 제 1 실시예에 따른 캐패시터 제조방법을 나타낸 공정순서도이다.

제 3a 도를 참조하면, 반도체기판(31)의 표면에 선택산화법에 의해 필드산화막(32)을 형성하고 셀형성영역에 소오스영역(33), 드레인영역(34), 게이트전극(35)으로 이루어진 스위칭 트랜지스터(33, 34, 35)를 형성한후, 절연막(36), 예컨대 HTO(High Temperature Oxide)을 퇴적하고 매몰콘택(Buried Contact)영역을 형성한 다음 도전물질, 예컨대 불순물이 도우프된 다결정실리콘으로 이루어진 캐패시터의 스토리지전극(37)을 형성한다. 이때 제 2d 도에서 후술한 절연막을 제거하기 위한 습식식각 공정시 소자분리영역과 게이트전극이 식각되는 것을 보호하기 위해 얇은 질화막(SiN)을 상기 HTO상에 형성할 수도 있다. 또한 상기 HTO(36)을 퇴적한 후 에치백공정에 의하여 게이트전극 측면에 HTO 스페이서를 형성한 다음 게이트전극 및 노출된 기판전면에 질화막을 퇴적할 수도 있으며, 이때 질화막의 두께는 300~5000Å으로 한다.

제 3b 도를 참조하면, 상기 결과물의 전면에 절연층(38), 예컨대 PE-Oxide (Plasma Enhanced-Oxide),BPSG(Borophosphorous-Sillicate Glass), TEOS-Oxide(Tetraorthosillicate Oxide), SOG(Spin On Glass) 중의 어느하나를 2000Å~3000Å 두께로 증착한 다음, 액티브영역을 패터닝하기 위한 사진식각공정을 행하는 바 네가티브포토레지스트(도시하지 않음)를 사용함으로써 역액티브영역 패터닝을 행하여 액티브영역상의 절연층을 제거하고 필드영역상에 절연층(38)이 남도록 한다.

제 3c 도를 참조하면, 상기 결과물의 전면에 도전물질, 예컨대 불순물이 도오프된 다결정실리콘(39)을 500Å~10000Å 두께로 증착한 다음 포토레지스트를 도포하고 상기 스토리지전극(37) 패턴마스크를 이용한 사진식각공정을 거쳐 스토리지전극패턴을 상기 포토레지스트(40)에 전사시킨다.

제 3d 도를 참조하면, 습식식각에 의해 상기 포토레지스트(40)가 덮여 있지 않은 부분의 다결정실리콘층을 제거하고 포토레지스트를 제거한 다음 습식식각에 의해 상기 절연츨층을 제거하여 상기 스토리지전극(37)상에 수직구조물을 가진 또 하나의 스토리지전극(39')을 형성한다.

제 3 도를 참조하면, 상기 스토리지전극(37, 39')의 표면에 유전체막(41), 예컨대 SiO₂, SiN, SiON, TiO₂, Ta₂O₅, PZT등의 단일막 또는 복합막을 형성하고 이 유전체막 (41)상에 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 캐패시터의 플레이트전극(42)을 형성한다. 이어서 상기 결과물의 전면에 평탄화층(43)을 형성한 후 드레인영역(34)상에 비트라인 접속을 위한 콘택홀을 형성한 다음 도전물질, 예컨대 알루미늄과 같은 금속박막을 증착하고 패터닝하여 비트라인 (44)을 형성한다. 제 4 도에 상기 방법에 의해 형성된 캐패시터 구조를 사시도에 나타내었는바, 수직구조체의 스토리지전극(39')의 입구주연부에 수평으로 연장된 플랜지(Flange)를 갖춘 캐패시터 스토리지전극이 형성됨에 따라 캐패시터용량이 증가하게 된다.

제 5 도는 본 발명의 제 2 실시예에 따른 캐패시터의 스토리지전극 구조를 사시도로 나타낸것으로 그 제조방법은 상기 제 1 실시예와 동일하므로 설명은 생략한다. 단, 제 3c 도에 도시된 공정에 있어서, 수직구조체의 스토리지전극형성을 위한 다결정실리콘층을 3000Å~10000Å의 두께로 두껍게 퇴적하게 되면 상기 제 5 도에 도시한 형태의 스토리지전극 구조가 형성된다.

제 6a 도 내지 제 6e 도는 본 발명의 제 3 실시에에 따른 캐패시터 제조방법을 나타낸 공정순서도 이다.

제 6a 도 및 제 6b 도에 도시한 공정은 상기 제 1 실시예와 동일하므로 설명을 생략하고 제 6c 도 및 제 6d 도를 참조하면, 스토리지전극형성을 위한 다결정실리콘층(39)을 증착하고 난 후 (제 6c 도), 이 다결정실리콘층(39)을 전면에치백공정을 행하여 수직측벽(39')만 남기고 나머지부분을 제거한다.(제 6d 도)

제 6e 도의 공정은 상기 제 1 실시예와 동일하므로 그 설명은 생략한다.

이와 같이 형성된 캐패시터 스토리지전극의 구조를 제 7 도에 사시도로 나타내었다.

제 8a 도 내지 제 8e 도는 본 발명의 제 4 실시예에 따른 캐패시터 제조방법을 나타낸 공정순서도이다.

제 8a 도 및 제 8b 도에 도시한 공정은 상기 제 1 실시예와 동일하므로 설명을 생략하고 제 8c 도를 참조하면, 스토리지전극형성을 위한 다결정실리콘층(39)을 증착하고 난 후, 이 다결정실리콘층(39)의 측벽에 HTO스페이서(49)을 500Å~3000Å의 두께로 형성하고 나서 액티브영역 및 필드영역상에 다결정 실리콘층(50)을 다시 한번 증착한다.

제 8d 도를 참조하면, 전면에치백공정을 행하여 수직측벽(39', 50')만 남기고 나머지 액티브영역과 상기 절연층(38)상의 다결정실리콘층을 제거한 다음 습식식각에 의해 상기 절연층 및 HTO스페이서를 제거한다.

제 8e 도의 공정은 상기 제 1 실시예와 동일하므로 설명을 생략한다.

이와같이 형성된 캐패시터의 스토리지전극 구조를 제 9 도에 사시도로 나타내었는바 이중측벽을 갖춘 스토리지전극이 형성되므로 캐패시터 용량을 더욱 확보할 수 있게 된다.

이상 상술한 바와 같이 본발명에 의하면, 캐패시터용량이 증가되므로 64M 이상의 DRAM에 적용이 가능하며 기존의 원통형 캐패시터 구조와는 달리 다이렉트콘택(Direct Contact)쪽의 측벽이 개방되어 있기 때문에 캐패시터형성후 절연물질로 리필링(Refiling)하여 평탄화시킬 때 생길 수 있는 보이드(Void)를 방지 할 수 있고, 또한 기존의 원통형 캐패시터 형성공정시 건식식각에 의해 형성하던 캐패시터를 습식식각에 의해 형성함으로써 건식식각에 의해 막들의 손상 및 식각반응부산물의 생성을 방지 할 수 있느 효과가 있다.

Claims (26)

1. 하나의 스위칭 트랜지스터와 하나의 캐패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치에 있어서, 상기 캐패시터는 일측벽이 개방된 우물형 스토리지전극 ; 상기 스토리지전극을 덮는 유전체막 ; 및 상기 유전체막상에 형성된 플레이트전극을 구비한 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
2. 제 1 항에 있어서, 상기 일측벽이 개방된 우물형 스토리지전극은 입구주연부에 수평으로 연장된 플랜지를 갖는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
3. 제 1 항에 있어서, 상기 일측벽이 개방된 우물형 스토리지전극이 이중벽으로 된 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
4. 하나의 스위칭 트랜지스터와 하나의 캐패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 캐패시터를 형성하는 공정은, 반도체기판에 상기 스위칭 트랜지스터를 형성하는 공정 ; 결과물 전면에 절연막을 퇴적하고 상기 스위칭 트랜지스터의 소오스영역의 일부가 노출되도록 상기 절연막에 콘택홀을 형성하는 공정 ; 결과물전면에 도전물질을 퇴적한 후 패터닝하여 제 1 스토리지전극패턴을 형성하는 공정 ; 결과물 전면에 절연층을 퇴적한 후 역액티브영역패턴을 형성하는 공정; 결과물 전면에 도전물질을 두껍게 퇴적한 후 상기 제 1 도전층패턴마스크를 적용하여 습식식각에 의해 상기 도전물질을 제거하고 이어서 습식식각에 의해 상기 절연층을 제거하여 제 2 스토리지전극을 형성하는 공정 ; 결과물의 전표면에 유전체막을 퇴적하는 공정 ; 및 상기 유전체막의 표면에 도전물질을 퇴적하여 플레이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
5. 제 4 항에 있어서, 상기 제 1 스토리지전극과 플레이트전극을 이루는 도전물질은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
6. 제 4 항에 있어서, 상기 절연층은 PE-oxide, BPSG, SOG, TEOS-Oxide중의 어느하나를 2000Å~3000Å의 두께로 퇴적하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
7. 제 4 항에 있어서, 제 2 스토리지전극을 이루는 도전물질은 불순물이 도우프된 다결정 실리콘을 500Å~10000Å 두께로 퇴적하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
8. 제 4 항에 있어서, 상기 유전체막은 SiO_2,SiN, SiON, TiO_2,Ta₂O₅, PZT등의 단일막또는 복합막인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
9. 하나의 스위칭 트랜지터와 하나의 개패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 캐패시터를 형성하는 공정은, 반도체기판에 상기 스위칭 트랜지스터를 형성하는 공정 ; 결과물 전면에 절연막을 퇴적하고 상기 스위칭 트랜지스터의 소오스영역의 일부가 노출되도록 상기 절연막에 콘택홀을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 패터닝하여 제 1 스토리 지전극패턴을 형성하는 공정 ; 결과물 전면에 절연층을 퇴적한 후 역액티브영역패턴을 형성하는 공정 ; 결과물 전면에 도전물질을 두껍게 퇴적한 후 상기 제 1 도전층패턴마스크를 사용하여 패터닝하여 제 2 스토리지전극을 형성하는 공정 ; 결과물의 전표면에 유전체막을 퇴적하는 공정 ; 및 상기 유전체막의 표면에 도전물질을 퇴적하여 플레이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
10. 제 9 항에 있어서, 상기 제 1 스토리지전극과 플레이트전극을 이루는 도전물질은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 반도체 메모리장치의 개패시터.
11. 제 9 항에 있어서, 상기 절연층은 PE-soide, BPSG, SOG, TEOS-Oxide중의 어느 하나를 2000Å∼3000Å의 두께를 퇴적하는 것을 특징으로 하는 반도체 메모리장치의 개패시터.
12. 제 9 항에 있어서, 제 2 스토리지전극을 이루는 도전물질은 불순물이 도우프된 다결정실리콘을 3000Å∼10000Å 두께로 두껍게 퇴적하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
13. 제 9 항에 있어서, 상기 유전체막은 SiO₂, SiN, SiON, TiO_2,Ta₂O₅, PZT등의 단일막 또는 복합막인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
14. 하나의 스위칭 트랜지스터와 하나의 캐패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 캐패시터를 형성하는 공정은, 반도체기판에 상기 스위칭 트랜지스터를 형성하는 공정 ; 결과물 전면에 절연막을 퇴적하고 상기 스위칭 트랜지스터의 소오스영역의 일부가 노출되도록 상기 절연막에 콘택홀을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 패터닝하여 제 1 스토리지전극패턴을 형성하는 공정 ; 결과물 전면에 절연층을 퇴적한 후 역액티브영역패턴을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 전면에치백공정을 행하고 상기 절연층을 제거하여 제 2 스토리지전극을 형성하는 공정 ; 결과물의 전표면에 유전체막을 퇴적하는 공정 ; 및 상기 유전체막의 표면에 도전물질을 퇴적하여 플레이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 캐패시터에 의해 달성된다.
15. 제 14 항에 있어서, 상기 제 1 스토리지전극과 플레이트전극을 이루는 도전물질은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
16. 제 14 항에 있어서, 상기 절연층은 PE-oxide, BPSG, SOG, TEOS-Oxide중의 어느 하나를 2000Å∼3000Å의 두께로 퇴적하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
17. 제 14 항에 있어서, 제 2 스토리지전극을 이루는 도전물질을 불순물이 도우프된 다결정실리콘을 500Å∼1000Å 두께로 퇴적하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
18. 제 14 항에 있어서, 상기 절연층을 제거하는 공정은 습식식각에 의해 행하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
19. 제 14 항에 있어서, 상기 유전체막은 SiO₂, SiN, SiON, TiO_2,Ta₂O₅, PZT등의 단일막 또는 복합막인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
20. 하나의 스위칭 트랜지스터와 하나의 캐패시터로 이루어진 고집적 메모리셀 구조를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 캐패시터를 형성하는 공정은, 반도체기판에 상기 스위칭 트랜지스터를 형성하는 공정 ; 결과물 전면에 절연막을 퇴적하고 상기 스위칭 트랜지스터의 소오스영역의 일부가 노출되도록 상기 절연막에 콘택홀을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 패너팅하여 제 1 스토리지전극패턴을 형성하는 공정 ; 결과물 전면을 절연층을 퇴적한 후 역액티브영역패턴을 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 이 도전물질층의 수직측벽에 스페이서를 형성하는 공정 ; 결과물 전면에 도전물질을 퇴적한 후 전면에치백공정을 행하고 나서 상기 절연층과 상기 스페이서를 제거하여 제 2 스토리지전극을 형성하는 공정 ; 결과물의 전표면에 유전체막을 퇴적하는 공정 ; 및 상기 유전체막의 표면에 도전물질을 퇴적하여 플레이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
21. 제 20 항에 있어서, 상기 제 1 스토리지전극과 플레이트전극을 이루는 도전물질은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 반도체 메로지장치의 캐패시터.
22. 제 20 항에 있어서, 상기 절연층은 PE-oxide, BPSG, SOG, TEOS-Oxide중의 어느 하나를 2000Å∼3000Å의 두께로 퇴적하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
23. 제 20 항에 있어서, 제 2 스토리지전극을 이루는 도전물질을 불순물이 도우프된 다결정실리콘을 500Å∼10000Å 두께로 퇴적하는 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
24. 제 20 항에 있어서, 상기 도전물질의 수직측벽에 형성하는 스페이서는 500∼3000Å 두께의 HTO인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.
25. 제 20 항에 있어서, 상기 절연층과 상기 스페이서를 제거하는 공정은 습식식각에 의해 행하는 것을 특징으로 하는 반도체 메모리장치의 개패시터.
26. 제 20 항에 있어서, 상기 유전체막은 SiO₂, SiN, SiON, TiO_2,Ta₂O₅, PZT등의 단일막 또는 복합막인 것을 특징으로 하는 반도체 메모리장치의 캐패시터.