KR20080077287A - 반도체 장치 - Google Patents

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Abstract

본 발명은 내습성을 향상한 패드를 구비한 반도체 장치를 제공하는 것을 과제로 한다. 반도체 장치는 반도체 기판에 형성된 복수의 반도체 소자를 포함하는 회로부와, 회로부를 덮어, 반도체 기판 상에 형성된 절연 적층과, 절연 적층 중에 형성되고, 배선 패턴과 비아(via) 도전체를 포함하는 다층 배선 구조와, 반도체 기판 상방에 형성되고, 다층 배선 구조에 접속된 패드 전극 구조를 포함하고, 패드 전극 구조는 복수층의 패드용 배선 배턴과, 패드용 배선 패턴 사이를 접속하는 패드용 비아 도전체를 포함하고, 적어도 최상층의 패드용 배선 패턴은 패드 패턴과, 그 외측을 루프(loop) 형상으로 둘러싸는 실(seal) 패턴을 포함하고, 다른 패드용 배선 패턴 중 적어도 하나는 연속된, 실 패턴에 대응하는 크기의 확대 패드 패턴을 갖고, 패드용 비아 도전체는 패드 패턴에 대응하여 배치된 복수의 기둥 형상 비아 도전체와 실 패턴에 대응하여 배치된 루프 형상 벽부를 포함한다.
Figure 112008051015712-PCT00001
배선 패턴, 비아 도전체, 실 패턴, 확대 패드 패턴

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 특히 외부 회로와의 접속이나 검사를 위한 패드를 갖는 반도체 장치에 관한 것이다.
반도체 집적 회로 장치에 있어서, 회로부에 수분이 침입하면, 반도체 집적 회로 장치의 성능이 손상되는 것은 잘 알려져 있다. 칩 외주(外周)로부터 침입하는 수분을 차단하기 위해 칩 외주를 따라 수분을 차폐하는 내습(耐濕) 링을 형성하는 것이 행해지고 있다.
일본국 공개특허2002-270608호 공보(출원인: 후지쯔 브이엘에스아이)는 층간 절연막에 배선 패턴과 비아 도전체를 매립하는 다마신 배선 구조의 반도체 장치에서, 칩 외주를 따른 내습 링을 비아 도전체와 동일한 층에서 형성한 비아 링과, 배선 패턴과 동일한 층에서 형성한 배선 링의 적층에 의해 형성하는 것을 제안한다.
일본국 공개특허2004-297022호 공보(출원인: NEC 일렉트로닉스)는 칩 외주를 따라 복수의 내습(실(seal)) 링을 배치하고, 그 저면(底面)은 반도체 기판의 확산 영역에 접속하는 것을 제안한다.
반도체 집적 회로 장치는 최상 배선층과 동일한 층 또는 그 위에, 검사를 위한 프로브 침을 맞닿게 하거나, 외부 회로와의 접속을 위한 와이어를 본딩하는 패 드를 갖는다. 패드는 배선의 다른 패턴에 비하여 비교적 큰 치수를 갖고, 패드 상면(上面)은 노출되어, 프로브 침을 맞닿게 하거나, 접속 와이어를 본딩할 수 있게 되어 있다. 반도체 집적 회로 장치를 완성하기까지는, 복수회의 검사를 행하고, 최종적으로 양품(良品)이라고 판정된 것만을 패키지한다.
검사에서 프로브 침을 패드에 닿게 하면, 패드에 균열이 생기는 경우가 있다. 균열이 생겨도 패드에 와이어를 본딩할 수 있고, 제품화할 수 있다. 그러나, 와이어 본딩 후에도 패드 표면은 노출된 상태이고, 균열로부터 수분이나 수소가 침입하기 쉬워진다. 침입한 수분이나 수소가 배선이나 산화물에 도달하면, 화학 반응을 발생시키고, 반도체 장치의 성능에 영향을 미친다.
일본국 공개특허2004-134450호 공보(출원인: 후지쯔)는 패드를 평면 형상 패드층과, 루프 형상(통 형상) 비아 벽의 교호(交互) 적층에 의해 형성하는 것을 제안한다. 최표면에 노출된 평면 형상 패드층에 균열이 생겨도, 하방(下方)에 침입한 수분은 아래의 루프 형상 비아 벽과 평면 형상 패드층이 구성하는 컵 형상 실 구조에 의해 확산이 저지되고, 회로부로의 침입이 저지된다.
일본국 공개특허2005-175204호 공보(출원인: 후지쯔)는 패드의 내측에 제 1 내습 링을 배치하고, 패드의 외측에 제 2 내습 링을 배치하는 것을 제안한다. 도전성 내습링의 경우, 패드에 접속하는 배선부에서는 제 1 내습 링은 노치된다.
최근, 강유전체 커패시터를 사용하고, 강유전체의 분극 반전을 이용하여 정보를 기억하는 강유전체 메모리(FeRAM)의 개발이 진행되고 있다. 강유전체 메모리는 전원을 차단해도 기억된 정보가 손실되지 않는 불휘발성 메모리이고, 고집적도, 고속 구동, 고내구성, 및 저소비 전력의 실현을 기대할 수 있다.
강유전체 메모리는 강유전체의 히스테리시스 특성을 이용하여 정보를 기억한다. 강유전체막을 커패시터 유전체막으로서 한 쌍의 전극 사이에 삽입한 강유전체 커패시터는 전극 사이의 인가 전압에 따라 분극을 발생시키고, 인가 전압을 제거해도 분극을 유지한다. 인가 전압의 극성(極性)을 반전하면, 분극의 극성도 반전된다. 이 분극을 검출하면, 정보를 판독할 수 있다. 강유전체막의 재료로서는, 잔류 분극량이 큰 예를 들어, 10μC/㎠∼30μC/㎠ 정도의 PZT(Pb(Zr1 - xTix)O3), SBT(SrBi2Ta2O9) 등의 페로브스카이트 결정 구조를 갖는 산화물 강유전체가 주로 사용되고 있다. 특성이 우수한 산화물 강유전체막을 형성하기 위해서는 산화성 분위기 중에서의 성막(成膜), 내지는 열처리가 필요하고, 하부 전극(필요에 따라 상부 전극도)은 산화되기 어려운 귀금속이나, 산화되도 도전성인 귀금속 내지 귀금속 산화물로 형성하는 경우가 많다.
강유전체 커패시터 작성 전에, 실리콘 기판에는 트랜지스터, 하층 층간절연막이 형성된다. 하층 층간절연막을 관통하고, 트랜지스터에 접속하는 W 등의 도전성 플러그를 형성한 후, 하부 전극, 강유전체막, 상부 전극을 포함하는 강유전체 커패시터를 형성한다. 강유전체막 성막 시의 산화성 분위기가 하부 구조에 악영향을 미치지 않도록 할 필요가 있다. 그 후, 층간절연막을 통하여, 다층 배선을 형성한다.
반도체 집적 회로 장치의 층간절연막은 산화 실리콘으로 형성되는 경우가 많 다. 산화 실리콘은 수분과의 친화성이 높다. 외부로부터 수분이 침입하면, 수분은 층간절연막을 통과하여 배선, 커패시터, 트랜지스터 등에 도달할 수 있다. 커패시터, 특히 강유전체 커패시터에 수분이 도달하면, 유전체막, 특히 강유전체막의 특성이 열화된다. 강유전체막이 침입한 수분에 유래하는 수소에 의해 환원되고, 산소 결함이 생기면 결정성이 저하되게 된다. 잔류 분극량이나 유전율이 저하되는 등의 특성 열화가 생긴다. 장기간의 사용에 의해서도 동일한 현상이 생긴다. 수소가 침입하면, 수분에 의해 직접적으로 특성 열화를 발생시킨다. 다층 배선의 위에 내습성을 갖는 커버 막이 형성되고, 반도체 칩 가장자리를 따라, 내습 링을 형성하고, 수분, 수소의 침입을 방지하는 것이 행해진다. 그러나, 테스트, 외부와의 접속을 행하는 본딩 패드는 노출된 상태여야만 한다.
내습 링을 갖는 반도체 집적 회로 장치에 있어서, 외부로부터 침입하는 수분, 수소의 영향을 가장 받기 쉬운 장소는 패드와 그 주변부라고 생각된다. 예를 들어, 패드를 포함하는 최상 배선을 덮어 산화 실리콘막 등의 층간절연막, 질화 실리콘막, 폴리이미드막을 형성하지만, 패드로의 전기적 접촉을 가능하게 하기 위해 패드 상의 폴리이미드막, 질화 실리콘막, 산화 실리콘막은 제거된다. 외부로부터의 수분, 수소는 패드 전극에 직접 접할 수 있다.
일본국 공개특허2003-174146호 공보(출원인: 후지쯔)는 2종류의 산화 귀금속막의 적층에 의해 상부 전극을 형성하는 것을 제안한다. 강유전체막 성막 시의 산화성 분위기가 악영향을 미치지 않도록 반도체 기판에 형성한 트랜지스터는 질화 실리콘막이나 산화 질화 실리콘막 등의 산소 차폐 기능을 갖는 절연성 배리어막으 로 덮인다. 환원성 분위기 중에서의 열처리에 의해 강유전체 커패시터의 특성이 열화되지 않도록, 강유전체 커패시터는 알루미나 등의 수소 차폐 기능을 갖는 절연성 배리어막에 의해 피복된다.
본 발명은 내습(내수분, 내수소)성이 우수한 본딩 패드를 구비한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명은 본딩 패드에 균열이 생겨도, 수소, 수분에 대한 내성(耐性)을 유지할 수 있는 반도체 장치를 제공하는 것을 다른 목적으로 한다.
본 발명의 일 관점에 의하면,
반도체 기판과,
상기 반도체 기판에 형성된 복수의 반도체 소자를 포함하는 회로부와,
상기 회로부를 덮어, 상기 반도체 기판 상에 형성된 절연 적층과,
상기 절연 적층 중에 형성되고, 배선 패턴과 비아(via) 도전체를 포함하는 다층 배선 구조와,
상기 반도체 기판 상방에 형성되고, 상기 다층 배선 구조에 접속된 패드 전극 구조로서, 복수층의 패드용 배선 패턴과, 상기 패드용 배선 패턴 사이를 접속하는 패드용 비아 도전체를 포함하고, 적어도 최상층의 패드용 배선 패턴은 패드 패턴과 상기 패드 패턴으로부터 거리를 두고, 루프(loop) 형상으로 둘러싸는 실(seal) 패턴을 포함하고, 최상층 이외의 패드용 배선 패턴 중 적어도 하나는 연속된, 상기 실 패턴에 대응하는 크기의 확대 패드 패턴을 갖고, 상기 패드용 비아 도전체는 상기 패드 패턴에 대응하여 배치된 복수의 기둥 형상 비아 도전체와 상기 실 패턴에 대응하여 배치된 루프 형상 벽부를 포함하고, 상기 패드용 배선 패턴의 패드 패턴 또는 상기 확대 패드 패턴과 상기 기둥 형상 비아 도전체가 적층 본딩 패드를 구성하고, 상기 확대 패드 패턴과 상기 실 패턴 및 상기 루프 형상 벽부가 상기 적층 본딩 패드를 둘러싸며, 수분, 수소를 차폐하는 기능을 갖는 컵(cup) 형상 내습(耐濕) 구조를 형성하는 패드 전극 구조를 갖는 반도체 장치가 제공된다.
[효과]
패드 전극 구조의 내습성이 향상된다.
패드 전극 구조에 균열이 생겨도, 회로부에 수소, 수분이 침입하기 어렵다.
강유전체 메모리의 특성 열화를 저감할 수 있다.
도 1은 본 발명의 기본적 구성을 나타내는 평면도 및 단면도.
도 2a 내지 도 2s는 제 1 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 나타내는 반도체 기판의 단면도.
도 3a 내지 도 3b는 제 1 실시예의 변형예를 나타내는 단면도.
도 4a 내지 도 4e는 제 2 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도.
도 5a 내지 도 5d는 제 3 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 나타내는 반도체 기판의 단면도.
도 6a 내지 도 6f는 제 4 실시예에 의한 반도체 장치의 제조 방법의 주요 공 정을 나타내는 반도체 기판의 단면도.
도 7은 변형예를 나타내는 단면도.
도 8은 다른 변형예를 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
PD: 패드 패턴 SR: 실링 패턴
SW: 실 월(루프 형상 벽부) CPL: 접속 플러그
EPD: 확대 패드 패턴 PW: p형 웰
NW: n형 웰 G: 게이트 전극
S/D: 소스 드레인 영역 EX: 익스텐션 영역
HD: 고농도 영역 LE: 하부 전극
FD: 강유전체막 UE: 상부 전극
RP: 레지스트 패턴 CH: 콘택트 홀
PL: 도전성(W) 플러그 M1: 메탈 배선층
M1W: 메탈 배선 BM: (패드용) 베이스 메탈
OR: (외부) 내습 링 1: 반도체 기판(실리콘 웨이퍼)
2: 소자 분리 영역 3: 게이트 절연막
4: 게이트 전극 5: 절연막
6: 사이드 월 스페이서 7: SiON막
8, 9: 산화 실리콘막 11: 산화 알루미늄막
16: 산화 알루미늄막 18: 층간절연막(TEOS 산화 실리콘막)
21: SiON막 22: 산화 알루미늄막
23, 24: 산화 실리콘막 33, 34: 산화 실리콘막
43: 산화 실리콘막 45: 질화 실리콘막
46: 폴리이미드막
도 1a 내지 도 1d는 본 발명의 기본적 구성을 개략적으로 나타낸다. 도 1a 내지 도 1c는 평면도이고, 도 1d는 단면도이다.
패드 전극 구조를 배선층과 비아 도전체층의 적층에 의해 형성한다.
도 1a는 최상 배선층 및 다른 배선층에 사용하는 배선 패턴을 나타낸다. 배선 패턴은 패드 패턴(PD)과, 패드 패턴(PD) 주위를 간격을 두고 둘러싸는 루프(loop) 형상 실(seal) 패턴(패드용 실링)(SR)을 포함한다.
도 1b는 비아 도전체층의 구성을 나타낸다. 패드 전극 구조의 비아 도전체층은 패드 패턴(PD)에 대응하는 영역에 형성된 기둥 형상의 접속 플러그(CPL)와 실 패턴(SR)에 대응하는 영역에 형성된 루프 형상의 벽부인 실 월(SW)을 포함한다.
도 1c는 최상층 이외의 배선층 중 적어도 하나에 사용되는 확대 패드 패턴(EPD)을 나타낸다. 확대 패드 패턴(EPD)은 연속된 영역이고, 패드 패턴(PD)에 대응하는 영역으로부터 연속되며, 실 패턴(SR)에 대응하는 영역까지 연장되는 배선 패턴이다.
배선 패턴으로서 도 1a 또는 도 1c에 나타낸 구조를 사용하고, 배선 패턴 사이의 비아 도전체층으로서 도 1b에 나타낸 비아 도전체층을 사용한다.
도 1d는 그 조합의 일례를 나타낸다. 최상층에 배치된 배선 패턴은 도 1a에 나타낸 배선 패턴이고, 중앙에 패드 패턴(PD1), 그 주위에 실 패턴(SR1)을 갖는다. 그 하방에는, 접속 플러그(CPL1)와 실 월(SW1)을 포함하는 비아 도전체층이 형성되고, 그 아래에 최상층의 배선 패턴과 동일한 형상의 패드 패턴(PD2), 실 패턴(SR2)이 배치되며, 그 아래에는 최상층 아래의 비아 도전체층과 동일한 구조의 접속 플러그(CPL2), 실 월(SW2)이 배치된다. 그 하방에는, 확대 패드 패턴(EPD1)이 배치된다. 이 구성에서는, 확대 패드 패턴(EPD1)과 그 주변 상의 실 월(SW2, SW1), 실 패턴(SR2, SR1)이 컵 형상의 내습 구조를 구성한다. 확대 패드 패턴(EPD1)의 아래에는 비아 도전체층의 접속 플러그(CPL3), 실 월(SW3)을 통하여 다른 확대 패드 패턴(EPD2)이 배치되어 있다. 이 구성에서는, 확대 패드 패턴(EPD2)과 비아 도전체층의 실 월(SW3)이 확대 패드 패턴(EPD1)의 저면(底面)에 접속된 컵 형상의 내습 링 구조를 구성한다. 또한, 확대 패드 패턴(EPD)은 최상층 이외의 어느 층에 사용해도 관계없고, 적층 구조 중 적어도 하나에 사용한다. 바람직하게는, 최하층은 확대 패드 패턴(EPD)으로 구성한다. 이러한 구성에 의하면, 최상 배선층의 패드 패턴(PD1)에 인가되는 응력 등에 의해 패드 패턴(PD)에 균열이 생겨도, 균열로부터 진입하는 수분, 수소가 주위로 확산되려 해도 컵 형상 내습 링 구조에 의해 확산이 억제된다. 실 패턴(SR)은 패드 패턴(PD)으로부터 분리되어 있기 때문에, 패드 패턴(PD)에 응력 인가 등에 의해 균열이 생겨도, 실 패턴(SR)이 손상을 받는 경우는 적다.
이하, 더 구체적인 실시예에 대해서 설명한다.
도 2a 내지 도 2s는 제 1 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 개략적으로 나타내는 단면도, 및 보조적 평면도이다.
도 2a에 나타낸 바와 같이, 예를 들어 실리콘 기판에 의해 형성된 반도체 기판(1)에 회로 구성에 필요한 n형 웰(NW) 및 p형 웰(PW)을 형성하여, 활성 영역을 둘러싸는 소자 분리 영역(2)을 형성한다. 도시한 구성에서는 소자 분리 영역(2)은 실리콘 국소 산화(LOCOS)에 의해 형성되어 있지만, 섈로 트렌치 아이솔레이션(Shallow Trench Isolation)(STI)에 의해 형성할 수도 있다. 활성 영역 상에는 게이트 전극(G)이 형성되고, 게이트 전극 양측에 소스/드레인 영역(S/D)이 형성되어 있다.
도 2b는 트랜지스터 부분의 확대 단면도를 나타낸다. 활성 영역 표면에 산화 실리콘 등의 게이트 절연막(3)이 형성되고, 그 위에 다결정 실리콘층(4a), 실리사이드층(4b)의 적층으로 이루어지는 게이트 전극(4)이 형성되며, 산화 실리콘층의 보호 절연막(5)으로 덮여 있다. 이 절연 게이트 전극 구조의 측면에는, 사이드 월 스페이서(6)가 형성되어 있다. 게이트 전극(4)의 양측의 활성 영역에는, 얕은 접합을 형성하기 위한 익스텐션 영역(EX)이 형성되고, 사이드 월 스페이서(6)의 양측의 활성 영역에는, 고농도의 소스/드레인 영역(HD)이 형성되며, 익스텐션 영역(EX)과 함께 소스/드레인 영역(S/D)을 구성한다.
도 2c에 나타낸 바와 같이, MOS 트랜지스터 등의 반도체 소자를 덮어, 반도체 기판 상에 두께 50-250㎚의 범위, 예를 들어 두께 약 200㎚의 산화 질화 실리콘막(7)을 플라스마 CVD에 의해 형성한다. 이 산화 질화 실리콘막(7)은 수분, 수소 에 대한 배리어 기능을 갖고, MOS 트랜지스터의 특성 열화를 방지한다. 산화 질화 실리콘막(7)의 위에, TEOS를 원료로 한 플라스마 CVD에 의해 논도프 실리케이트 글래스(NSG, 산화 실리콘)막(8)을 예를 들어, 두께 600㎚로 형성하고, 화학 기계 연마(CMP)에 의해, 두께 200㎚ 정도를 연마하여 평탄한 표면을 형성한다. 평탄화된 표면 상에, 또한 TEOS를 소스로서 사용하여, 산화 실리콘막(9)을 플라스마 CVD에 의해 두께 100㎚ 정도로 형성한다. 그 후, 예를 들어 질소 분위기 중에서 650℃, 30분 정도의 탈수 처리를 행한다. 그 후, 산화 실리콘막(9) 상에, 스퍼터링 등의 물리적 기상 퇴적(PVD)에 의해, 알루미나막(11)을 예를 들어, 두께 20㎚ 정도 형성한다. 알루미나막은 수분, 수소를 차폐하는 강한 기능을 갖는다. 알루미나막(11)의 성막 후, 래피드 서멀 어닐링(Rapid Thermal Annealing)(RTA)에 의해, 예를 들어 산소 분위기 중에서 650℃, 60초 정도의 열처리를 행한다. 이 열처리에 의해, 알루미나막(11)의 막질이 향상된다. 알루미나막(11) 상에, 강유전체 커패시터의 하부 전극(LE), 강유전체층(FD), 상부 전극(UE)의 적층을 형성한다. 하부 전극(LE)은 예를 들어, 두께 155㎚의 Pt막을 PVD에 의해 형성한다. 강유전체막(FD)은 예를 들어, 두께 150-200㎚의 PZT막을 PVD에 의해 형성한다. 강유전체막(FD)을 형성한 후, 예를 들어 RTA에 의해, 585℃, O2 분위기(유량 0.025리터/분), 90초의 어닐링 처리를 행하여, PZT막의 막질 개선을 행한다. 강유전체막(FD) 상에, 제 1 상부 전극(UE1)으로서 예를 들어, 두께 50㎚의 IrO2막을 PVD에 의해 형성한다. 제 1 상부 전극(UE1)을 형성한 후, 예를 들어 RTA에 의해, 725℃, O2 분위기(유량 0.025리터/분), 20초의 어닐링 처리를 행하여, 제 1 상부 전극을 결정화한다. 그 후 제 2 상부 전극(UE2)으로서 두께 200㎚ 정도의 IrO2막을 예를 들어, PVD에 의해 형성한다. 이와 같이 하여 강유전체 커패시터 구조를 형성하기 위한 적층 구조를 퇴적한 후, 그 위에 포토레지스트 패턴(PR)을 형성한다. 포토레지스트 패턴(PR)을 에칭 마스크로 하여, 상부 전극(UE)을 에칭한다. 에칭 후, 포토레지스트 패턴(PR)을 제거하고, PZT막의 회복 어닐링을 위해, 예를 들어 650℃, O2 분위기(유량 20리터/분), 60분간의 열처리를, 예를 들어 종형로(縱型爐) 내에서 행한다. 또한, 포토레지스트 패턴을 형성하여, PZT막(FD)의 에칭을 행한다. 에칭 후, PZT막의 회복을 위해, 예를 들어 350℃, O2 분위기(유량 20리터/분), 60분간의 어닐링을 예를 들어, 종형로 내에서 행한다.
도 2d에 나타낸 바와 같이, 패터닝한 상부 전극, 강유전체막을 덮도록, 반도체 기판 전체 면 위에, 예를 들어 50㎚의 알루미나막(16)을 PVD에 의해 성막한다. 알루미나막 제막(製膜) 후, 예를 들어 종형로 내에서 550℃, O2 분위기(유량 20리터/분), 60분간의 열처리를 행하여 알루미나막의 막질을 개선한다. 알루미나막(16) 상에 하부 전극을 패터닝하기 위한 포토레지스트 패턴(PR)을 형성한다. 포토레지스트 패턴(PR)을 에칭 마스크로 하여, 하부 전극(LE)을 에칭한다. 하부 전극(LE) 에칭 후, PZT막의 회복 어닐링을 상기와 마찬가지로 예를 들어, 650℃, O2 분위기(유량 20리터/분), 60분간의 조건으로 행한다. 또한, 하부 전극(LE) 외부의 알루 미나막(16)은 제거되어 있다.
도 2e에 나타낸 바와 같이, 패터닝된 강유전체 커패시터를 덮고, 두께 50㎚ 정도의 알루미나막(17)을 예를 들어, PVD에 의해 더 성막한다. 또한, 앞서 형성되어 있던 알루미나막(16)도 합쳐서 알루미나막(17)으로 나타낸다. 알루미나막(17) 성막 후, 상기와 마찬가지로 550℃, O2 분위기(유량 20리터/분), 60분간의 열처리를 행하여, 알루미나막의 막질을 개선한다. 그 후, 알루미나막(17)을 덮도록 반도체 기판 전체면 위에 TEOS를 소스로 한 산화 실리콘막(18)을 플라스마 CVD에 의해 예를 들어, 두께 1500㎚ 형성한다. 그 후 CMP에 의해 표면을 평탄화한다. 또한, N2O 플라스마 중의 어닐링을 예를 들어, 350℃에서 2분간 행하여, 산화 실리콘막(18)의 표면을 질화한다.
도 2f에 나타낸 바와 같이, 벌크 콘택트를 형성하기 위한 콘택트 홀(CH)의 패턴을 갖는 레지스트 패턴(RP)을 반도체 기판 상에 형성하고, 산화 실리콘막(18), 알루미나막(17, 11), 산화 실리콘막(9, 8), 질화 실리콘막 또는 산화 질화 실리콘막(7)을 에칭하여, 활성 영역(소스/드레인 영역) 표면을 노출한다. 또한, 소자 분리 영역 상의 게이트 전극 패턴의 접촉부에서는, 산화 질화 실리콘막 또는 질화 실리콘막(7)의 아래의 산화 실리콘막(5)도 에칭하여, 게이트 전극(4)의 도전성 표면을 노출한다.
도 2g에 나타낸 바와 같이, 콘택트 홀(CH)을 형성한 후, 레지스트 패턴(RP)을 제거하고, 예를 들어 두께 20㎚의 Ti막, 다음으로 두께 50㎚의 TiN막을 PVD에 의해 퇴적하고, 또한 두께 500㎚의 W막을 예를 들어, CVD에 의해 퇴적하여, 콘택트 홀을 매립한다. 콘택트 홀 외부의 도전막을 제거하기 위해 CMP를 행하여, 산화 실리콘막(18) 표면 상에 퇴적된 텅스텐막 등을 연마에 의해 제거한다. 노출된 산화 실리콘막(18)의 표면을 질화하기 위해, N2O 플라스마에서 350℃, 2분간 등의 플라스마 어닐링을 행한다. 이어서, 산화 질화 실리콘막(21)을 두께 100㎚ 정도 CVD에 의해 퇴적한다. 또한, 앞서 서술한 플라스마 어닐링은 SiON막(21) 성막용 플라스마 CVD 장치에서 플라스마 CVD에 앞서 행할 수 있다. 이 산화 질화 실리콘막(21)은 W플러그의 표면을 산화로부터 보호하기 위한 보호막으로 된다.
도 2h에 나타낸 바와 같이, 레지스트 패턴을 에칭 마스크로서 사용하여, 강유전체 커패시터의 상부 전극(UE) 및 하부 전극(LE)에 대한 콘택트 홀(CH)을 형성한다. 콘택트 홀을 에칭한 후, 예를 들어 종형로에 의한 열처리를 500℃, O2 분위기(유량 20리터/분), 60분간의 조건에서 행하여, PZT막이 받은 손상을 회복한다. 산화 질화 실리콘막(21)은 이 산화 분위기 중의 열처리에 의해 W플러그(PL1)가 산화되지 않도록 보호한다.
도 2i에 나타낸 바와 같이, 역할을 다한 산화 질화 실리콘막(21)을 예를 들어, 에치백에 의해 제거한다.
도 2j에 나타낸 바와 같이, 예를 들어 두께 150㎚의 TiN막, 두께 550㎚의 Al-Cu 합금막, 두께 5㎚의 Ti막, 두께 150㎚의 TiN막을 예를 들어, PVD에 의해 적층하고, 콘택트 홀(CH)을 매립하는 제 1 메탈 배선막(M1)을 형성한다. 또한, 이제 까지의 공정은 종래 공지의 공정이고, 공지의 다른 공정을 사용할 수도 있다.
도 2k에 나타낸 바와 같이, 적층막(M1) 상에 레지스트 패턴을 형성하고, 제 1 메탈 배선층(M1)을 에칭함으로써, 제 1 메탈 배선(M1W)을 형성한다. 이 공정에서, 회로부의 제 1 베탈 배선(M1W) 외에, 패드 구조를 형성하는 부분에서, 베이스 메탈 패턴(BM)을 형성하고, 또한 에칭 외주를 따른 영역에 외측 내습 링(OR1)을 형성한다. 베이스메탈 패턴(BM)은 상술한 확대 패드 패턴을 구성한다.
제 1 메탈 배선층을 패터닝한 후, 종형로 내에서 예를 들어, 350℃, N2 분위기(유량 20리터/분), 30분간의 열처리를 행한다. 제 1 메탈 배선 패턴을 덮도록, 산화 실리콘막(18) 상에 예를 들어, 두께 20㎚의 알루미나막(22)을 PVD에 의해 성막한다. 강유전체 커패시터의 하면을 알루미나막(11)으로 덮고, 상면, 측면을 알루미나막(17)으로 덮고, 또한 상방에 알루미나막(22)을 배치함으로써, 외부로부터 강유전체막(FD)으로의 수분, 수소의 침입을 저감한다.
도 2l은 본딩 패드 영역의 베이스 메탈(BM)의 형상예를 나타낸다. 베이스 메탈(BM)은 본딩 패드 영역에 연속된 확대 패드 패턴 형상을 구성하는 동시에, 회로 부분을 향하여 인출된 배선부를 갖는다. 외측 내습 링(OR1)은 칩 외주를 따라 형성되기 때문에, 복수의 패드의 외측을 통과하는 형상으로 배치된다. 도 2m에 나타낸 바와 같이, 알루미나막(22) 위에, 예를 들어 TEOS를 소스로 한 산화 실리콘막을 두께 2600㎚ 정도 CVD에 의해 성막하고, 표면을 평탄화하하고, 상술한 바와 같은 플라스마 어닐링에 의해 표면을 질화한다. 또한, TEOS를 소스로 한 산화 실리 콘막을 두께 100㎚ 정도 CVD에 의해 형성한다. 이 산화 실리콘막(24)의 표면을 질화하기 위해 플라스마 어닐링을 더 행한다. 이와 같이 하여 제 1 층간절연막을 형성한 후 레지스트 패턴을 형성하고, 제 1 메탈 배선(M1W)과 제 2 메탈 배선을 접속하기 위한 콘택트 홀(CH)을 에칭한다.
도 2n에 나타낸 바와 같이, 예를 들어 두께 50㎚ 정도의 TiN막을 PVD에 의해 퇴적하고, 이어서 두께 650㎚ 정도의 W막을 CVD에 의해 퇴적하여, 콘택트 홀을 매립하는 비아 도전체층(VM2)을 형성한다. 층간절연막(24) 상에 퇴적한 W막 등을 제거하기 위해, 에치백 또는 CMP를 행한다.
도 2o는 본딩 패드부에서의 콘택트 홀을 매립한 비아 도전체층(VM2)의 구성을 개략적으로 나타내는 단면도이다. 상하의 패드 패턴을 접속하기 위한 접속용 플러그(CPL2)와, 그 주위를 둘러싸는 루프 형상의 실 월(SW2)이 형성되어 있다. 실 월(SW2)은 도 2l에 나타낸 베이스 메탈(BM)의 외주를 따라 형성되고, 베이스 메탈(BM)과 공동으로 컵 형상을 형성한다.
도 2p에 나타낸 바와 같이, 비아 도전체층(VM2) 상에, 제 2 메탈 배선(M2W)을 형성한다. 패드 구조부에서는, 접속용 플러그(CPL2)와 접속되는 패드 영역(PD2)과, 그 주위를 둘러싸고, 실 월(SW2) 상에 접속되는 실 패턴(SR2)을 형성한다. 또한, 칩 내습 링부에는 내습 링층(OR3)이 형성된다. 제 2 메탈 배선 패턴(M2W)을 덮어, TEOS 산화 실리콘막(33)을 예를 들어, 두께 2200㎚ 퇴적하고, 평탄화를 위한 CMP를 행한 후 플라스마 어닐링에 의해 표면을 더 질화한다. 또한, TEOS 산화 실리콘막(34)을 예를 들어, 두께 100㎚ 정도 퇴적하고, 또한 질화를 위 한 플라스마 어닐링을 행한다. 이와 같이 하여 제 2 층간절연막을 형성한다.
도 2q에 나타낸 바와 같이, 상술한 바와 같은 공정에 의해, 제 2 층간절연막(33, 34)에 비아 도전체층(VM3)을 매립한다. 패드 구조부에서는, 도 2n, 도 2o와 동일한 접속 플러그(CPL3)와 실 월(SW3)을 포함하는 구조가 형성된다. 또한, 비아 도전체층(VM3)에 접속되는 제 3 메탈 배선 패턴(M3W)을 형성한다. 패드 구조부에서는, 도 2p와 동일한 패드 패턴(PD3)과 실 패턴(SR3)을 포함하는 구조를 형성한다. 도시한 구조에서는, 베이스 메탈(BM)의 중앙부 상에, 접속용 플러그(CPL)와 패드 패턴(PD)을 적층한 패드 구조가 형성된다. 베이스 메탈(BM)의 가장자리부 상에 실 월(SW)과 실 패턴(SR)을 적층한 루프 형상 벽부가 형성되고, 적층 패드 구조를 컵 형상의 내습 패턴이 둘러싸는 구조가 구성된다.
도 2r에 나타낸 바와 같이, 다층 배선을 덮도록 TEOS 산화 실리콘막(43)을 예를 들어, 두께 100㎚ 정도 CVD에 의해 퇴적하고, 표면을 플라스마 어닐링에 의해 질화한 후, 그 위에 질화 실리콘막(45)을 예를 들어, 두께 350㎚ 플라스마 CVD에 의해 퇴적한다.
도 2s에 나타낸 바와 같이, 레지스트 패턴을 사용하여, 질화 실리콘막(45), 산화 실리콘막(43)을 에칭한다. 제 3 배선층의 상층 TiN층도 동시에 에칭한다. 이와 같이 하여, 알루미늄 표면의 본딩 패드를 노출한다. 또하, 감광성 폴리이미드층을 질화 실리콘막(45) 상에 도포하고, 노광 후 현상함으로써, 본딩 패드 영역의 폴리이미드층을 제거한다. 폴리이미드 패턴을 형성한 후, 예를 들어 횡형로(橫 型爐)에서 310℃, N2 분위기(유량 100리터/분), 40분간의 처리를 행하여, 폴리이미드를 경화시킨다. 이와 같이 하여, 패드를 구비한 반도체 장치가 형성된다. 베이스 메탈(BM)과 그 주변부 상에 적층된 실 월 및 실 패턴이 적층 본딩 패드를 둘러싸고, 예를 들어 테스트 등에 의해 최상 패드 패턴에 균열이 생겨도 침입하는 수분이 회로부에 침입하는 것을 억제한다.
제 1 실시예에 의하면, 도 2s에 나타낸 바와 같이 본딩 패드의 개구부에서 산화 실리콘막(43)의 표면이 노출되어 있다. 이 측면으로부터, 수분, 수소 등이 침입할 가능성이 있다.
도 3a, 도 3b는 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타낸다. 제 1 실시예와 동일한 공정에 의해, 도 2a 내지 도 2q 공정을 행하고, 제 3 메탈 배선 패턴까지를 작성한다. 도 3a는 도 2r에 대응하는 공정을 나타낸다.
도 3a에 나타낸 바와 같이, 제 3 배선 패턴 상에, TEOS 산화 실리콘막을 예를 들어, CVD에 의해 두께 15000㎚ 형성하여, 전극 사이의 영역을 완전히 매립한다. CMP에 의해 TEOS 산화 실리콘막을 연마하고, 제 3 메탈 배선의 표면 TiN층에 의해 스톱시킨다. 표면이 평탄화되고, 제 3 메탈 배선 패턴과 동일한 면을 이루는 표면으로 된 TEOS 산화 실리콘막(43)을 덮고, 알루미나막(47)을 예를 들어, 두께 50㎚ PVD에 의해 성막한다. 알루미나막(47) 상에, 질화 실리콘막(45)을 예를 들어, CVD에 의해 두께 500㎚ 형성한다. 수분, 수소를 차폐하는 기능을 갖는 알루미나막(47), 질화 실리콘막(45)이 제 3 메탈 배선 패턴 표면에 접하여 형성되기 때문 에, 내습 링의 리크 패스(leak path)를 삭감시키는 것이 가능해진다.
도 3b에 나타낸 바와 같이, 레지스트 패턴을 사용하여 질화 실리콘막(45), 알루미나막(47)에 개구를 형성한다. 또한, 제 3 배선층의 TiN막도 에칭한다. 패드용 개구를 형성한 후, 감광성 폴리이미드막(46)을 도포하고, 노광 현상함으로써, 패드에 개구를 형성한다. 개구를 패터닝한 후, 횡형로 내의 열처리에 의해 310℃, N2 분위기(유량 100리터/분), 40분의 열처리를 행하여, 폴리이미드를 경화시킨다.
본 실시예에 의거하면, 패드 개구에서는, 패드 전극 표면을 알루미나막(47), 질화 실리콘막(45)이 둘러싸고, 산화 실리콘막은 노출되지 않는다. 따라서, 패드 개구로부터 수분, 수소가 침입할 가능성이 감소한다.
제 1, 제 2 실시예에서는, 제 1 메탈 배선 패턴의 하방에까지 일단 수분, 수소가 침입하면, 강유전체 커패시터 표면을 덮는 알루미나막(17) 이외에는 강유전체막을 수분, 수소로부터 차폐하는 구조는 특별히 없다.
도 4a 내지 도 4e는 제 3 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 우선, 제 1 실시예의 도 2a 내지 도 2f를 참조하여 설명한 공정과 동일한 공정을 행한다.
도 4a는 도 4f와 동일한 구조를 나타낸다. 즉, 강유전체 커패시터를 형성한 후, 그 표면을 알루미나막(17), 산화 실리콘막(18)으로 덮고, 레지스트 패턴(RP)을 에칭 마스크로 하여 벌크 콘택트 홀을 에칭한다.
또한, 콘택트 홀의 에칭은 제 1 스텝에서 산화 실리콘막(9, 8)까지를 에칭하 고, 산화 질화 실리콘막(7) 표면에서 에칭을 스톱시킨다. 다음으로, 제 2 스텝에서 에칭 조건을 변경하여 산화 질화 실리콘막(7)을 에칭한다.
도 4b에 나타낸 바와 같이, 벌크 콘택트 홀 내에 W플러그(PL11)를 형성하고, 산화 실리콘막(18) 상의 불필요부를 CMP, 에치백 등에 의해 제거한다. W플러그(PL11)를 덮어 패드 구조부용의 레지스트 패턴(RP)을 형성한다. 레지스트 패턴(RP)은 패드용 내습 링을 형성해야 할 루프 형상 영역 및 칩 외주를 따라 내습 링을 형성해야 할 영역에 개구를 갖는다.
도 4b에 나타낸 바와 같이, 레지스트 패턴(RP)을 에칭 마스크로 하고, 산화 실리콘막(18), 알루미나막(17, 11), 산화 실리콘막(9, 8)의 에칭을 행하여, 산화 질화 실리콘막(7) 표면에서 에칭을 스톱시킨다. W플러그(PL11)용의 콘택트 홀 에칭의 2스텝 중 제 1 스텝만을 행하고, 제 2 스텝은 행하지 않는다. 콘택트 홀 저면에는 산화 질화 실리콘막(7)이 노출된다. 그 후 레지스트 패턴(RP)은 제거된다.
도 4c에 나타낸 바와 같이, 콘택트 홀 내에 배리어 메탈층을 성막하고, CVD에 의해 W막을 매립하여, 비아 도전체층을 형성한다. 비아 도전체층의 불필요부를 제거한 후, 비아 도전체 표면을 덮는 산화 질화 실리콘막(21)을 형성한다.
도 4d는 비아 도전체층의 표면 형상을 나타내는 개략 평면도이다. 본딩 패드의 베이스 메탈(BM)의 가장자리부에 상당하는 루프 형상의 실 월(SW)이 형성되고, 칩 외주를 따라 내습 링(AHR)이 형성된다. 이후, 제 1 실시예의 도 2g 이하와 동등한 공정을 행한다.
도 4d는 완성된 반도체 장치의 구성을 개략적으로 나타낸다. 적층 본딩 패 드 구조의 베이스 메탈(BM)의 주변부 하방에 루프 형상의 실 월(SW)이 형성되고, 산화 질화 실리콘막(7) 표면에 도달하고 있다. 따라서, 적층 본딩 패드 구조 하방에서도, 수분, 수소에 대한 배리어 구조가 형성되어 있다.
이상의 실시예에서는, 베이스 메탈층 상에 통 형상 메탈 부재를 형성하고, 컵형의 실 구조를 형성하여, 그 내부에 적층 본칭 패드 구조를 형성했다. 본딩 패드 구조에서의 수분, 수소에 대한 배리어 성능을 더 높이는 것도 가능하다.
도 5a 내지 도 5c는 제 4 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 5a에 나타낸 바와 같이, 제 1 실시예의 도 2a 내지 도 2k에 나타낸 공정과 동등한 공정을 행한다. 강유전체 커패시터를 형성하고, 알루미나막(17)으로 그 상면을 덮은 후, 산화 실리콘막(18)을 성막하여, W플러그를 형성한 후, 제 1 메탈 배선을 형성하고, 그 표면을 두께 20㎚의 알루미나막(22)으로 덮는다.
도 5b에 나타낸 바와 같이, 알루미나막(22) 상에 예를 들어, TEOS 산화 실리콘막(23)을 두께 2600㎚ CVD에 의해 성막하고, CMP에 의해 그 표면을 평탄화한다. 산화 실리콘막(23)의 표면을 질화한 후, 또한 TEOS 산화 실리콘막(24)을 두께 100㎚ 정도 CVD에 의해 성막한다.
산화 실리콘막(24) 표면을 질화한 후, 알루미나막(25)을 두께 50㎚ 정도 예를 들어, 스퍼터링 등의 PVD에 의해 성막한다. 필요에 따라 산화 분위기 중의 열 어닐링을 행하고, 알루미나막(25) 상에 TEOS 산화 실리콘막(26)을 두께 100㎚ 정도 CVD에 의해 성막한다. 산화 실리콘막(26)의 표면을 질화한다. 이와 같이, 제 1 메탈 배선 상의 층간절연막 중에 비교적 두꺼운 알루미나막을 매립한다. 알루미나막은 수분, 수소의 차폐막으로서 기능한다. 다만, 알루미나의 유전율은 산화 실리콘의 유전율보다 높기 때문에, 배선 패턴과 접하는 레벨에 두꺼운 알루미나막을 형성하면 배선의 기생 용량을 높이게 된다.
도 5c에 나타낸 바와 같이, 도 2m에 대응하는 콘택트 홀을 형성한다. 도 2m의 공정과 비교하면, 에칭 대상층 중에 알루미나막(25)이 포함되어 있는 점이 상이하다.
도 5d에 나타낸 바와 같이, 콘택트 홀 내에 비아 도전체층(VM2)을 매립하고, 불필요부를 제거한 후 제 2 메탈 배선 패턴(M2W)을 형성한다. 도 5b, 도 5c에 나타낸 공정과 동일한 공정에 의해, 제 2 메탈 배선 패턴(M2W)을 덮어 산화 실리콘막(33, 34), 알루미나막(35), 산화 실리콘막(36)을 퇴적하여, 다시 비아 도전체층(VM3)을 매립한다. 불필요 도전막을 제거한 후, 제 3 메탈 배선 패턴(M3W)을 형성한다. 본딩 패드부에서는, 제 1 실시예와 마찬가지로, 베이스 메탈(BM) 상에 적층 본딩 패드 구조가 형성되는 동시에, 그 주변부에 루프 형상의 벽부가 형성된다. 그 후 제 1 실시예와 동일한 공정에 의해, 산화 실리콘막(43)을 성막하고, 그 위에 질화 실리콘막(45)을 성막한다. 패드 전극에 개구를 형성한 후, 폴리이미드층(46)을 도포하고, 패드 부분을 개구한다. 본딩 패드보다 상부에서의 알루미나(47)가 생략되어 있지만, 적층 패드 구조의 비아 도전체와 교차하는 위치에 2층의 알루미나막(25, 35)이 형성되어 있고, 본딩 패드 구조에서의 수분, 수소에 대한 차폐 기능이 강화되어 있다.
도 6a 내지 도 6f는 제 5 실시예에서의 반도체 장치의 구성을 개략적으로 나타낸다.
도 6a에 나타낸 바와 같이, 제 3 실시예의 도 4e에 나타낸 구조와 동일하게, 제 1 메탈 배선 패턴(M1W) 아래에도 비아 도전체층의 실 월(SW), 내습 링(AHR1)이형성되는 동시에, 비아 도전체와 교차하는 위치에도 알루미나막(14)이 삽입되고, 산화 실리콘막(15)으로 덮인다. 제 4 실시예의 도 5d에 나타낸 구조와 동일하게, 제 1 메탈 배선 패턴(M1W)보다 위의 층간절연층 중에 알루미나막(25, 35)이 삽입된다.
또한, 본딩 패드보다도 내측의 영역에서, 칩 내습 링(AHR1)과 동일한 구성에 의해 내측 칩 내습 링(AHR2)이 형성되어 있다. 또한, 본딩 패드의 인출 배선이 있는 부분에서는, 내측 칩 내습 링(AHR2)은 노치되어 있다.
도 6b는 제 1 메탈 배선층의 본딩 패드부 구조를 개략적으로 나타내는 평면도이다. 베이스 메탈(BM)의 좌우에, 내측 칩 내습 링(AHR2), 외측 칩 내습 링(AHR1)을 구성하는 배선 패턴(IR1, OR1)이 형성되어 있다.
도 6c는 제 1 배선 패턴 상의 비아 도전체층의 본딩 패드부 구조를 개략적으로 나타낸다. W플러그와 동일한 구성에 의해, 본딩 패드부의 상하 패드 패턴을 접속하는 접속 플러그(CPL2)가 형성되고, 그 주위를 실 월(SW2)이 둘러싼다. 또한, 내측 및 외측에 내습 링을 구성하는 벽 형상 부재(IR2, OR2)가 형성되어 있다.
도 6d는 제 2 배선층의 본딩 패드부 구조를 개략적으로 나타낸다. 중앙에 패드 패턴(PD2)이 배치되고, 그 주위를 둘러싸서 실 패턴(SR2)이 형성되어 있다. 또한, 본딩 패드의 외측 및 내측에 내습 링을 구성하는 부재(OR3, IR3)가 배치되어 있다.
도 6e는 제 2 배선 패턴 상의 비아 도전체층으로 형성된 본딩 패드부 구조를 개략적으로 나타낸다. 도 6c에 나타낸 구조와 동일한 패드 패턴(PD) 영역 내에 접속 플러그(CPL3)가 형성되고, 그 주위를 둘러싸도록 실 월(SW3)이 배치되어 있다. 본딩 패드보다도 외측에는 칩 내습 링(AHR1)의 벽 형상 부재(OR4)가 형성되어 있다. 본딩 패드의 내측 영역에서는, 내측 칩 내습 링의 벽 형상 부재(IR4)는 노치되고, 패드 인출 배선과의 단락(短絡)이 방지되어 있다.
도 6f는 최상 배선층인 제 3 메탈 배선층의 본딩 패드부 구조를 개략적으로 나타낸다. 중앙에 패드 패턴(PD3)이 형성되고, 그 주위를 둘러싸도록 실 패턴(SR3)이 형성되어 있는 점은 도 6d와 동일한 구성이다. 또한, 패드 패턴(PD3)과 실 패턴(SR3)을 접속하는 배선부 및 실 패턴(SR3)으로부터 회로부로 인출되는 배선 패턴이 형성되어 있다. 본딩 패드보다도 외측 영역에 외측 칩 내습부의 구성 부재(OR5)가 배치되어 있다. 본딩 패드보다 내측 영역에서는, 내측 칩 내습 링의 배선 패턴(IR5)이 노치되고, 패드 인출 배선과의 단락이 방지되어 있다.
또한, 도 6a에 나타낸 구성에서는, 본딩 패드부 구조의 최상 배선 패턴을 회로부 방향으로 인출하고, 회로와 본딩 패드를 접속하고 있지만, 다른 배선 패턴을 외부로 인출하여 회로와 접속할 수도 있다. 그 경우에는, 회로와 접속하는 부분에 도 6f의 배선 패턴을 배치하고, 그 상하의 비아 도전체는 도 6e에 나타낸 구성으로 한다.
도 7은 상술한 실시예의 변형예를 나타낸다. 도 6a에 나타낸 구성과 비교하면, 강유전체 커패시터의 하부 전극 하방에 W플러그(PL11)가 형성되고, 그 위에 강유전체 커패시터가 형성되며, 상부 전극에 대한 콘택트는 상방으로부터 취해지고 있다. 강유전체 커패시터의 상하 전극으로의 콘택트가 상하에서 행해지는 스택형 커패시터가 형성되어 있다. 또한, 그 외의 구성을 도 6a에 나타낸 제 5 실시예와 동일한 구성으로 나타냈지만, 내측 칩 내습 링은 형성되어 있지 않다. 다른 실시예에 스택형 커패시터를 사용할 수도 있다.
상술한 실시예에서는, 다층 배선 구조를 W플러그 등의 비아 도전체층과 AL 배선으로 형성한다. Cu를 사용한 다마신 배선으로 다층 배선을 형성할 수도 있다.
도 8은 다마신 배선을 사용한 변형예를 나타낸다. 층간절연막(IL1)에 트렌치가 형성되고, 배리어 메탈층(BRM1)을 퇴적한 후, Cu로 형성된 주배선층(MM1)이 트렌치를 매립하여 형성되고, 불필요부가 제거되어 싱글 다마신 구조를 형성하고 있다. 싱글 다마신 구조를 형성한 후, 그 위에 질화 실리콘, 탄화 실리콘 등의 확산 배리어층(DB1)이 성막되고, 그 위에 CVD에 의한 산화 실리콘막(IL21), 스핀 온 글래스(Spin-on-Glass)(SOG)에 의한 산화 실리콘막(IL22), CVD에 의한 산화 실리콘막(IL23)이 차례로 적층된다. CVD에 의한 산화 실리콘막과 SOG에 의한 산화 실리콘막은 에칭 특성이 상이하기 때문에, 그 계면(界面)에서 에칭을 정지시키는 것이 가능해진다.
표면으로부터 SOG 산화 실리콘막(IL22)의 저면까지의 배선 패턴을 에칭하고, 그 아래의 산화 실리콘막(IL21)에 대해서는 비아 도전체 부분에 비아 홀을 에칭한 다. 또한, 앞서 비아 홀을 에칭하고, 그 후 배선과 트렌치를 에칭할 수도 있다. 배리어 메탈층(BRM2)을 성막한 후, 트렌치 내를 Cu 등의 주배선층(MM2)으로 매립하고, 불필요부를 제거한다. 이와 같이 하여, 듀얼 다마신 구조를 형성한 후, 그 표면을 구리 확산 방지막(DB2)으로 덮는다. 동일한 구성에 의해, 층간절연막(IL31, IL32, IL33)을 성막하고, 배리어 메탈층(BRM3), 주배선층(MM3)을 포함하는 듀얼 다마신 구조를 형성한다. 상술한 구성에서의 배선 패턴을 다마신 배선의 배선 패턴으로 치환하고, 비아 도전체를 다마신 구조의 비아 도전체로 치환할 수도 있다.
층간절연막 중에 알루미나막을 매립할 경우에는, 배선 패턴과는 교차하지 않고, 비아 도전체와 교차하는 위치에 배치하는 것이 바람직하다.
이상 실시예에 따라 본 발명을 설명했지만, 본 발명은 이것으로 제한되지 않는다. 예를 들어, 수분, 수소에 대한 차폐 기능을 갖는 배리어층의 재료로서 알루미나를 사용했지만, 산화 티탄을 동일하게 사용할 수 있다. 그 두께는 20∼100㎚로 하는 것이 바람직하다. 다양한 변경, 개량, 조합이 가능한 것은 당업자에게 자명하다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판에 형성된 복수의 반도체 소자를 포함하는 회로부와,
    상기 회로부를 덮어, 상기 반도체 기판 상에 형성된 절연 적층과,
    상기 절연 적층 중에 형성되고, 배선 패턴과 비아(via) 도전체를 포함하는 다층 배선 구조와,
    상기 반도체 기판 상방에 형성되고, 상기 다층 배선 구조에 접속된 패드 전극 구조로서, 복수층의 패드용 배선 패턴과, 상기 패드용 배선 패턴 사이를 접속하는 패드용 비아 도전체를 포함하고, 적어도 최상층의 패드용 배선 패턴은 패드 패턴과 상기 패드 패턴으로부터 거리를 두고, 루프(loop) 형상으로 둘러싸는 실(seal) 패턴을 포함하고, 최상층 이외의 패드용 배선 패턴 중 적어도 하나는 연속된, 상기 실 패턴에 대응하는 크기의 확대 패드 패턴을 갖고, 상기 패드용 비아 도전체는 상기 패드 패턴에 대응하여 배치된 복수의 기둥 형상 비아 도전체와 상기 실 패턴에 대응하여 배치된 루프 형상 벽부를 포함하고, 상기 패드용 배선 패턴의 패드 패턴 또는 상기 확대 패드 패턴과 상기 기둥 형상 비아 도전체가 적층 본딩 패드를 구성하고, 상기 확대 패드 패턴과 상기 실 패턴 및 상기 루프 형상 벽부가 상기 적층 본딩 패드를 둘러싸며, 수분, 수소를 차폐하는 기능을 갖는 컵(cup) 형상 내습(耐濕) 구조를 형성하는 패드 전극 구조를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    최하층의 상기 패드용 배선 패턴은 상기 확대 패드 패턴을 갖고, 상기 내습 링과 상기 최하층의 패드용 배선 패턴은 바닥이 닫힌 루프 형상 벽부를 구성하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    최상층, 최하층 이외의 상기 패드용 배선 패턴 중 적어도 하나가 상기 확대 패드 패턴을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    최하층 이외의 상기 패드용 배선 패턴이 상기 패드 패턴과 상기 실 패턴을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    최상층 이외의 상기 패드용 배선 패턴은 상기 배선 패턴과 동일한 층에서 형성되고, 최상층 이외의 상기 패드용 비아 도전체는 상기 비아 도전체와 동일한 층에서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    최상층의 상기 패드용 배선 패턴은 알루미늄을 사용하여 형성되고, 상기 비아 도전체 및 상기 패드용 비아 도전체는 텅스텐을 사용하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 기판의 외주(外周)를 따라, 상기 패드 전극 구조 외측에서, 상기 절연 적층을 관통하여 형성된 외측 칩 내습 링을 더 갖는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 절연 적층은 상기 반도체 소자를 덮어 상기 반도체 기판 상에 형성된 질화 실리콘 또는 산화 질화 실리콘의 하부 보호막을 포함하고,
    상기 반도체 소자에 접속되고, 상기 하부 보호막을 관통하여 상방으로 연장되는 하부 비아 도전체와,
    상기 최하층의 패드용 배선 패턴의 주변부 하면(下面)의 루프 형상 영역에 접속되고, 하방으로 연장되며, 상기 하부 보호막에 도달하는 하부 루프 형상 벽부를 더 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 하부 비아 도전체와 상기 하부 루프 형상 벽부가 동일한 층에서 형성되 어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체 기판 상방에 형성되고, 하부 전극과, 산화물 강유전체막과, 상부 전극을 포함하는 강유전체 커패시터를 더 갖고, 상기 다층 배선 구조는 상기 강유전체 커패시터 상방에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 절연 적층이 상기 강유전체 커패시터의 아래에, 수분, 수소를 차폐하는 기능을 갖는 하지 보호막을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 하지 보호막이 산화 알루미늄, 산화 티탄 중 어느 하나를 사용하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 절연 적층이 상기 기둥 형상 비아 도전체와 교차하는 제 1 레벨에 배치되고, 수분, 수소를 차폐하는 기능을 갖는 제 1 절연 배리어층을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 절연 적층이 상기 제 1 레벨과 상이한 제 2 레벨에 배치되고, 상기 기둥 형상 비아 도전체와 교차하는 수분, 수소를 차폐하는 기능을 갖는 제 2 절연 배리어층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 절연 적층이 최상층의 상기 패드용 배선 패턴 상면에 접하는 수분, 수소를 차폐하는 기능을 갖는 제 3 절연 배리어층을 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 절연 배리어층이 산화 알루미늄, 산화 티탄 중 어느 하나를 사용하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 절연 배리어층의 두께가 20∼100㎚의 범위 내인 것을 특징으로 하는 반도체 장치.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 패드용 배선 패턴 중 적어도 하나는 상기 패드 패턴과 상기 실 패턴과 접속하는 제 1 배선부와, 상기 실 패턴으로부터 더 외측으로 연장되는 제 2 배선부, 또는 상기 확대 패드 패턴으로부터 외측으로 연장되는 제 3 배선부를 더 갖는 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 패드 전극 구조보다 내측에서, 상기 절연 적층을 관통하여 루프 형상으로 형성되고, 상기 제 2 또는 제 3 배선부와 교차하는 부분에서 노치되어 있는 내측 칩 내습 링을 더 갖는 것을 특징으로 하는 반도체 장치.
  20. 복수의 칩 영역을 포함하는 반도체 기판의 각 칩 영역에 복수의 반도체 소자를 형성하는 공정과,
    상기 복수의 반도체 소자를 덮어, 상기 반도체 기판 상에 하부 층간절연막을 형성하는 공정과,
    상기 하부 층간절연막 상에, 강유전체 커패시터를 형성하는 공정과,
    상기 강유전체 커패시터를 덮어, 상기 하부 층간절연막 상에 절연 적층을 형성하는 공정과,
    상기 절연 적층 중에 배치된 다층 배선 구조를 형성하는 공정과,
    상기 반도체 기판 상방에 배치되고, 상기 다층 배선 구조에 접속된 패드 전극 구조를 형성하는 공정으로서, 상기 절연 적층 중에 복수의 패드용 배선 패턴과, 상기 패드용 배선 패턴 사이를 접속하는 패드용 비아 도전체를 포함하고, 적어도 최상층의 패드용 배선 패턴은 패드 패턴과 상기 패드 패턴을 거리를 두고 둘러싸는 실 패턴을 포함하고, 최상층 이외의 패드용 배선 패턴 중 적어도 하나는 연속된, 상기 실 패턴에 대응하는 크기의 확대 패드 패턴을 갖고, 상기 패드용 비아 도전체는 상기 패드 패턴에 대응하여 배치된 복수의 기둥 형상 비아 도전체와 상기 실 패턴에 대응하여 배치된 루프 형상 벽부를 포함하고, 상기 패드용 배선 패턴의 패드 패턴 또는 상기 확대 패드 패턴과 상기 기둥 형상 비아 도전체가 적층 본딩 패드를 구성하고, 상기 실 패턴 및 상기 확대 패드 패턴의 가장자리부와 상기 루프 형상 벽부가 상기 적층 본딩 패드를 둘러싸며, 수분, 수소를 차폐하는 기능을 갖는 내습 링을 형성하는 패드 전극 구조를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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