WO2006092846A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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semiconductor device
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Hideaki Kikuchi
Kouichi Nagai
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Fujitsu Limited
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    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Definitions

  • the present invention relates to a semiconductor device suitable for a nonvolatile memory having a ferroelectric capacitor and a method for manufacturing the same.
  • ferroelectric memory As a dielectric film of a capacitor.
  • a ferroelectric capacitor Such a capacitor is called a ferroelectric capacitor, and a ferroelectric dielectric memory (FeRAM: Ferroelectric Random Access Memory) having a ferroelectric capacitor is a nonvolatile memory.
  • FeRAM Ferroelectric Random Access Memory
  • Ferroelectric memory has advantages such as being capable of high-speed operation, low power consumption, and excellent writing Z-reading durability, and further development is expected in the future.
  • the ferroelectric capacitor has a tendency to easily deteriorate its characteristics due to external hydrogen gas and moisture.
  • a ferroelectric film composed of an O film (PZT film) and an upper electrode composed of a Pt film are sequentially stacked.
  • the ferroelectric properties of the PZT film will be almost lost. It is known.
  • the heat treatment is performed with the ferroelectric capacitor adsorbing moisture or in the vicinity of the ferroelectric capacitor, the ferroelectricity of the ferroelectric film of the ferroelectric capacitor is significantly deteriorated. It is also known to end up.
  • a film forming process by the Deposition method or the like is selected. Furthermore, as a technique for preventing the deterioration of the ferroelectric film due to hydrogen and moisture, a technique for forming an aluminum oxide film so as to cover the ferroelectric capacitor and formed on the ferroelectric capacitor. On interlayer insulation film, techniques for forming an aluminum oxide film have been proposed. This is because the acid aluminum film has a function of preventing diffusion of hydrogen and moisture. Therefore, according to these techniques, it is possible to prevent hydrogen and moisture from reaching the ferroelectric film and to prevent deterioration of the ferroelectric film due to hydrogen and moisture.
  • an A1 wiring is formed, and an oxide film is further formed as an interlayer insulating film by a plasma CVD method or the like. Even when this oxide film is formed, the ferroelectric capacitor may be deteriorated. Therefore, before forming the interlayer insulating film, an aluminum oxide film covering the A1 wiring is formed.
  • the aluminum oxide film In order to ensure the electrical connection between the upper layer wiring and the A1 wiring, it is necessary to etch the aluminum oxide film to form a via hole. This process is difficult. For this reason, the diameter of the via hole may be smaller than the design value, or the state of the tungsten plug to be formed as a via plug may become abnormal due to the influence of the etched deposit, resulting in contact failure. As a result, the design margin becomes narrow and it becomes difficult to obtain stable characteristics, which leads to a decrease in yield.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-197878
  • Patent Document 2 JP 2001-68639 A
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-174145
  • Patent Document 4 Japanese Patent Laid-Open No. 2002-176149
  • Patent Document 5 Japanese Patent Laid-Open No. 2003-100994
  • Patent Document 6 Japanese Patent Laid-Open No. 60-262443
  • Patent Document 7 Japanese Unexamined Patent Publication No. 63-117429
  • Patent Document 8 JP-A-10-256254
  • An object of the present invention is to provide a semiconductor device capable of obtaining stable characteristics while preventing damage to a ferroelectric capacitor and a method for manufacturing the same.
  • the inventor of the present application has made extensive studies in order to solve the above problems, and as a result, the oxide covering the A1 wiring Rather than functioning as a film that prevents hydrogen and moisture from entering, the aluminum film functions as a film that suppresses plasma damage to the ferroelectric capacitor during the formation of the plasma oxide film. I found out. Therefore, even if the film covering the A1 wiring is another insulating film that does not need to be a film that prevents intrusion of hydrogen and water, it can obtain at least the same characteristics as before if plasma damage can be suppressed. Can do. Furthermore, if the film is easier to process than the aluminum oxide film, stable characteristics can be obtained. Based on such a view, the present inventor has conceived various aspects of the invention shown below.
  • the semiconductor device according to the present invention is directly connected to a semiconductor substrate, a ferroelectric capacitor formed above the semiconductor substrate and provided with a ferroelectric film, and an electrode of the ferroelectric capacitor. Wiring and an insulating film covering the wiring are provided.
  • the insulating film has a degree of damage to the ferroelectric capacitor less than that of the acid-aluminum film at the time of film formation, and is easy to process. It is a higher film.
  • a wiring directly connected to the electrode of the ferroelectric capacitor is formed. To do. Then, an insulating film that covers the wiring is formed.
  • the degree of damage to the ferroelectric capacitor at the time of film formation is less than that of the acid aluminum film, and the ease of processing is higher than that of the acid aluminum film. Form a high film.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a method for manufacturing a ferroelectric memory according to an embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing the method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2A.
  • FIG. 2C is a cross-sectional view of FIG. It is sectional drawing which shows a method.
  • FIG. 2D is a cross-sectional view showing the method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2C.
  • FIG. 2E is a cross-sectional view showing the method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2D.
  • FIG. 2F is a cross-sectional view showing the method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2E.
  • FIG. 2G is a cross-sectional view showing the method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2F.
  • FIG. 2H is a cross-sectional view showing the method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2G.
  • FIG. 21 is a cross-sectional view showing a method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2H.
  • FIG. 2J is a cross-sectional view showing a method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 21.
  • FIG. 2K is a cross-sectional view showing a method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2J.
  • FIG. 2L is a cross-sectional view showing the method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2K.
  • FIG. 2M is a cross-sectional view showing the method for manufacturing the ferroelectric memory according to the embodiment of the present invention, following FIG. 2L.
  • FIG. 3 is a cross-sectional view showing another embodiment of a ferroelectric memory.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • the memory cell array includes a plurality of bit lines 103 extending in one direction, a plurality of word lines 104 extending in a direction perpendicular to the direction in which the bit lines 103 extend, and a pre-line.
  • a line 105 is provided.
  • a plurality of memory cells of the ferroelectric memory according to the present embodiment are arranged in an array so as to match the lattice formed by the bit line 103, the word line 104, and the plate line 105.
  • Each memory cell is provided with a ferroelectric capacitor (storage unit) 101 and a MOS transistor (switching unit) 102.
  • the gate of the MOS transistor 102 is connected to the word line 104.
  • One source and drain of the MOS transistor 102 is connected to the bit line 103, and the other source and drain is connected to one electrode of the ferroelectric capacitor 101.
  • the other electrode of the ferroelectric capacitor 101 is connected to the plate line 105.
  • Each word line 104 and plate line 105 are shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which they extend.
  • each bit line 103 is shared by a plurality of MOS transistors 102 arranged in the same direction as the extending direction thereof.
  • the direction in which the word line 104 and the plate line 105 extend and the direction in which the bit line 103 extends may be referred to as a row direction and a column direction, respectively.
  • the arrangement of the bit line 103, the word line 104, and the plate line 105 is not limited to the above.
  • data is stored according to the polarization state of the ferroelectric film provided in the ferroelectric capacitor 101.
  • FIGS. 2A to 2M are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to an embodiment of the present invention in the order of steps.
  • an element isolation insulating film 2 that partitions an element active region is formed on a surface of a semiconductor substrate 1 such as an Si substrate, for example, LOCOS (Local Oxidation). of Silicon) method.
  • a semiconductor substrate 1 such as an Si substrate, for example, LOCOS (Local Oxidation). of Silicon) method.
  • MOSFET Metal Oxidation
  • This transistor corresponds to the MOS transistor 102 in FIG.
  • the gate insulating film 3 for example, a SiO film having a thickness of about lOOnm is formed by thermal oxidation.
  • a silicon oxide film 8a is formed on the entire surface.
  • the silicon oxynitride film 7 is formed in order to prevent hydrogen degradation of the gate insulating film 3 and the like when the silicon oxide film 8a is formed.
  • a TEOS (tetraethylorthosilicate) film having a thickness of about 700 nm is formed by a CVD method.
  • Al 2 O film 8b having a thickness of about 20 nm is formed on the silicon oxide film 8a as a lower electrode adhesion layer, for example, by sputtering.
  • a lower electrode film 9 is formed on 2 3 2 3.
  • a Pt film having a thickness of about 150 nm is formed by sputtering.
  • a ferroelectric film 10 is formed on the lower electrode film 9 in an amorphous state.
  • the ferroelectric film 10 for example, a PLZT ((Pb, La) (Zr, Ti) 0)
  • a PLZT film with a thickness of about lOOnm to 200nm is formed by RF sputtering.
  • heat treatment RTA at 650 ° C or lower in an atmosphere containing Ar and O
  • the upper electrode film 11 is formed on the ferroelectric film 10.
  • an iridium oxide film having a thickness of about 200 nm to 300 nm is formed by sputtering, for example.
  • Oxygen annealing is performed to prevent peeling of the O film.
  • an Al 2 O film 12 is formed over the entire surface by sputtering as a protective film.
  • the protective film (Al 2 O film 12) prevents hydrogen from entering the ferroelectric capacitor from the outside. Is prevented.
  • the lower electrode 9a is formed. Subsequently, for preventing peeling of the Al 2 O film to be formed later
  • the ferroelectric capacitor including the lower electrode 9a, the capacitive insulating film 10a, and the upper electrode 11a corresponds to the ferroelectric capacitor 101 in FIG.
  • an Al 2 O film 13 is formed on the entire surface by sputtering as a protective film.
  • oxygen annealing is performed to reduce capacitor leakage.
  • an interlayer insulating film 14 is formed on the entire surface by a high-density plasma method.
  • the thickness of the interlayer insulating film 14 is, for example, about 1.
  • the interlayer insulating film 14 is planarized by CMP (chemical mechanical polishing). Next, plasma treatment using N 2 O gas is performed. As a result, the interlayer insulating film 1
  • the surface layer 4 is slightly nitrided, making it difficult for moisture to enter. This plasma treatment is effective if a gas containing at least one of N and O is used.
  • the holes reaching the silicide layer 5 on the high-concentration diffusion layer 22 of the transistor are connected to the interlayer insulating film 14, AlO film 13, silicon oxide film 8b, silicon oxide film 8a, and silicon oxynitride film. 7
  • a noria metal film (not shown) is formed by continuously forming a Ti film and a TiN film in the hole by sputtering. Subsequently, a W film is buried in the hole by a CV D (chemical vapor deposition) method, and the W film is flattened by a CMP method, thereby forming a W plug 15.
  • CV D chemical vapor deposition
  • an SiON film 16 is formed as an oxidation prevention film for the W plug 15 by, for example, a plasma enhanced CVD method.
  • the contact hole 40t reaching the upper electrode 11a and the contact hole 40b reaching the lower electrode 9a are formed into the SiON film 16, the interlayer insulating film 14, the Al 2 O 3
  • the surface of the W plug 15 is exposed by removing the SiON film 16 over the entire surface by etch back.
  • a part of the surface of the upper electrode 1 la, a part of the surface of the lower electrode 9a, and the surface of the W plug 15 are exposed.
  • an Al film is formed, and the A1 wiring 17 is formed by patterning the A1 film.
  • the W plug 15 and the upper electrode 11a are connected to each other by a part of the A1 wiring 17.
  • a silicon oxide film 18 covering the A1 wiring 17 is formed by sputtering.
  • the RF power is 2 kW
  • the frequency is 13.56 MHz
  • the flow rates of Ar gas and O gas are 18 sccm and 2 sccm, respectively
  • the pressure in the chamber is 1
  • the silicon oxide film 18 grows at a rate of about 30 nmZ.
  • the thickness of the silicon oxide film 18 is, eg, about 20 nm to lOOnm. If the silicon oxide film 18 is formed under such conditions, the ferroelectric capacitor already formed is not damaged by the plasma processing. If the thickness of the silicon oxide film 18 is less than 20 nm, damage to the ferroelectric capacitor due to subsequent plasma processing may not be sufficiently suppressed. However, for this effect, it is sufficient that the thickness of the silicon oxide film 18 is lOOnm.
  • a high-density plasma oxide film 19 is formed on the entire surface, and the surface thereof is flattened.
  • an Al 2 O film 20 is formed on the high-density plasma oxide film 19 as a protective film that prevents intrusion of hydrogen and moisture. Furthermore, high-density plasm on the Al 2 O film 20
  • a ma-oxide film 23 is formed.
  • the oxide aluminum film is not formed before the high-density plasma oxide film 19 is formed, but instead, the silicon oxide film 18 is formed by sputtering.
  • This silicon oxide film 18 also suppresses the plasma damage of the ferroelectric capacitor that may occur during the formation of the high-density plasma oxide film 19 in the same manner as the conventionally formed acid / aluminum film. be able to.
  • the high-density plasma oxide film 23 After the formation of the high-density plasma oxide film 23, as shown in FIG. 2M, the high-density plasma oxide film 23, the Al 2 O film 20, the high-density plasma oxide film 19, and the silicon oxide film 18, A1 wiring
  • a via hole reaching 17 is formed, and a tungsten plug 24 is embedded therein.
  • the silicon oxide film 18 is formed as a film for suppressing plasma damage, and the processing of the silicon oxide film 18 is easier than the oxide aluminum film.
  • a shaped via hole can be easily formed. For this reason, conventional via holes It is possible to avoid problems associated with narrowing and etching deposits.
  • the wiring 25 the high-density plasma film 26, the Al 2 O film 27, the high-density plasma film 28, the tungsten plug 29, A
  • the silicon oxide film 18 that suppresses plasma damage since the silicon oxide film 18 that suppresses plasma damage is formed, it is strong even during the formation of the high-density plasma oxide film 19 that is formed thereafter. Plasma damage does not reach the dielectric capacitor. Further, since the silicon oxide film 18 is easier to process than the oxide aluminum film, it is possible to easily form a contact hole as designed. Regarding the suppression of the entry of hydrogen and moisture from the outside, the silicon oxide film 18 formed by sputtering is not relatively dense but has a high hygroscopic property. it can. A plurality of Al 2 O films are formed above or below the silicon oxide film 18. Therefore, no particular problem occurs.
  • the insulating film covering the A1 wiring 17 is a silicon oxide film as described above if the degree of damage to the ferroelectric capacitor at the time of formation is less than that of the oxide aluminum film. It is not limited to 18.
  • a CVD oxide film having a thickness of 20 nm or more may be formed under reduced pressure or normal pressure.
  • the CVD oxide film also has the advantage of improving throughput with a higher growth rate than the aluminum oxide film.
  • the temperature of the atmosphere is preferably 300 ° C to 600 ° C, particularly 300 ° C to 500 ° C. If this temperature range force is also lost, the characteristics of the ferroelectric capacitor will deteriorate, and it will be difficult to obtain a sufficient film formation rate. That is, since the melting point of A1 is about 660 ° C, a CVD oxide film can be formed if the ambient temperature is 300 ° C-600 ° C. In particular, the ambient temperature is preferably 450 ° C or lower.
  • TEOS is used as a raw material
  • ozone is used as an oxidizing agent
  • the thickness is 20 nm or more.
  • Ozone TEOS acid film may be formed.
  • Ozone TEOS oxide film is not relatively dense, and its hygroscopicity is high, so moisture permeation can be suppressed.
  • the temperature of the atmosphere is preferably 400 ° C. to 600 ° C. As described above, if the ambient temperature is higher than 600 ° C., the A1 wiring 17 may melt or the characteristics of the ferroelectric capacitor may deteriorate.
  • a plasma CVD oxide film may be formed by applying a two-frequency unbiased plasma CVD method without applying a bias to the substrate.
  • the source RF capacity is 3 kW
  • the flow rates of SiH gas, O gas and Ar gas are 70 sccm, respectively.
  • the plasma CVD oxide film grows at a rate of about 530 nmZ.
  • the thickness of the plasma CVD oxide film is, for example, 20 nm or more.
  • the acid film formed by such a method can also suppress moisture permeation. In addition, since no bias is applied to the substrate, plasma damage is also suppressed.
  • a coating type oxide film such as a SOG (Spin On Glass) film having a thickness of 20 nm or more may be formed! /.
  • the annealing process may be performed after applying the SOG raw material by spin coating.
  • the SOG raw material include polysilazane, hydrogen silsesquioxane for low water absorption SOG, fluorine-containing hydrogen silsesquioxane, and silica-based porous material. Since the coating type oxide film has high hygroscopicity, moisture permeation can be suppressed.
  • a polyimide film may be formed!
  • a polyimide material is applied with a thickness of 1200 nm by spin coating, then cured by heat treatment, and then etched back by ashing.
  • the temperature is set to 310 ° C and the flow rate of N gas is set to 10 ° C.
  • the processing time is 40 minutes.
  • the thickness of 500 nm is removed so as to leave about 700 nm.
  • Polyimide membranes can also suppress moisture permeation.
  • An acid film may be formed by acidifying the surface of the A1 wiring 17 with oxygen radicals, oxygen plasma, or the like.
  • the frequency of the source microwave is 2.45 GHz
  • the output is 1400 W
  • the pressure in the chamber is 133.3 Pa (lTorr)
  • O gas and N gas are supplied.
  • Flow rates are 1350sccm and 150sccm, respectively, the temperature is 200 ° C, and the treatment time is 70 seconds.
  • the for example if treatment is performed with oxygen radicals using a down flow type asher or the like, plasma damage will not occur during this treatment. Further, if the plasma is processed with oxygen plasma while controlling the bias voltage applied to the substrate using a two-frequency plasma apparatus or the like, plasma damage will not occur during this processing. As a result of these treatments, the composition of the surface of the A1 wiring 17 approaches that of alumina, and moisture permeation can be suppressed. Even if the surface of the A1 wiring 17 is oxidized by this method, a via hole can be easily formed in a later process as compared with the case where an aluminum oxide film is deposited.
  • An oxide film containing impurities may be formed!
  • an acid film for example, PSG (Phospho-Silicate Glass) film, BPSG (Boro-Phospho-Silicate Glass) film and
  • FSG Fluoro-Silicate Glass
  • sputtering film formation may be performed using a sputtering target containing impurities such as phosphorus, boron, or fluorine.
  • an oxide film may be formed by a normal pressure CVD method or a low pressure CVD method using a source gas containing impurities such as phosphorus, boron, or fluorine.
  • PH Hydrogen
  • the B concentration in the film is preferably about 0-7% by weight.
  • the power of the source RF is 3.5 kW
  • the frequency is 400 kHz
  • the flow rates of SiF gas, SiH gas, O gas, and Ar gas are set respectively.
  • the oxide film grows at a rate of about 470 nmZ, and the F concentration in the film is about 11 atomic%. Its refractive index is about 1.42.
  • the hygroscopic property of the acid film containing such impurities is higher than that of the acid film containing no impurities. For this reason, permeation
  • the Al 2 O film 20 is formed between the high-density plasma oxide film 19 and the high-density plasma oxide film 23, but as shown in FIG. Al O film 20 and high density
  • the high density plasma oxide film 19 may be formed thick.
  • N annealing or the like is performed, or nitrogen gas is used.
  • the silicon oxide film 18 is modified by dehydration, surface nitridation, etc., and the hygroscopicity is further improved.
  • ferroelectric film a PZT (PbZr Ti 2 O 3) film, a PZT film with La, Ca, Sr, Si, etc.
  • a compound film having a velovskite structure such as a film with a small amount of added, a (SrBi Ta Nb O) film,
  • a compound film having a Bi-layered structure such as a BiTiO film may be used. Furthermore, the shape of the ferroelectric film
  • the deposition method is not particularly limited, and the ferroelectric film can be formed by sol-gel method, sputtering method, MOCVD method or the like.
  • Patent Document 6 describes that, for the purpose of improving the coverage of the interlayer insulating film, a high-frequency bias is applied to the wiring to form a sputtered oxide film on the wiring.
  • this method is applied to a ferroelectric memory, a large amount of damage is caused to the ferroelectric capacitor when a notched oxide film is formed as a high-frequency bias is applied.
  • Patent Document 7 describes forming various passivation films for the purpose of preventing the occurrence of cracks in the wiring and the passivation film. However, since a plurality of films are formed, the process is complicated. It is also difficult to sufficiently suppress plasma damage.
  • Patent Document 8 describes that a sputtered oxide film is formed after the corner of the A1 wiring is cut for the purpose of improving coverage or the like. However, if this method is applied to the ferroelectric memory, the ferroelectric capacitor is damaged when the sputtered oxide film is formed.
  • a via hole reaching the wiring can be easily formed. For this reason, problems associated with the formation of via holes are eliminated, desired characteristics can be stably obtained, and yield is improved.

Abstract

　半導体基板の上方に強誘電体膜（１０ａ）を備えた強誘電体キャパシタを形成した後、強誘電体キャパシタの電極（９ａ、１１ａ）に直接接続される配線（１７）を形成する。そして、配線（１７）を覆うシリコン酸化膜（１８）を形成する。但し、シリコン酸化膜（１８）として、その成膜時に強誘電体キャパシタに及ぶ損傷の程度が酸化アルミニウム膜のそれ以下であり、且つその加工しやすさが酸化アルミニウム膜のそれよりも高い膜を形成する。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及び その製造方法に関する。
背景技術
[0002] 近年、キャパシタの誘電体膜として強誘電体膜を用いることが注目されて 、る。この ようなキャパシタは強誘電体キャパシタとよばれ、強誘電体キャパシタを備えた強誘 電体メモリ（FeRAM : Ferro-electric Random Access Memory)は不揮発性メモリであ る。そして、強誘電体メモリには、高速動作が可能である、消費電力が低い、書き込 み Z読み出し耐久性に優れている等の長所があり、今後の更なる発展が見込まれて いる。
[0003] しかしながら、強誘電体キャパシタには、外部からの水素ガス及び水分によりその 特性が劣化しやす ヽと ヽぅ性質がある。例えば、 Pt膜よりなる下部電極と、 PbZr Ti
1-x
O膜 (PZT膜)よりなる強誘電体膜と、 Pt膜よりなる上部電極とが順次積層されて構 3
成された強誘電体キャパシタでは、水素分圧 40Pa (0. 3Torr)程度の雰囲気にて 2 00°C程度の温度に基板を加熱すると、 PZT膜の強誘電体特性がほぼ失われてしま うことが知られている。また、強誘電体キャパシタが水分を吸着した状態又は水分が 強誘電体キャパシタの近傍に存在する状態にて熱処理を行うと、強誘電体キャパシ タの強誘電体膜の強誘電性が著しく劣化してしまうことも知られている。
[0004] このような強誘電体キャパシタの性質のため、強誘電体メモリの製造工程において は、強誘電体膜を形成した後のプロセスとして可能な限り水分の発生が少なく且つ 低温のプロセスが選択されている。また、層間絶縁膜を成膜するプロセスには、例え ば水素の発生量の比較的少な 、原料ガスを用いた CVD (Chemical Vapor
Deposition)法等による成膜プロセスが選択されている。更には、水素及び水分によ る強誘電体膜の劣化を防止する技術として、強誘電体キャパシタを覆うように酸化ァ ルミ-ゥム膜を形成する技術及び強誘電体キャパシタ上に形成された層間絶縁膜上 に酸ィ匕アルミニウム膜を形成する技術等が提案されている。これは、酸ィ匕アルミ-ゥ ム膜は、水素及び水分の拡散を防止する機能を有しているためである。このため、こ れらの技術によれば、水素及び水分が強誘電体膜に達することを防止して、水素及 び水分による強誘電体膜の劣化を防止することが可能となる。
[0005] このような技術は、例えば特許文献 1一 5に記載されている。
[0006] また、強誘電体キャパシタを形成した後には、 A1配線を形成し、更にプラズマ CVD 法等により酸化膜を層間絶縁膜として形成する。この酸化膜の形成時にも、強誘電 体キャパシタの劣化が生じることがある。このため、層間絶縁膜を形成する前に、 A1 配線を覆う酸ィ匕アルミニウム膜を形成して 、る。
[0007] し力しながら、酸ィ匕アルミニウム膜のエッチングは困難である。上層の配線と A1配線 との導通を確保するためには、酸ィ匕アルミニウム膜をエッチングしてビアホールを形 成する必要がある力 この加工が困難である。このため、ビアホールの径が設計値よ り小さくなつたり、ビアプラグとして形成しょうとするタングステンプラグの状態がエッチ ングデポ物の影響により異常なものになったりして、コンタクト不良が生じることがある 。この結果、設計マージンが狭くなり、安定した特性を得ることが困難となり、歩留りの 低下につながつている。
[0008] 特許文献 1：特開 2003 —197878号公報
特許文献 2 :特開 2001—68639号公報
特許文献 3 :特開 2003—174145号公報
特許文献 4:特開 2002—176149号公報
特許文献 5 :特開 2003—100994号公報
特許文献 6 :特開昭 60- -262443号公報
特許文献 7 :特開昭 63- -117429号公報
特許文献 8 :特開平 10-—256254号公報
発明の開示
[0009] 本発明の目的は、強誘電体キャパシタのダメージを防止しながら、安定した特性を 得ることができる半導体装置及びその製造方法を提供することにある。
[0010] 本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、 A1配線を覆う酸ィ匕 アルミニウム膜は、水素及び水分の侵入を防止する膜として機能しているというよりも 、むしろ、プラズマ酸ィ匕膜の形成時の強誘電体キャパシタへのプラズマダメージを抑 制する膜として機能していることを見出した。従って、 A1配線を覆う膜は、水素及び水 分の侵入を防止する膜である必要はなぐ他の絶縁膜であってもプラズマダメージを 抑制することができれば、少なくとも従来と同等の特性を得ることができる。更に、酸 化アルミニウム膜よりも加工しやす 、膜を用いれば、安定した特性を得ることも可能で ある。このような見解に基づき、本願発明者は、以下に示す発明の諸態様に想到した
[0011] 本発明に係る半導体装置には、半導体基板と、前記半導体基板の上方に形成さ れ、強誘電体膜を備えた強誘電体キャパシタと、前記強誘電体キャパシタの電極に 直接接続された配線と、前記配線を覆う絶縁膜と、が設けられている。但し、前記絶 縁膜は、その成膜時に前記強誘電体キャパシタに及ぶ損傷の程度が酸ィ匕アルミ-ゥ ム膜のそれ以下であり、且つその加工しやすさが酸ィ匕アルミニウム膜のそれよりも高 い膜である。
[0012] 本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体膜を備 えた強誘電体キャパシタを形成した後、前記強誘電体キャパシタの電極に直接接続 される配線を形成する。そして、前記配線を覆う絶縁膜を形成する。但し、前記絶縁 膜として、その成膜時に前記強誘電体キャパシタに及ぶ損傷の程度が酸ィヒアルミ二 ゥム膜のそれ以下であり、且つその加工しやすさが酸ィ匕アルミニウム膜のそれよりも 高い膜を形成する。
図面の簡単な説明
[0013] [図 1]図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導 体装置）のメモリセルアレイの構成を示す回路図である。
[図 2A]図 2Aは、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図 である。
[図 2B]図 2Bは、図 2Aに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を示す断面図である。
[図 2C]図 2Cは、図 2Bに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を示す断面図である。
[図 2D]図 2Dは、図 2Cに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を示す断面図である。
[図 2E]図 2Eは、図 2Dに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を示す断面図である。
[図 2F]図 2Fは、図 2Eに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を示す断面図である。
[図 2G]図 2Gは、図 2Fに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を示す断面図である。
[図 2H]図 2Hは、図 2Gに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を示す断面図である。
[図 21]図 21は、図 2Hに引き続き、本発明の実施形態に係る強誘電体メモリの製造方 法を示す断面図である。
[図 2J]図 2Jは、図 21に引き続き、本発明の実施形態に係る強誘電体メモリの製造方 法を示す断面図である。
[図 2K]図 2Kは、図 2Jに引き続き、本発明の実施形態に係る強誘電体メモリの製造方 法を示す断面図である。
[図 2L]図 2Lは、図 2Kに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を示す断面図である。
[図 2M]図 2Mは、図 2Lに引き続き、本発明の実施形態に係る強誘電体メモリの製造 方法を示す断面図である。
[図 3]図 3は、強誘電体メモリの他の実施形態を示す断面図である。
発明を実施するための最良の形態
[0014] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図
1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置） のメモリセルアレイの構成を示す回路図である。
[0015] このメモリセルアレイには、一の方向に延びる複数本のビット線 103、並びにビット 線 103が延びる方向に対して垂直な方向に延びる複数本のワード線 104及びプレ ート線 105が設けられている。また、これらのビット線 103、ワード線 104及びプレート 線 105が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複 数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシ タ（記憶部） 101及び MOSトランジスタ (スイッチング部） 102が設けられている。
[0016] MOSトランジスタ 102のゲートはワード線 104に接続されている。また、 MOSトラン ジスタ 102の一方のソース'ドレインはビット線 103に接続され、他方のソース'ドレイ ンは強誘電体キャパシタ 101の一方の電極に接続されている。そして、強誘電体キヤ パシタ 101の他方の電極がプレート線 105に接続されている。なお、各ワード線 104 及びプレート線 105は、それらが延びる方向と同一の方向に並ぶ複数個の MOSトラ ンジスタ 102により共有されている。同様に、各ビット線 103は、それが延びる方向と 同一の方向に並ぶ複数個の MOSトランジスタ 102により共有されている。ワード線 1 04及びプレート線 105が延びる方向、ビット線 103が延びる方向は、夫々行方向、列 方向とよばれることがある。但し、ビット線 103、ワード線 104及びプレート線 105の配 置は、上述のものに限定されない。
[0017] このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ 1 01に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
[0018] 次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メ モリの各メモリセルの断面構造については、その製造方法と共に説明する。図 2A乃 至図 2Mは、本発明の実施形態に係る強誘電体メモリ（半導体装置)の製造方法を 工程順に示す断面図である。
[0019] 本実施形態においては、先ず、図 2Aに示すように、 Si基板等の半導体基板 1の表 面に、素子活性領域を区画する素子分離絶縁膜 2を、例えばロコス (LOCOS : Local Oxidation of Silicon)法により形成する。次に、素子分離絶縁膜 2により区画された素 子活性領域内に、ゲート絶縁膜 3、ゲート電極 4、シリサイド層 5、サイドウォール 6、並 びに低濃度拡散層 21及び高濃度拡散層 22からなるソース'ドレイン拡散層を備えた トランジスタ（MOSFET)を形成する。このトランジスタは、図 1中の MOSトランジスタ 102に相当する。ゲート絶縁膜 3としては、例えば、熱酸化により、厚さが lOOnm程 度の SiO膜を形成する。次いで、全面に、シリコン酸窒化膜 7を、 MOSFETを覆うよ うにして形成し、更に全面にシリコン酸ィ匕膜 8aを形成する。シリコン酸窒化膜 7は、シ リコン酸ィ匕膜 8aを形成する際のゲート絶縁膜 3等の水素劣化を防止するために形成 されている。シリコン酸ィ匕膜 8aとしては、例えば、 CVD法により、厚さが 700nm程度 の TEOS (tetraethylorthosilicate)膜を形成する。
[0020] その後、 N雰囲気中で、 650°C
2 、 30分間のァニール処理を行うことにより、シリコン 酸ィ匕膜 8aの脱ガスを行う。次に、シリコン酸ィ匕膜 8a上に、下部電極密着層として、例 えば、スパッタ法により、厚さが 20nm程度の Al O膜 8bを形成する。 Al O膜 8b上
2 3 2 3 に下部電極膜 9を形成する。下部電極膜 9としては、例えば、スパッタ法により、厚さ が 150nm程度の Pt膜を形成する。
[0021] 次に、同じく図 2Aに示すように、下部電極膜 9上に強誘電体膜 10をアモルファス 状態で形成する。強誘電体膜 10としては、例えば、 PLZT( (Pb, La) (Zr, Ti) 0 )タ
3 一ゲットを用い、 RFスパッタ法により、厚さが lOOnm乃至 200nm程度の PLZT膜を 形成する。次いで、 Ar及び Oを含有する雰囲気中で 650°C以下での熱処理 (RTA
2
： Rapid Thermal Annealing)を行い、更に、酸素雰囲気中で 750°Cでの RTAを行う。 この結果、強誘電体膜 10が完全に結晶化すると共に、下部電極膜 9を構成する Pt 膜が緻密化し、下部電極膜 9と強誘電体膜 10との界面近傍における Ptと Oとの相互 拡散が抑制される。
[0022] その後、同じく図 2Aに示すように、強誘電体膜 10上に上部電極膜 11を形成する。
上部電極膜 11の形成に当たっては、例えば、スパッタ法により、厚さが 200nm乃至 300nm程度の酸化イリジウム膜を形成する。
[0023] 続いて、上部電極膜 11をパターユングすることにより、図 2Bに示すように、上部電 極 11aを形成する。次に、パターユングによる損傷等を回復させるための酸素を含有 する雰囲気中での熱処理を行う。次に、強誘電体膜 10のパターニングを行うことによ り、同じく図 2Bに示すように、容量絶縁膜 10aを形成する。続いて、後に形成する A1
2
O膜の剥がれ防止用の酸素ァニールを行う。
3
[0024] 次いで、図 2Cに示すように、保護膜として Al O膜 12をスパッタリング法にて全面
2 3
に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素ァニールを行 う。保護膜 (Al O膜 12)により、外部からの水素の強誘電体キャパシタへの侵入が 防止される。
[0025] その後、図 2Dに示すように、 Al O膜 12及び下部電極膜 9のパターユングを行うこ
2 3
とにより、下部電極 9aを形成する。続いて、後に形成する Al O膜の剥がれ防止用の
2 3
酸素ァニールを行う。下部電極 9a、容量絶縁膜 10a及び上部電極 11aを備えた強誘 電体キャパシタは、図 1中の強誘電体キャパシタ 101に相当する。
[0026] 続いて、図 2Eに示すように、保護膜として Al O膜 13をスパッタリング法にて全面
2 3
に形成する。次いで、キャパシタリークを低減させるために、酸素ァニールを行う。
[0027] 次に、図 2Fに示すように、層間絶縁膜 14を高密度プラズマ法により全面に形成す る。層間絶縁膜 14の厚さは、例えば 1. 程度とする。
[0028] 次いで、図 2Gに示すように、 CMP (化学機械的研磨)法により、層間絶縁膜 14の 平坦化を行う。次に、 N Oガスを用いたプラズマ処理を行う。この結果、層間絶縁膜 1
2
4の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ 処理は、 N又は Oの少なくとも一方が含まれたガスを用いていれば有効的である。次 いで、トランジスタの高濃度拡散層 22上のシリサイド層 5まで到達する孔を、層間絶 縁膜 14、 Al O膜 13、シリコン酸ィ匕膜 8b、シリコン酸ィ匕膜 8a及びシリコン酸窒化膜 7
2 3
に形成する。その後、スパッタリング法により、 Ti膜及び TiN膜を連続して孔内に形 成することにより、ノリアメタル膜（図示せず)を形成する。続いて、更に、孔内に、 CV D (化学気相成長）法にて W膜を埋め込み、 CMP法により W膜の平坦ィ匕を行うことに より、 Wプラグ 15を形成する。
[0029] その後、図 2Hに示すように、 Wプラグ 15の酸ィ匕防止膜として SiON膜 16を、例え ばプラズマ増速 CVD法により形成する。
[0030] 続いて、図 21に示すように、上部電極 11aまで到達するコンタクトホール 40t及び下 部電極 9aまで到達するコンタクトホール 40bを、 SiON膜 16、層間絶縁膜 14、 Al O
2 3 膜 13及び Al O膜 12に形成する。その後、損傷を回復させるために、酸素ァニール
2 3
を行う。
[0031] 次に、図 2Jに示すように、 SiON膜 16をエッチバックにより全面にわたって除去する ことにより、 Wプラグ 15の表面を露出させる。次いで、図 2Kに示すように、上部電極 1 laの表面の一部、下部電極 9aの表面の一部、及び Wプラグ 15の表面が露出した状 態で、 Al膜を形成し、この A1膜のパターユングを行うことにより、 A1配線 17を形成す る。このとき、例えば、 Wプラグ 15と上部電極 11aとを A1配線 17の一部で互いに接続 する。
[0032] その後、図 2Lに示すように、 A1配線 17を覆うシリコン酸ィ匕膜 18をスパッタ法により 形成する。このときの条件に関し、例えば、 RFパワーを 2kWとし、周波数を 13. 56M Hzとし、 Arガス及び Oガスの流量を夫々 18sccm、 2sccmとし、チャンバ内圧力を 1
2
Paとする。この結果、シリコン酸ィ匕膜 18は 30nmZ分程度の速度で成長する。シリコ ン酸化膜 18の厚さは、例えば 20nm乃至 lOOnm程度とする。このような条件でシリコ ン酸ィ匕膜 18を形成すると、既に形成されている強誘電体キャパシタにはプラズマ処 理に伴うダメージは生じない。なお、シリコン酸ィ匕膜 18の厚さが 20nm未満であると、 後のプラズマ処理による強誘電体キャパシタのダメージを十分に抑制することができ ないことがある。但し、この効果は、シリコン酸化膜 18の厚さが lOOnmあれば十分で あり、これを超えると飽和状態に近くなる。
[0033] 続いて、同じく図 2Lに示すように、全面に高密度プラズマ酸ィ匕膜 19を形成し、その 表面を平坦化する。次に、高密度プラズマ酸ィ匕膜 19上に、水素及び水分の侵入を 防止する保護膜として Al O膜 20を形成する。更に、 Al O膜 20上に高密度プラズ
2 3 2 3
マ酸化膜 23を形成する。
[0034] 本実施形態では、高密度プラズマ酸ィ匕膜 19の形成前に酸ィ匕アルミニウム膜を形成 していないが、その代わりにスパッタ法によりシリコン酸ィ匕膜 18を形成している。この シリコン酸ィ匕膜 18も、従来形成している酸ィ匕アルミニウム膜と同様に、高密度プラズ マ酸ィ匕膜 19の形成時に生じる虞のある強誘電体キャパシタのプラズマダメージを抑 ff¾することができる。
[0035] 高密度プラズマ酸ィ匕膜 23の形成後には、図 2Mに示すように、高密度プラズマ酸 化膜 23、 Al O膜 20、高密度プラズマ酸ィ匕膜 19及びシリコン酸ィ匕膜 18に、 A1配線
2 3
17まで到達するビアホールを形成し、その内部にタングステンプラグ 24を埋め込む。
[0036] 本実施形態では、プラズマダメージを抑制する膜としてシリコン酸ィ匕膜 18を形成し ており、シリコン酸ィ匕膜 18の加工は酸ィ匕アルミニウム膜よりも容易であるため、所望の 形状のビアホールを容易に形成することができる。このため、従来のようなビアホール の狭小化及びエッチングデポ物に伴う不具合等を回避することができる。
[0037] そして、タングステンプラグ 24の形成後には、同じく図 2Mに示すように、配線 25、 高密度プラズマ膜 26、 Al O膜 27、高密度プラズマ膜 28、タングステンプラグ 29、 A
2 3
1配線 30、 TEOS酸ィ匕膜 32、パッドシリコン酸ィ匕膜 33及びパッド開口部 34の形成を 行う。ノッド開口部 34から露出した A1配線 30の一部がパッドとして用いられる。
[0038] このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
[0039] このように、本実施形態によれば、プラズマダメージを抑制するシリコン酸ィ匕膜 18を 形成しているため、その後に形成する高密度プラズマ酸ィ匕膜 19の形成時においても 強誘電体キャパシタにプラズマダメージが及ぶことはない。また、シリコン酸ィ匕膜 18 は酸ィ匕アルミニウム膜よりも加工しやすいため、設計通りのコンタクトホールを容易に 形成することができる。なお、外部からの水素及び水分の侵入を抑制することに関し ては、スパッタ法で形成したシリコン酸ィ匕膜 18は比較的緻密ではなぐその吸湿性が 高いので、水分の透過を抑制することができる。また、シリコン酸ィ匕膜 18よりも上方又 は下方に複数の Al O膜を形成している。従って、特に問題が生じることはない。
2 3
[0040] なお、 A1配線 17を覆う絶縁膜は、その形成時における強誘電体キャパシタへの損 傷の程度が酸ィ匕アルミニウム膜のそれ以下であれば、上述のようなシリコン酸ィ匕膜 18 に限定されない。例えば、厚さが 20nm以上の CVD酸ィ匕膜を減圧又は常圧下で形 成してもよい。 CVD酸ィ匕膜には、酸化アルミニウム膜と比較して成長速度が速ぐス ループットが向上するという利点もある。但し、減圧 CVD法で形成する場合には、雰 囲気の温度を 600°Cとすることが好まし 、。雰囲気の温度を 600°Cよりも高!、ものと すると、 A1配線 17が融け出したり、強誘電体キャパシタの特性が劣化したりする虞が ある力もである。また、常圧 CVD法で形成する場合には、雰囲気の温度を 300°C乃 至 600°C、特に 300°C乃至 500°Cとすることが好ましい。この温度範囲力も外れると、 強誘電体キャパシタの特性が劣化したり、十分な成膜速度を得にくくなつたりするか らである。即ち、 A1の融点が 660°C程度であるため、雰囲気の温度が 300°C— 600 °Cであれば、 CVD酸化膜を形成することが可能である。特に、雰囲気温度は 450°C 以下であることが好ましい。
[0041] また、原料として TEOSを用い、酸化剤としてオゾンを用いて、厚さが 20nm以上の オゾン TEOS酸ィ匕膜を形成してもよ ヽ。オゾン TEOS酸ィ匕膜も比較的緻密ではなく、 その吸湿性が高いので、水分の透過を抑制することができる。なお、オゾン TEOS酸 化膜を形成する場合、雰囲気の温度を 400°C乃至 600°Cとすることが好ましい。上述 のように、雰囲気の温度を 600°Cよりも高いものとすると、 A1配線 17が融け出したり、 強誘電体キャパシタの特性が劣化したりする虞がある。
[0042] 2周波アンバイアスプラズマ CVD法で、基板にバイアスを印加することなくプラズマ CVD酸ィ匕膜を形成してもよい。この場合の条件に関しては、例えば、ソース RFパヮ 一を 3kWとし、 SiHガス、 Oガス及び Arガスの流量を夫々 70sccm
4 2 、 525sccm、 4
20sccmとし、温度を 300°Cとする。この結果、プラズマ CVD酸化膜は 530nmZ分 程度の速度で成長する。プラズマ CVD酸ィ匕膜の厚さは、例えば 20nm以上とする。 このような方法で形成した酸ィ匕膜も水分の透過を抑制することができる。また、基板に バイアスが印加されな 、ため、プラズマダメージも抑制される。
[0043] 厚さが 20nm以上の SOG (Spin On Glass)膜等の塗布型酸化膜を形成してもよ!/、。
この場合、例えば、スピンコートにより SOGの原料を塗布した後、ァニール処理を行 えばよい。 SOGの原料としては、例えば、ポリシラザン、低吸水率 SOG用の水素シ ルセスキォキサン、フッ素含有水素シルセスキォキサン及びシリカ系ポーラス材料等 が挙げられる。塗布型酸ィ匕膜の吸湿性も高いので、水分の透過を抑制することがで きる。
[0044] ポリイミド膜を形成してもよ!/ヽ。この場合、例えば、スピンコートによりポリイミドの材料 を 1200nmの厚さで塗布した後、熱処理により硬化させ、その後アツシングによりエツ チバックする。熱処理に当たっては、例えば、温度を 310°Cとし、 Nガスの流量を 10
2
Oslmとし、処理時間を 40分間とする。また、エッチバックの際には、例えば、 500nm の厚さを除去し、 700nm程度残すようにする。ポリイミド膜も水分の透過を抑制するこ とがでさる。
[0045] 酸素ラジカル又は酸素プラズマ等により A1配線 17の表面を酸ィ匕することにより酸ィ匕 膜を形成してもよい。この場合、例えば、ソースマイクロ波の周波数を 2. 45GHz,出 力を 1400Wとし、チャンバ内圧力を 133. 3Pa (lTorr)とし、 Oガス及び Nガスの
2 2 流量を夫々 1350sccm、 150sccmとし、温度を 200°Cとし、処理時間を 70秒間とす る。例えばダウンフロー型のアツシャ等を用いて酸素ラジカルにより処理すれば、この 処理の際にもプラズマダメージは生じない。また、 2周波型プラズマ装置等を用いて 基板に力かるバイアス電圧を制御しながら、酸素プラズマにより処理すれば、この処 理の際にもプラズマダメージは生じない。そして、これらの処理の結果、 A1配線 17の 表面の組成がアルミナのそれに近づき、水分の透過を抑制することができる。なお、 この方法で A1配線 17の表面を酸ィ匕しても、酸ィ匕アルミニウム膜を堆積させた場合と 比較すると、後の工程でビアホールを形成しやすい。
[0046] 不純物を含んだ酸化膜を形成してもよ!/ヽ。このような酸ィ匕膜としては、例えば PSG ( Phospho- Silicate Glass)膜、 BPSG (Boro-Phospho- Silicate Glass)膜及び
FSG (Fluoro-Silicate Glass)膜等が挙げられる。この場合、例えば、リン、ボロン又は フッ素等の不純物を含有するスパッタターゲットを用いてスパッタ成膜を行えばよい。 また、リン、ボロン又はフッ素等の不純物を含有するソースガスを用いて常圧 CVD法 又は減圧 CVD法により酸ィ匕膜を形成してもよい。ソースガスとしては、例えば PH
3、 B
H、 PO (OCH )、 B (OCH )、 SiF及び CF等が挙げられる。膜中の P濃度は 0
2 6 3 3 3 3 4 4
一 7重量％程度とすることが好ましぐまた、膜中の B濃度は 0— 7重量％程度とするこ とが好ましい。また、 FSG膜を形成する条件の例としては、ソース RFのパワーを 3. 5 kW、周波数を 400kHzとし、 SiFガス、 SiHガス、 Oガス及び Arガスの流量を夫々
4 4 2
75sccm、 8sccm、 175sccm、 90sccmとし、温度を 420°Cとする。この結果、酸化 膜は 470nmZ分程度の速度で成長し、膜中の F濃度は 11原子％程度となる。また、 その屈折率は 1. 42程度となる。なお、 FSG膜を形成する際には、 2周波型のプラズ マ装置を用いて、基板にバイアスを印加することなく成膜を行うことが好ましい。
[0047] このような不純物を含有する酸ィ匕膜の吸湿性は、含有しない酸ィ匕膜のそれよりも高 い。このため、より水分の透過を抑制することができる。
[0048] なお、上述の実施形態では、高密度プラズマ酸ィ匕膜 19と高密度プラズマ酸ィ匕膜 2 3との間に Al O膜 20を形成しているが、図 3に示すように、 Al O膜 20及び高密度
2 3 2 3
プラズマ酸ィ匕膜 23を形成せずに、高密度プラズマ酸ィ匕膜 19を厚く形成してもよい。
[0049] また、シリコン酸ィ匕膜 18を形成した後には、 Nァニール等を行うか、又は窒素ガス
2
等を用いて発生させたプラズマ雰囲気中で熱処理を行うことが好ましい。これらの処 理の結果、脱水及び表面の窒化等によりシリコン酸ィ匕膜 18が改質し、より吸湿性が 向上する。
[0050] 更に、強誘電体膜としては、 PZT(PbZr Ti O )膜、 PZT膜に La、 Ca、 Sr、 Si等
1-x x 3
を微量添加した膜等のベロブスカイト構造の化合物膜や、 (SrBi Ta Nb O )膜、
2 x 1-x 9
Bi Ti O 膜等の Bi層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形
4 2 12
成方法は特に限定されるものではなぐゾルゲル法、スパッタ法、 MOCVD法等によ り強誘電体膜を形成することができる。
[0051] なお、特許文献 6には、層間絶縁膜のカバレッジの向上を目的として、配線上に高 周波バイアスを印加して配線上にスパッタ酸ィ匕膜を形成することが記載されている。 しかし、この方法を強誘電体メモリに適用すると、高周波バイアスの印加に伴ってス ノ ッタ酸ィ匕膜の形成時に強誘電体キャパシタに多大なダメージが生じてしまう。
[0052] また、特許文献 7には、配線及びパッシベーシヨン膜におけるクラックの発生の防止 を目的として、種々のパッシベーシヨン膜を形成することが記載されている。しかし、 複数の膜を形成しているため、工程が煩雑である。また、十分にプラズマダメージを 抑制することも困難である。
[0053] また、特許文献 8には、カバレッジの向上等を目的として、 A1配線の角を削った後 に、スパッタ酸ィ匕膜を形成することが記載されている。しかし、この方法を強誘電体メ モリに適用すると、スパッタ酸ィ匕膜の形成時に強誘電体キャパシタにダメージが生じ てしまう。
産業上の利用可能性
[0054] 以上詳述したように、本発明によれば、配線に達するビアホールを容易に形成する ことができる。このため、ビアホールの形成に伴う不具合が解消され、所望の特性を 安定して得ることができ、歩留りが向上する。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板の上方に形成され、強誘電体膜を備えた強誘電体キャパシタと、 前記強誘電体キャパシタの電極に直接接続された配線と、
前記配線を覆う絶縁膜と、
を有し、
前記絶縁膜は、その成膜時に前記強誘電体キャパシタに及ぶ損傷の程度が酸ィ匕 アルミニウム膜のそれ以下であり、且つその加工しやすさが酸ィ匕アルミニウム膜のそ れよりも高い膜であることを特徴とする半導体装置。
[2] 前記絶縁膜上に形成された層間絶縁膜を有することを特徴とする請求項 1に記載 の半導体装置。
[3] 前記層間絶縁膜上に形成された酸化アルミニウム膜を有することを特徴とする請求 項 2に記載の半導体装置。
[4] 前記絶縁膜の厚さは、 20nm以上であることを特徴とする請求項 1に記載の半導体 装置。
[5] 半導体基板の上方に強誘電体膜を備えた強誘電体キャパシタを形成する工程と、 前記強誘電体キャパシタの電極に直接接続される配線を形成する工程と、 前記配線を覆う絶縁膜を形成する工程と、
を有し、
前記絶縁膜として、その成膜時に前記強誘電体キャパシタに及ぶ損傷の程度が酸 化アルミニウム膜のそれ以下であり、且つその加工しやすさが酸ィ匕アルミニウム膜の それよりも高い膜を形成することを特徴とする半導体装置の製造方法。
[6] 前記絶縁膜上に層間絶縁膜を形成する工程を有することを特徴とする請求項 5〖こ 記載の半導体装置の製造方法。
[7] 前記層間絶縁膜をプラズマ CVD法で形成することを特徴とする請求項 6に記載の 半導体装置の製造方法。
[8] 前記層間絶縁膜上に酸ィ匕アルミニウム膜を形成する工程を有することを特徴とする 請求項 5に記載の半導体装置の製造方法。
[9] 前記絶縁膜として、スパッタ酸化膜を形成することを特徴とする請求項 5に記載の 半導体装置の製造方法。
[10] 前記スパッタ酸化膜の厚さを、 20nm乃至 lOOnmとすることを特徴とする請求項 9 に記載の半導体装置の製造方法。
[11] 前記スパッタ酸ィ匕膜として、リン及びボロン力もなる群力も選択された少なくとも 1種 の不純物を含有する膜を形成することを特徴とする請求項 9に記載の半導体装置の 製造方法。
[12] 前記絶縁膜として、減圧 CVD法により 600°C以下で酸ィ匕膜を形成することを特徴と する請求項 5に記載の半導体装置の製造方法。
[13] 前記酸ィ匕膜として、リン及びボロン力もなる群力 選択された少なくとも 1種の不純 物を含有する膜を形成することを特徴とする請求項 12に記載の半導体装置の製造 方法。
[14] 前記絶縁膜として、常圧 CVD法により 300°C乃至 500°Cで酸ィ匕膜を形成すること を特徴とする請求項 5に記載の半導体装置の製造方法。
[15] 前記酸ィ匕膜として、リン及びボロン力もなる群力 選択された少なくとも 1種の不純 物を含有する膜を形成することを特徴とする請求項 14に記載の半導体装置の製造 方法。
[16] 前記絶縁膜として、原料としてテトラエチルオルソシリケートを用い、酸化剤としてォ ゾンを用いて酸化膜を形成することを特徴とする請求項 5に記載の半導体装置の製 造方法。
[17] 前記酸ィ匕膜として、リン及びボロン力もなる群力 選択された少なくとも 1種の不純 物を含有する膜を形成することを特徴とする請求項 15に記載の半導体装置の製造 方法。
[18] 前記絶縁膜として、 2周波アンバイアスプラズマ CVD法により酸ィ匕膜を形成すること を特徴とする請求項 5に記載の半導体装置の製造方法。
[19] 前記酸化膜として、フッ素を含有する膜を形成することを特徴とする請求項 18に記 載の半導体装置の製造方法。
[20] 前記酸化膜として、塗布型酸化膜を形成することを特徴とする請求項 5に記載の半 導体装置の製造方法。
[21] 前記酸ィ匕膜として、ポリイミド膜を形成することを特徴とする請求項 5に記載の半導 体装置の製造方法。
[22] 前記酸化膜を形成する工程は、酸素ラジカルを用いて前記配線の表面を酸ィ匕する 工程を有することを特徴とする請求項 5に記載の半導体装置の製造方法。
[23] 前記酸化膜を形成する工程は、酸素プラズマを用いて前記配線の表面を酸ィ匕する 工程を有することを特徴とする請求項 5に記載の半導体装置の製造方法。
[24] 前記絶縁膜に対して、 Nァニールを施す工程を有することを特徴とする請求項 5に
2
記載の半導体装置の製造方法。
[25] 前記絶縁膜に対して、プラズマ雰囲気中で熱処理を施す工程を有することを特徴と する請求項 5に記載の半導体装置の製造方法。
[26] 前記配線として、 A1を含有する金属配線を形成することを特徴とする請求項 5に記 載の半導体装置の製造方法。
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