JP2797988B2

JP2797988B2 - 半導体装置の製造方法

Info

Publication number: JP2797988B2
Application number: JP6310262A
Authority: JP
Inventors: 修一齋藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-12-14
Filing date: 1994-12-14
Publication date: 1998-09-17
Anticipated expiration: 2013-09-17
Also published as: JPH08167657A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＭＯＳトランジスタ
のソース・ドレイン領域をシリサイド化したときの抵抗
値を、ｐ型の拡散層の場合とｎ型の拡散層の場合とで同
一にする半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体デバイスの微細化にともない、Ｍ
ＯＳトランジスタの拡散層であるソース・ドレインの深
さも浅くなり、そのために逆に抵抗値は増大してきてお
り、その低抵抗化が必要となっている。その方法とし
て、従来より以下に示す２つの方法が提案されている。

【０００３】まず、第１に、拡散層を形成した後、その
表面に高融点金属を形成し、さらに選択的にアモルファ
スシリコンを形成し、シリサイド膜を拡散層上に形成す
る方法がある。次に、第２に、拡散層上に高融点金属を
堆積した後、シリコンイオンを照射してシリサイド化す
るか、あるいは非晶質化多結晶シリコン膜を堆積した
後、高融点金属イオンを照射し、シリサイド膜を拡散層
上に形成する方法である。

【０００４】以下、まず、上述した第１の方法（文献：
特開平２−１１２０号公報）について説明する。図３
は、この形成工程を示す断面図であり、まず、シリコン
基板２１上にフィールド酸化膜２２，ゲート酸化膜２
３，ゲート電極２４，および，サイドウォール２５を形
成した後、イオン注入により接合が０．１μｍのｎ⁺ 不
純物が拡散したソース・ドレイン２６を形成する。そし
て、図３（ａ）に示すように、その上に膜厚１００ｎｍ
のＴｉ膜２７および膜厚２００ｎｍのアモルファスシリ
コン膜２８を堆積形成する。

【０００５】その後、サイドウォール２５の部分でパタ
ーニングを行い、アモルファスシリコン膜２８をゲート
電極２４上の部分のみ除去する（図３（ｂ））。その
後、ハロゲンランプアニール装置などのＲＴＡ（Rapid
Thermal Annerler：短時間アニール装置）を用いて６０
０℃で熱処理して、Ｔｉ膜２７とアモルファスシリコン
膜２８をシリサイド化反応をさせてシリサイド層２９を
形成する（図３（ｃ））。

【０００６】このとき、Ｔｉ膜２７はシリコン基板２１
とは反応せず、アモルファスシリコン膜２８と優先的に
反応する。しかし、ゲート電極２４上では、アモルファ
スシリコン膜２８がないので、Ｔｉ膜２７のＴｉはゲー
ト電極２４と反応する。ここで、サイドウォール２５上
にもアモルファスシリコン膜２８がないので、この部分
は未反応Ｔｉ３０となり、この未反応Ｔｉ３０のみをエ
ッチング除去すれば、拡散層が浅いまま、その拡散層上
にシリサイド層２９が形成される（図３（ｄ））。

【０００７】次に、前述した第２の方法（文献：特開昭
６４−５９８１２号公報）について説明する。図４は、
この形成工程を示す断面図であり、まず、半導体基板３
１上にエピタキシャル層３２を成長する。その後、通常
のプロセスを用いて、ｎ型ウエル３３，ｐ型ウエル３
４、フィールド酸化膜３５，ゲート酸化膜３６，ゲート
電極３７，サイドウォール３８を形成する。加えて、ソ
ース・ドレインとなるｐ⁺拡散層３９，ｎ⁺ 拡散層４１
および低濃度拡散層４０を形成してｐおよびｎチャネル
ＭＯＳＦＥＴを作成する（図４（ａ））。

【０００８】その後、図４（ｂ）に示すように、Ｔｉ膜
４２をスパッターにより形成する。次いで、図４（ｃ）
に示すように、収束イオンビーム法を用いて、ゲート電
極３７上やｐ⁺拡散層３９，ｎ⁺ 拡散層４１上の領域
に、選択的にＳｉ⁺ を１×１０¹⁵ｃｍ^-2以上注入するこ
とで、Ｓｉ⁺を注入した領域がシリサイド化したＴｉＳ
ｉ^x からなるシリサイド層４３を形成する。そして、図
４（ｄ）に示すように、シリサイド化していない余剰な
Ｔｉをエッチングした後、８００℃，３０分の熱処理を
行い、配線４４を形成する。なお、上述したＴｉの代わ
りに、アモルファスシリコンを堆積させ、Ｔｉイオンあ
るいはＴｉ化合物イオンを５×¹⁵ｃｍ^-2照射すること
で、シリサイド層を形成することもできる。

【０００９】

【発明が解決しようとする課題】以上、２つの方法につ
いて述べたが、まず第１の方法における問題点について
以下に記載する。Ｔｉ膜２７がシリコン基板２１と反応
しない理由は、ソース・ドレイン２６がＡｓなどのｎ⁺
不純物が導入されているため、ノンドープの領域に比べ
シリサイド化までの反応に時間遅れがあり、Ｔｉ層２７
上のアモルファスシリコン膜２８と優先的に反応したも
のと考えられる。

【００１０】しかし、これがｐ⁺ 層の場合、例えばＢＦ
₂ ⁺あるいはＢ⁺ イオンが注入されている場合、シリサイ
ド化のための反応の遅れが生じず、従って、ｐ⁺ 層とア
モルファスシリコンでは同一の反応膜となる。このた
め、ソース・ドレインがｐ型の不純物が導入されている
場合は、ゲート電極のみをシリサイド化することができ
ず、シリコン基板のソース・ドレイン領域もシリサイド
化してしまうことになる。

【００１１】図５は、ｐ型拡散層上とｎ型拡散層上とノ
ンドープのシリコン層上とにおける熱拡散によるシリサ
イド化にともなって形成されるシリサイド膜の処理時間
に対する膜厚変化を示す特性図である。破線で示すノン
ドープの試料と比較して、白丸「○」で示すｐ型拡散層
はほぼ同じになっている。これに対し、黒丸「●」で示
すｎ型拡散層では、反応の初期に差があり、形成される
シリサイドの膜厚に差が生じている。ｎ型拡散層ではシ
リサイド反応の初期にＴｉ−Ｓｉ反応に遅れが生じるか
らである。

【００１２】このように、シリサイド反応では、拡散層
の種類に応じて形成されるシリサイド層の膜厚が異な
り、従ってＣＭＯＳの場合抵抗値がｐチャネルとｎチャ
ネルで異なり、トランジスタ特性の違いの１つの原因に
なっている。またこれとは別に、従来では、フォトリソ
グラフィを用いてアモルファスシリコン膜２８をパター
ニングしており（図３（ｂ））、これにはサイドウォー
ル２５上との位置合わせの必要がある。このため、素子
を微細化しようとしていくと、この位置合わせが困難に
なっていくため、従来では素子の微細化に対応できない
という問題があった。

【００１３】一方、従来の第２の方法に関して以下に説
明する。前述したように、この方法では、選択的にシリ
サイド化するために収束イオンビームを用いている。こ
れは、拡散層の種類によるシリサイド膜厚の差は発生し
ないと考えられるが、製造におけるスループットが悪
く、量産には全く適さないという大きな問題がある。そ
して、この方法では、イオン注入された領域のみシリサ
イド化するというものであるが、単純に注入ドーズ量か
ら判断すると、５×１０¹⁵ｃｍ^-2のドーズ量でも、最大
濃度領域で約１０²¹ｃｍ^-3程度である。

【００１４】Ｔｉなどの高融点金属とのシリサイドにお
けるシリコンの構成原子濃度は５×１０²²ｃｍ^-3であ
り、シリサイドを形成するには注入ドーズ量が１桁程度
少なく、これでは均一なシリサイドは形成できない。あ
る程度の膜厚のシリサイドを形成するためには、イオン
注入のドーズ量としては、少なくとも１〜３×１０¹⁷ｃ
ｍ^-2程度必要になる。従って、イオン注入によりシリサ
イドを形成するためには、極めて多くの注入ドーズ量が
必要であり、注入時間が極めて長くなり、現実的には使
用できない。

【００１５】この発明は、以上のような問題点を解消す
るためになされたものであり、セルフアライン構造でか
つ通常の装置を用いて高いスループットを維持したまま
で、拡散層の種類に関係なく同一の膜厚を有するシリサ
イドを形成できるようにすることを目的とする。

【００１６】

【課題を解決するための手段】この発明の半導体装置の
製造方法は、まず、半導体基板上にゲート電極を形成し
た後、ｐチャネルトランジスタのソース・ドレイン領域
となるｐ型拡散層と、ｎチャネルトランジスタのソース
・ドレイン領域となるｎ型拡散層とを形成する。次い
で、半導体基板上の少なくとも前記ｐ型拡散層およびｎ
型拡散層の両方同時にイオンを注入することでｎ型拡散
層のみを非晶質化し、ｐ型拡散層上と非晶質化したｎ型
拡散層上とに金属を堆積して熱処理することでその金属
からなるシリサイド層を形成することを特徴とする。ま
た、シリサイド層を形成した後、このシリサイド層を介
して、ｐ型拡散層およびｎ型拡散層に、それぞれｐ型不
純物としてボロン，ｎ型不純物としてリンををイオン注
入して熱処理を行い、その後、ソース・ドレインとのコ
ンタクトを形成することを特徴とする。

【００１７】

【作用】シリサイド形成時に、例えば、Ｔｉ−Ｓｉの反
応では、単に熱反応で形成する場合、図５にも示したよ
うに、シリコンに導入されている不純物の導電形によっ
て形成されるシリサイドの膜厚に相違が生じる。この理
由として、以下のことが考えられる。まず、ｎ型では、
シリサイド化の反応時に、例えば、ＡｓがＴｉ−Ｓｉ界
面に集中（パイルアップ）することである。また、ｎ型
の方が自然酸化膜が形成されやすくその影響があること
がある。

【００１８】あるいは、拡散層形成時の不純物のイオン
注入時に、Ａｓイオン注入の方が表面の酸化膜の酸素を
基板内部にたたき出す酸素のノックオンが多く、その影
響があることなどである。酸素が基板中に入ると結晶欠
陥が多くなり、リークが多くなる。すなわち、ノックオ
ンにより基板中にたたき出された酸素は、熱処理工程を
経ることなどによりウエルの底に集中し、その領域で結
晶欠陥が発生する。これは、接合が深い場合にはあまり
問題にならないが、接合が浅い場合は、ウエルの底が浅
いため、リークの原因となる。

【００１９】いずれにしても、ｎ型の不純物が導入され
ている場合ではシリサイド化の反応が遅く、ｐ型の不純
物が導入されている場合では、この反応の遅れは生じな
い。従って、トランジスタの特性を均一にするには、こ
の反応速度の差により抵抗値に差ができるので、ｎ型拡
散層上ではシリサイド化の反応を促進してやればよいこ
とになる。そして、このシリサイド化の反応の促進のた
めには、ｎ型拡散層におけるシリコンを非晶質としてお
けばよい。例えばＴｉは、結晶シリコンより、シリコン
の自由エネルギーの大きい非晶質シリコンとの方がシリ
サイド化の反応が早い。

【００２０】相補型のＭＯＳトランジスタを形成する場
合、拡散層を形成した後、基板表面にはｐ型およびｎ型
の拡散層が形成されているが、この状態でＳｉ⁺ あるい
はＧｅ⁺ をイオン注入して、非晶質層を形成する。この
イオン注入のドーズ量を増加していくと、まずｎ型拡散
層が先に非晶質化が始まり、その後にｐ型拡散層の非晶
質化が起こる。すなわち、ｎ型拡散層とｐ型拡散層とで
は、非晶質化されるドーズ量に差がある。

【００２１】従って、ｎ型拡散層が非晶質になり、ｐ型
拡散層が非晶質にはならない程度のドーズ量のイオン注
入により、ほぼ自己整合的にｎ型層のみの非晶質化が可
能となる。そして、ｎ型拡散層は非晶質化し、ｐ型拡散
層は結晶シリコンのままの状態でシリサイド化を行え
ば、形成されるシリサイドの膜厚をほど同一にすること
が可能となる。

【００２２】

【実施例】以下この発明の１実施例を図を参照して説明
する。図１は、この発明の１実施例である半導体装置の
製造方法を説明するための断面図である。以下、図１を
用いてこの発明の製造方法について説明する。まず、通
常のＭＯＳ形成プロセスを用いて、図１（ａ）に示すよ
うに、シリコン基板１上に素子分離用のフィールド酸化
膜２を形成した後、ゲート酸化膜３，ゲート電極４，サ
イドウォール５，ソース・ドレイン領域となるｎ型拡散
層６，ｐ型拡散層７を形成する。

【００２３】ｎ型拡散層６はＡｓ⁺ を３０ＫｅＶで１×
１０¹⁵ｃｍ^-2注入し、また、ｐ型拡散層７はＢＦ²⁺を１
０ＫｅＶで２×¹⁵ｃｍ^-2注入し、その後、ＲＴＡにより
１０００℃，１０秒の熱処理を行った（図１（ａ））。
なお、当然のことながら、ＣＭＯＳを構成するｐチャネ
ルトランジスタおよびｎチャネルトランジスタは、図示
していないが、それぞれシリコン基板１に形成されたｐ
型ウエル，ｎ型ウエル上に形成されているものである。

【００２４】その後、シリコン基板１全面にＳｉ⁺ を１
０ＫｅＶで０．８×１０¹⁴ｃｍ^-2注入し、引き続いてこ
の上にスパッタによりＴｉを２０ｎｍ堆積してＴｉ膜１
０を形成した（図１（ｂ））。このＳｉ⁺ の注入でｎ型
拡散層６の一部が非晶質層８となったが、ｐ型拡散層７
には非晶質層は形成されず、Ｓｉ⁺ が注入されているＳ
ｉ⁺ 注入層９が形成された。これらＳｉ⁺ 注入により形
成されたＳｉ⁺ 注入層９を後方散乱法で評価した結果、
チャネリングイールドχｍｉｎの値で約１０％であっ
た。ちなみに、単結晶シリコンでは、χｍｉｎの値は、
約３％であり、非晶質層８は１００％であった。

【００２５】その後、ＲＴＡにより６５０℃，６０秒の
熱処理をし、余剰Ｔｉエッチングにより未反応Ｔｉを除
去し、シリコン基板１のＴｉシリサイドの形成された領
域の抵抗をさらに下げるために、８５０℃，３０秒の熱
処理を行った。これらのことにより、図１（ｃ）に示す
ように、シリコン基板１の露出していた面とゲート電極
４上部表面に、抵抗値の低い結晶の相がＣ−５４のＴｉ
Ｓｉ₂からなるシリサイド層１１が形成された。なお、
上述のＲＴＡで熱処理した状態で形成されるシリサイド
は、結晶の相がＣ−４９の抵抗の高い状態である。

【００２６】このとき、ｎ型拡散層６上では、ここが非
晶質化されているので、Ｔｉ膜１０との反応が結晶シリ
コンの場合より促進され、ｐ型拡散層７上とほぼ同等の
膜厚のシリサイド層１１が形成された。この結果、形成
されたシリサイド層１１はどこも同じ抵抗値となり、ｐ
チャネルトランジスタにおいてもｎチャネルトランジス
タにおいてもその特性の相違が低減できた。

【００２７】なお、上記実施例では、シリサイドを形成
するための金属として、Ｔｉを用いるようにしたが、こ
れに限るものではなく、ＣｏやＮｉを用いるようにして
も良い。また、ｎ型拡散層を非晶質化するためのイオン
注入に、Ｓｉ⁺ を用いるようにしたが、これに限るもの
ではなく、Ｇｅ⁺ やＡｒ⁺ を用いるようにしても良く、
質量の大きなイオンであれば単結晶シリコンは非晶質化
する。

【００２８】非晶質のためのイオン注入条件としては、
室温における注入では、Ｓｉ⁺ を用いるなら５〜３０Ｋ
ｅＶ，０．６〜６×１０¹⁴ｃｍ^-2で行い、Ｇｅ⁺ を用い
るなら、１０〜５０ＫｅＶ，０．５〜５×１０¹⁴ｃｍ^-2
で行えばよい。シリコン基板を液体窒素などで低温とし
た状態で注入を行う場合、Ｓｉ⁺ を用いるなら５〜３０
ＫｅＶ，０．３〜４×１０¹⁴ｃｍ^-2で行い、Ｇｅ⁺ を用
いるなら、１０〜５０ＫｅＶ，０．２〜３×１０¹⁴ｃｍ
^-2で行えばよい。シリコン基板の温度が液体窒素温度と
室温との中間の場合、上述のイオン注入条件の間とする
ようにすればよい。

【００２９】実施例２．以下、この発明の第２の実施例
について、図２を用いて説明する。図１に示した上記実
施例と同様に、図２（ａ）に示すように、通常のＭＯＳ
プロセスを用いてｐチャネルトランジスタおよびｎチャ
ネルトランジスタのゲート電極４およびサイドウオール
５までを形成する。

【００３０】その後、浅い拡散層を形成するために、ｎ
型ではＡｓイオンを１０ＫｅＶで２×１０¹⁵ｃｍ^-2注入
し、また、ｐ型ではＢＦ₂を７ＫｅＶで２×１０¹⁵ｃｍ
^-2注入する。そして、ＲＴＡを用いて１０００℃，１５
秒間の熱処理を行い、それぞれｎ型拡散層６およびｐ型
拡散層７を形成する。このとき、拡散層の深さとして
は、約０．０７μｍであった。

【００３１】次に、Ｇｅ+ を用いて、１０ＫｅＶで６×
１０¹³ｃｍ^-2注入し、その後、ＣｏとＴｉをそれぞれ１
０ｎｍスパッタにより堆積した。このとき、熱処理とし
て、ＲＴＡにより６００℃で３０秒間行い、その後、余
剰のＴｉ−Ｃｏ−Ｓｉ層を除去し、更に、９００℃，１
０秒間の熱処理を行った。このことにより、図２（ｂ）
に示すように、ｐ型拡散層６，ｎ型拡散層７上で膜厚が
同じＣｏＳｉ₂ からなるシリサイド層１２が形成され
た。

【００３２】しかし、このとき、拡散層の厚みが薄いた
め、ここに直接コンタクトをとることは困難である。そ
こで、図２（ｃ）に示すように、サイドウオール１３を
形成した後、そのシリサイド層１２を通して、更にｎ型
ではＰ⁺ をｐ型ではＢ⁺ を、それぞれ１５ＫｅＶ、およ
び、７ＫｅＶで２×１０¹⁵ｃｍ^-2注入し、Ｐ⁺ 注入領域
１４およびＢ⁺ 注入領域１５を形成した。このとき、表
面にはシリサイド層１２が形成されているため、Ｐ⁺ お
よびＢ⁺を注入するときに、チャネリングが抑制され、
さらに、Ｐ⁺ やＢ⁺ はＣｏに比べて質量が小さいため、
ノックオンも抑制でき、格子欠陥の発生を抑えられる。

【００３３】その後、６００〜７００℃，３０分間の熱
処理により活性化を行った。この熱処理としてＲＴＡに
よる１０００℃，１０秒間の処理でも良い。これによ
り、この拡散層の部分は、接合の深さが約０．１３μｍ
となり、その後のコンタクトを形成するときには、問題
とならない。

【００３４】この場合、シリサイド層の膜厚がｐ型とｎ
型の拡散層で異なると、シリサイド層を通した不純物注
入時に、不純物の注入深さが、それらで異なることにな
る。このため、注入した不純物の横方向の広がりが異な
り、ｐチャネルトランジスタとｎチャネルトランジスタ
でチャネル長が変化してしまう。また、それらにおいて
拡散層の抵抗が異なるなどの問題も生じ、トランジスタ
特性にアンバランスが生じることになる。しかし、前述
したように、本発明によれば、そのような問題は生じる
ことがなく、かつ、ソース・ドレイン電極とのコンタク
トも再現よくとれることになる。

【００３５】

【発明の効果】以上説明したように、この発明によれ
ば、相補型のＭＯＳＦＥＴのｐ型とｎ型の拡散層におい
て、ｐ型拡散層およびｎ型拡散層の両方同時にＳｉ^＋や
Ｇｅ^＋などの不純物として作用しない質量の大きなイオ
ンを注入してｎ型の拡散層領域のみを非晶質化するよう
にした。そして、これらの上にＴｉなどの金属を堆積
し、下層のシリコンとでシリサイド化を行うとき、非晶
質層にしたことにより、ｎ型となったシリコン上でのシ
リサイド化の遅れを解消するようにした。以上のことに
より、ｐ型とｎ型の拡散層において、シリサイド層を同
一の膜厚で形成することできるという効果がある。

【００３６】また、非晶質化を行うためのイオン注入
が、ｐ型の拡散層領域は非晶質化しないようにするため
に、注入量が例えば１０¹⁴ｃｍ^-2前半と小さいため、酸
化膜上から注入を行っても、損傷を発生させることがあ
まりない。そして、その後の工程による金属と酸化膜と
の反応が抑制され、ゲートとソース・ドレイン間のリー
ク電流も抑制される。

【図面の簡単な説明】

【図１】この発明の１実施例である半導体装置の製造
方法を説明するための断面図である。

【図２】この発明の第２の実施例である半導体装置の
製造方法を説明するための断面図である。

【図３】従来のＭＯＳトランジスタの形成工程を示す
断面図である。

【図４】従来のＭＯＳトランジスタの形成工程を示す
断面図である。

【図５】シリサイド化にともなって形成されるシリサ
イド膜の処理時間に対する膜厚変化を示す特性図であ
る。

【符号の説明】

１…シリコン基板、２…フィールド酸化膜、３…ゲート
酸化膜、４…ゲート電極、５…サイドウォール、６…ｎ
型拡散層、７…ｐ型拡散層、８…非晶質層、９…Ｓｉ⁺
注入層、１０…Ｔｉ膜、１１…シリサイド層。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/092 H01L 21/28 301

Claims

(57)【特許請求の範囲】

【請求項１】相補型のＭＯＳトランジスタの形成にお
いて、半導体基板上にゲート電極を形成した後、ｐチャネルト
ランジスタのソース・ドレイン領域となるｐ型拡散層
と、ｎチャネルトランジスタのソース・ドレイン領域と
なるｎ型拡散層とを形成する工程と、前記半導体基板上の少なくとも前記ｐ型拡散層およびｎ
型拡散層の両方同時にイオンを注入することで前記ｎ型
拡散層のみを非晶質化する工程と、前記ｐ型拡散層上と前記非晶質化したｎ型拡散層上とに
金属を堆積して熱処理することで前記金属からなるシリ
サイド層を形成する工程とを有することを特徴とする半
導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記シリサイド層を形成した後、このシリサイド層を介
して、前記ｐ型拡散層およびｎ型拡散層に、それぞれｐ
型不純物としてボロン，ｎ型不純物としてリンをイオン
注入して熱処理を行い、その後、ソース・ドレインとの
コンタクトを形成することを特徴とする半導体装置の製
造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法において、前記金属は、ＴｉもしくはＣｏもしくはＮｉであること
を特徴とする半導体装置の製造方法。
【請求項４】請求項１または２記載の半導体装置の製
造方法において、前記イオンは、Ｓｉ^＋またはＧｅ^＋であることを特徴と
する半導体装置の製造方法。