JP3325822B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、サリサイド技術を用いた半導体Ｍ
ＯＳトランジスタに好適な半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】デザインルールの縮小、及び低消費電力
／低電圧化に伴い、ＭＯＳトランジスタのソース／ドレ
イン拡散層の形成は浅接合化、シリサイド化が進んでい
る。

【０００３】シリサイド層の形成はサリサイド技術が一
般に使われているが、ゲート及び拡散層寸法の縮小に伴
い、その細線効果が問題になってきている。すなわち、
線幅の狭い領域において、シリサイド層の凝集によりシ
ート抵抗が上昇してしまう問題である。

【０００４】これを防ぐ手段として有力な手法がプリア
モルファス化技術として知られている。すなわち、シリ
サイド層を形成する高融点金属を堆積する前に、基板を
イオン注入によりアモルファス化する手法である。

【０００５】このイオン注入は、量産適応性の高さ及び
低ドーズの注入にてアモルファス化が可能という点から
砒素が用いられることが多い。また、工程増加を防ぐた
め、Ｎ型半導体形成領域だけでなくＰ型半導体形成領域
も同時にマスクなしで注入することが望ましい。この場
合、Ｐ型領域に対しＮ型不純物を注入することとなり、
接合リーク電流がより発生しやすくなる。

【０００６】プリアモルファス化特有のリーク電流発生
要因として懸念される事項は、次の３点である。まず、
第１に接合位置が実質的に浅くなることによる一般的な
基板底面方向のリーク電流の増大、第２に素子分離端付
近に多い注入及びストレスによる欠陥起因のリーク電流
が接合が浅くなることによってより顕著に見られるよう
になる周辺方向のリーク電流の増大、そして第３にプリ
アモルファス化によりシリサイド層がより成長し易くな
り、素子分離酸化膜端方向にも酸化膜を乗り上げる形で
成長し、結果としてこのシリサイド層と基板とのリーク
電流が発生し易くなるという３つの問題である。

【０００７】以上のリーク電流の制御は、プリアモルフ
ァス化注入条件の最適化により行われる。しかしこの場
合、前記３点の問題の中で、第２、第３番目の分離酸化
膜端起因の問題に関しては最適化が難しい。

【０００８】さらに、この分離酸化膜端の問題以外で
も、プリアモルファス化適用時には、シート抵抗低減と
の兼ね合いもあり注入条件の最適化は極めて困難であ
る。

【０００９】具体的には、底面方向のリーク電流を減ら
すため注入分布を浅くする場合、注入エネルギーを下げ
る必要がある。しかし、この場合、十分なアモルファス
層を形成することが難しくなるため、ドーズ量を増やす
必要がある。しかし、ドーズ量を増やし、砒素の表面濃
度を上げると、これによりシリサイド化反応が抑制さ
れ、プリアモルファス化自体の効果を弱める結果となっ
てしまう。逆に、エネルギーを上げるとリーク電流が発
生し易くなるが、これを防ぐためにドーズ量を下げる
と、今度はアモルファス化される領域がイオン注入の投
影飛程付近に限定され、基板最表面がアモルファス化さ
れずに残る場合が生じる。即ち、十分なプリアモルファ
ス化の効果が得られなくなる。

【００１０】リーク電流発生を防ぐ別の手段として、ト
ランジスタ特性が劣化しない範囲でＰ型拡散層を深く形
成するという方法も考えられる。しかし、サリサイド形
成技術を適用する場合に多く採用される、Ｐ型ゲート構
造トランジスタにおいては、Ｐ型形成の注入エネルギー
の増大により、ゲートへの硼素の突き抜けがより顕著に
起こりトランジスタ特性が変動し易くなるという別の問
題が発生し、この対策も必要になってくる。

【００１１】以上のように、浅接合形成時のシリサイド
形成におけるプリアモルファス化技術の適用は、多くの
問題点が上げられる。

【００１２】

【発明が解決しようとする課題】上記したように、浅接
合形成時のシリサイド形成におけるプリアモルファス化
技術の適用は、多くの問題点が上げられる。

【００１３】この発明は、上述した従来の問題を解決
し、浅いＰ型拡散層領域においても、リーク電流の発生
なく、プリアモルファス化の効果により細線効果を抑え
る半導体装置を提供することを課題とするものである。

【００１４】

【課題を解決するための手段】この発明は、素子分離酸
化膜によって分離形成されたＮ型半導体基板領域上に絶
縁膜を介してゲート電極が形成され、その周囲のＮ型半
導体基板領域にＰ型高濃度拡散層が設けられ、前記Ｐ型
高濃度拡散層領域中に前記Ｐ型高濃度拡散層領域より低
濃度且つＮ型半導体基板領域よりも高濃度のＮ型不純物
領域が形成され、また、前記Ｐ型高濃度拡散層及びゲー
ト電極の上部に、高融点金属によるシリサイド層が形成
された半導体装置において、前記Ｐ型高濃度拡散層はＰ
型不純物をイオン注入することにより形成され、前記Ｎ
型不純物領域は前記Ｐ型不純物がイオン注入される面積
よりも小さい面積でＮ型不純物のイオンを注入すること
によりＰ型高濃度拡散領域の表面部分がアモルファス化
されると共に形成され、前記Ｐ型高濃度拡散層領域の前
記素子分離膜端とゲート電極端との間の中央付近におけ
る前記半導体基板表面から垂直方向に対して前記Ｐ型高
濃度拡散層領域とＮ型半導体基板領域間の接合位置と前
記Ｎ型不純物領域の濃度が前記Ｎ型半導体基板領域の濃
度と同一になる位置との間の距離が、前記半導体基板表
面かつ素子分離酸化膜端付近における基板表面から水平
方向に対して前記Ｐ型高濃度拡散層領域とＮ型半導体基
板領域間の接合位置と前記Ｎ型不純物領域の濃度が前記
Ｎ型半導体基板領域の濃度と同一になる位置との間の距
離より短く形成され、素子分離酸化膜部分での基板リー
クを低減したことを特徴とする。

【００１５】

【００１６】また、前記水平方向と垂直方向との距離差
は１０ｎｍ以上にするとよい。

【００１７】また、前記Ｐ型高濃度拡散層は硼素、前記
Ｎ型不純物領域は砒素にて形成するとよい。

【００１８】上記した構成によれば、サリサイド形成時
の細線効果抑制を、浅接合形成時にもリーク電流の増加
なく実現することができる。

【００１９】また、この発明の半導体装置の製造方法
は、素子分離酸化膜によって分離形成されたＮ型半導体
基板領域内に絶縁膜を介してゲート電極を形成する工程
と、イオン注入法によりＮ型半導体基板領域内にＰ型高
濃度拡散層を形成する工程と、このＰ型高濃度拡散層上
にシリサイド層を形成する工程と、を含み、かつシリサ
イド層を形成する工程までに、前記Ｐ型高濃度拡散層に
対しＮ型不純物のイオン注入によりＰ型高濃度拡散層領
域の表面部分をアモルファス化する工程を含む半導体装
置の製造方法において、素子分離酸化膜部分での基板リ
ークが低減されるように両イオン注入時における注入マ
スクにて規定される注入領域が、Ｎ型注入領域の面積が
Ｐ型注入領域の面積より小さくされ、Ｎ型注入領域の注
入と非注入領域との境界線が前記Ｐ型注入領域の境界線
に内包され、両イオン注入領域の境界線間の距離が最短
距離で１０ｎｍ以上あることを特徴とする。

【００２０】

【００２１】上記製造方法によれば、この発明にかかる
半導体装置の構造を容易に得ることができる。

【００２２】また、この発明は、前記Ｐ型高濃度拡散層
領域形成のイオン注入を行った後、半導体基板の全面に
レジストを塗布した状態にてＮ型不純物のイオン注入を
行った後にレジストを除去し、サリサイド層を形成する
ことを特徴とする。

【００２３】更に、注入マスクとしてレジストを用い、
このレジストの膜厚がＰ型拡散層形成領域のゲート電極
端と分離酸化膜端との中間位置において１０〜１５０ｎ
ｍであり、かつ分離酸化膜端付近の同膜が中央付近より
も１０ｎｍ以上厚くなるように形成すればよい。

【００２４】

【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１は、この発明が適用さ
れるＬＤＤ構造のＰ型ＭＯＳトランジスタを示す断面図
である。

【００２５】図１に示すように、Ｎ型シリコン半導体基
板１またはＮ型ウェルが形成されたシリコン半導体基板
１に周知のＬＯＣＯＳ法により分離酸化膜２が形成され
ている。そして、トランジスタ形成領域にはゲート酸化
膜３を介してポリシリコンからなるゲート電極４が設け
られている。このゲート電極４の側壁にはエッチバック
によりサイドウォール６が設けられている。ソース／ド
レイン領域はＰ型低濃度拡散領域５とＰ型高濃度拡散領
域７からなるＬＤＤ構造に形成されている。

【００２６】ソース／ドレイン領域のＰ型高濃度拡散領
域７には、プリアモルファス化する際の砒素注入により
Ｎ型不純物領域１０が形成されている。そして、このソ
ース／ドレイン領域のＮ型不純物領域１０及びゲート電
極４上にサリサイドプロセスによりチタンシリサイド１
２が設けられる。

【００２７】上述したように、プリアモルファスし、サ
リサイドプロセスを用いてシリサイドを形成すると、種
々の問題が発生する。そこで、この発明では、図２の分
離酸化膜２端部の近傍を示す素子断面図及び図３の不純
物濃度二次分布に示すように、まず、水平方向へのプリ
アモルファス化注入の拡散を抑える構造が取られてい
る。

【００２８】即ち、Ｐ型拡散層領域７中に、Ｐ型拡散層
領域７より低濃度かつＮ型半導体基板１よりも高濃度の
Ｎ型不純物領域１０が形成される。そして、Ｐ型高濃度
拡散領域７とＮ型半導体基板１間の接合位置と、Ｎ型不
純物形成領域１０の濃度が基板１のＮ型領域の濃度と同
一になる位置との距離をそれぞれ次のように設定してい
る。図３の距離の対象とする箇所において、Ｐ型拡散層
領域７の中央付近における基板１の表面に対して垂直方
向の距離の方（図２の垂直方向）が、基板１表面かつ素
子分離酸化膜２の端部付近における基板１表面に対して
水平方向（図２の水平方向）の同距離よりも短くなるよ
うにそれぞれ形成されている。

【００２９】先に述べたとおり、分離酸化膜２の端部特
有の問題、かつシリサイド１２の形成時の特有の問題か
ら、分離酸化膜２端部は底面よりもリーク電流が発生し
やすい。リーク電流を抑えるには、プリアモルファス化
の注入エネルギーを下げればよいが、単にこれを行うだ
けではシート抵抗が上昇してしまう。そこで、この発明
においては、この分離酸化膜２の端部のみ、実質的に底
面に対しエネルギーを下げて注入されたような不純物分
布を形成する。

【００３０】分布としては、底面方向の分布に対し、実
質的に１０ｎｍ以上浅くなる、即ち、水平／垂直両方向
の距離差が１０ｎｍ以上にすれば効果がある。

【００３１】また、通常この時の分布はＰ型高濃度拡散
層７が硼素、これに内包されるＮ型不純物領域１０は砒
素を用いる。Ｎ型半導体基板１は砒素、燐が考えられ
る。基板１として燐を用いた場合の分布の状態が図３に
示されている。

【００３２】上記の分布を達成する方法としては、図４
に示すように、Ｎ型不純物注入時の注入マスクを、Ｐ型
高濃度拡散領域形成用のマスクに対し、全体的に内側に
面積を縮小させた形状にすればよい。この時、この寸法
差としては、１０ｎｍ以上縮小した形状にすればよい。

【００３３】上記マスクは、工程増加を防ぐため、写真
製版工程を経ずにセルフアラインにて形成されることが
望ましい。その手法として、まず基板１の全面にレジス
トを薄く形成する方法が考えられる。この場合のレジス
トは、注入領域を規定するマスクとしてではなく、その
膜厚差によりこれを透過して基板に注入される深さを制
御するために用いる。即ち、レジストを全面に塗布した
場合、図５に示すように、分離酸化膜２端部は拡散領域
７中心付近に対し厚く形成される。この厚さの違いによ
り、分離酸化膜２の端部のみ、実質的に基板に注入され
る深さを浅くすることができる。このように形成するこ
とにより、図６に示す従来と比較して図５に示すこの発
明のものによれば実質的に基板に注入される深さを薄く
することができる。

【００３４】この際のレジスト１１の膜厚は、必要な膜
厚差を得るために必要な値となり、分離酸化膜２の端部
の形状より決定される。一般的な例としては、膜の厚さ
を１０ｎｍ得るためには、中央付近で８０〜１２０ｎｍ
程度にすればよい。膜を厚くすればより膜厚差が生じる
が、あまり厚く形成すると注入に対するマスク効果が高
くなりすぎ、エネルギーを上げねば基板に到達しにくく
なる。実質的には、１５０ｎｍ以下に抑えることが望ま
しい。

【００３５】同様な手法として、レジストの変わりに酸
化膜を堆積する方法も考えられる。酸化膜はレジストマ
スクと異なり、洗浄工程等も流せるため、より柔軟に使
用できる。即ち、酸化膜が堆積された状態で、Ｐ型拡散
層７の活性化処理を行うことができるため、硼素の外方
拡散を防ぎ、表面濃度の低下を抑えることができる。特
に、プリアモルファス化適用時は、拡散層の濃度低下は
リークにつながりやすいため、効果は高い。

【００３６】以上は主として素子分離酸化膜端に対する
効果として述べてきたが、この構造及びプロセスは底面
方向の分布制御によるリーク低減／シート抵抗低減にも
効果がある。以下これに関して説明する。

【００３７】先に述べた分離酸化膜端に関する問題以外
に、プリアモルファス化を適用した場合に関する問題
は、要約すると以下の通りになる。

【００３８】１．エネルギーを下げると高ドーズ注入が
必要、この結果、表面砒素濃度が上がり抵抗を下げにく
い。 ２．エネルギーを上げると接合リーク電流が発生し易く
なる。 ３．エネルギーを上げ、かつリーク電流を防ぐためドー
ズ量を下げると基板表面がアモルファス化されなくな
る。

【００３９】酸化膜を通してプリアモルファス化のため
のＮ型不純物注入（砒素注入）を行うと、以下の効果が
見られる。即ち、まず１．に対しては高濃度砒素領域は
酸化膜に形成されることになり、酸化膜と一緒に除去さ
れる。よって砒素の表面濃度上昇を抑えることが出来、
抵抗上昇を防ぐ。２．に対しては、酸化膜の膜厚分、基
板に対する注入深さは浅くなるため、同じ注入エネルギ
ーでも酸化膜形成なしの場合に比しリーク電流に結びつ
きにくくなる。最後に３．に対しては、最表面のアモル
ファス化不十分領域は酸化膜形成領域として除去される
こととなるので、アモルファス化不十分の問題もなくな
る。以上から、１．〜３．全てに対し改善効果があるた
め、注入エネルギーの設定の自由度が増し、結果として
特に難しいと考えられる浅いＰ型拡散層への適応も容易
になる。

【００４０】この際、酸化膜の膜厚は、１０〜３０ｎｍ
が望ましい。酸化膜に対する砒素イオン注入では、注入
エネルギーを１０ｋｅＶ上げると、投影飛程は概ね４〜
５ｎｍ深くなる。実際は酸化膜を通してのシリコン（Ｓ
ｉ）半導体基板への注入となるので、これよりも厚くな
り、例えば、酸化膜なしで４０ｋｅＶで行っていた注入
を２０ｋｅＶ注入エネルギーを上げ６０ｋｅＶで打ち、
かつ基板に対する注入深さを変えないのであれば酸化膜
は１５ｎｍ程度にすればよい。ただし、酸化膜をあまり
厚く付けると、Ｓｉ表面にアモルファス層が十分に出来
なくなるので、最大で３０ｎｍ程度に抑えるのがよい。
ドーズ量も、同様に必要なアモルファスを確保し、かつ
リーク電流の増大を抑えられる範囲は２〜４Ｅ１４ｃｍ
^-2である。

【００４１】酸化膜の堆積工程は、主として得る効果の
違いにより二通り考えられる。上記した半導体装置のよ
うに、分離酸化膜端にて、Ｐ型不純物／Ｎ型半導体基板
接合の位置は変えずに、プリアモルファス化形成のため
のＮ型不純物領域のみ浅くし、リーク電流発生を抑える
場合はＰ型不純物注入の後に行えばよい。

【００４２】もう一つはＰ型不純物の前に形成する方法
である。この場合、分離酸化膜端でＰ型不純物領域の分
布も変わるため、先の接合によるリーク電流低減の効果
は弱くなるが、酸化膜端でのシリサイド層の成長は、ア
モルファス化が十分でないために抑制できる。このた
め、これによるリーク電流は低減できる。加えてこのプ
ロセスは、以下に述べるとおり、Ｐ型ゲートを有するＭ
ＯＳトランジスタ構造への適用が効果的である。

【００４３】即ち、プリアモルファス化適用時のもう一
つの問題として、リーク電流の発生を防ぐためにＰ型高
濃度拡散領域を深く形成する場合、Ｐ型注入ゲート構造
において、Ｐ型拡散層形成のためのＢＦ₂ 注入によって
導入されるＦ起因の硼素の異常拡散によるゲート突き抜
けが起こりやすくなるという点が挙げられる。これは深
いＢＦ₂ 注入により、Ｆがよりゲート酸化膜に到達しや
すくなることにより発生すると考えられるが、酸化膜を
介してＢＦ注入を行うことにより、酸化膜によりＦがト
ラップされ、ゲート電極中へのＦの進入を緩和すること
ができる。これにより、ゲート突き抜け起因のトランジ
スタ特性の変動を抑えることができる。

【００４４】次に、この発明の半導体装置の製造方法の
一実施の形態につき、図７及び図８を参照して説明す
る。図７及び図８はこの発明のプロセスをＰ型ＭＯＳト
ランジスタに適用した例である。

【００４５】Ｎ型シリコン半導体基板１に対してウェル
形成し、周知のＬＯＣＯＳ法により分離酸化膜２を形成
する。そして、基板１にゲート酸化膜３形成した後、ポ
リシリコンからなるゲート電極４を２００ｎｍの厚さで
形成する（図７（ａ）参照）。

【００４６】続いて、基板１にＢＦ₂ イオンを、注入エ
ネルギー１０ｋｅＶ、ドーズ量２Ｅ１３ｃｍ^-2の条件に
て注入し、Ｐ型低濃度拡散領域５を形成する（図７
（ｂ）参照）。

【００４７】そして、酸化シリコン膜をデポジションし
た後エッチバック処理を行い、ゲート電極４の両側に２
００ｎｍのサイドウォール６を形成する（図７（ｃ）参
照）。

【００４８】上記ゲート電極４及びサイドウォール６を
マスクとして、基板１にＢＦ₂ イオンを、注入エネルギ
ー４０ｋｅＶ、ドーズ量３Ｅ１５ｃｍ^-2の条件にて注入
を行った後、活性化するために熱処理を施し、Ｐ型高濃
度拡散領域７を形成する（図７（ｄ）参照）。この実施
の形態では、ランプアニール装置にて、１０００℃／１
０秒の熱処理を加えて高濃度拡散領域７を形成した。

【００４９】この後、レジスト膜８を５０ｎｍ厚さで基
板１の全面に塗布して形成する。このレジスト膜８の全
面形成により、レジスト膜８は分離酸化膜２端部は高濃
度拡散領域７の中心付近に対し厚く形成される（図７
（ｅ）参照）。

【００５０】続いて、レジスト膜８を介して砒素イオン
を、注入エネルギー６０ｋｅＶ、ドーズ量３Ｅ１４ｃｍ
^-2の条件にて注入し、アモルファス化領域９を形成する
（図８（ａ）参照）。この際、注入された砒素により、
Ｎ型不純物領域１０も同時に形成される。そして、レジ
スト膜８の厚さの違いにより、分離酸化膜２の端部の
み、実質的に基板１に注入される深さが浅くなる。

【００５１】その後、レジスト膜８を除去する（図８
（ｂ）参照）。

【００５２】そして、スパッタ装置により、高融点金属
としてチタン（Ｔｉ）を４０ｎｍ堆積する（図８（ｃ）
参照）。

【００５３】次に、熱処理を加えて、Ｔｉをシリサイド
化する。このシリサイド化により、高濃度不純物領域７
上及びゲート電極４上にシリサイド領域１２が形成され
る。シリサイドの耐熱性から９００℃以下の温度で熱処
理を行う。この実施の形態においては、ランプアニール
装置により、７２５℃／３０秒の熱処理を加えてＴｉを
シリサイド化した後、ウエットエッチング処理により、
表面の未反応Ｔｉを除去する（図８（ｄ）参照）。

【００５４】最後に、ランプアニール装置により、８５
０℃／２０秒の熱処理を加え、シリサイド層１２ａを低
抵抗化する（図８（ｅ）参照）。

【００５５】以上のプロセスを経て半導体装置を作製す
れば、素子分離酸化膜２の端部に起因するリーク電流の
発生を抑え、かつ拡散層を低抵抗に抑えることができ
る。

【００５６】次に、この発明の半導体装置の製造方法の
他の実施の形態につき、図９及び図１０を参照して説明
する。図９及び図１０はこの発明のプロセスをＰ型ＭＯ
Ｓトランジスタに適用した例である。

【００５７】Ｎ型シリコン半導体基板１に対してウェル
形成し、周知のＬＯＣＯＳ法により分離酸化膜２を形成
する。そして、基板１にゲート酸化膜３形成した後、ポ
リシリコンからなるゲート電極４を２００ｎｍの厚さで
形成する（図９（ａ）参照）。

【００５８】続いて、基板１にＢＦ₂ イオンを、注入エ
ネルギー１０ｋｅＶ、ドーズ量２Ｅ１３ｃｍ^-2の条件に
て注入し、Ｐ型低濃度拡散領域５を形成する（図９
（ｂ）参照）。

【００５９】そして、酸化シリコン膜をデポジションし
た後、エッチバック処理を行い、ゲート電極４の両側に
２００ｎｍのサイドウォール６を形成する（図９（ｃ）
参照）。

【００６０】次に、基板１の全面に膜厚３０ｎｍの酸化
シリコン膜１５をデポジションする。この酸化シリコン
膜１５の全面堆積により、酸化膜１５は、分離酸化膜２
端部が高濃度拡散領域７の中心付近に対し厚く形成され
る（図９（ｄ）参照）。

【００６１】続いて、酸化膜１５越しに、基板１にＢＦ
₂ イオンを、注入エネルギー４０ｋｅＶ、ドーズ量３Ｅ
１５ｃｍ^-2の条件にて注入し、Ｐ型高濃度拡散領域７を
形成する（図９（ｅ）参照）。

【００６２】次に、ランプアニール装置により、１００
０℃／１０秒の熱処理を加えて、高濃度拡散領域７を活
性化させたた後、砒素イオンを、注入エネルギー４０ｋ
ｅＶ、ドーズ量３Ｅ１４ｃｍ^-2の条件にて注入し、アモ
ルファス化領域９を形成する（図１０（ａ）参照）。こ
の際、注入された砒素により、Ｎ型不純物領域１０も同
時に形成される。酸化膜１５の厚さの違いにより、分離
酸化膜２の端部のみ、実質的に基板１に注入される深さ
が浅くなる。

【００６３】続いて、エッチング処理により、酸化膜１
５を除去する（図１０（ｂ）参照）。

【００６４】そして、スパッタ装置により、高融点金属
としてチタン（Ｔｉ）を４０ｎｍ堆積する（図１０
（ｃ）参照）。

【００６５】次に、熱処理を加えて、Ｔｉをシリサイド
化する。このシリサイド化により、高濃度不純物領域７
上及びゲート電極４上にシリサイド領域１２が形成され
る。シリサイドの耐熱性から９００℃以下の温度で熱処
理を行う。この実施の形態においては、ランプアニール
装置により、７２５℃／３０秒の熱処理を加えてＴｉを
シリサイド化した後、ウエットエッチング処理により、
表面の未反応Ｔｉを除去する（図１０（ｄ）参照）。

【００６６】最後に、ランプアニール装置により、８５
０℃／２０秒の熱処理を加え、シリサイド層１２ａを低
抵抗化する（図１０（ｅ）参照）。

【００６７】以上のプロセスを経て半導体装置を作製す
れば、素子分離酸化膜端起因のリーク電流の発生を抑
え、かつ拡散層抵抗を低抵抗に抑えることができる。ま
た、ゲート突き抜けも抑制できる。

【００６８】実際の比較として、上記第２の実施の形態
のプロセスを適用した半導体装置、及びプリアモルファ
ス化を酸化膜越しに行わずに形成した半導体装置の接合
リーク電流及びシート抵抗の比較結果を図１１及び図１
２に示す。この図１１及び図１２から、細線効果に影響
なく、リーク電流を低減できることが判る。

【００６９】

【発明の効果】以上説明したように、この発明の半導体
装置によれば、サリサイド形成時の細線効果抑制を、浅
接合形成時にもリーク電流の増加なく実現できる。

【００７０】また、この発明の半導体装置の製造方法に
よれば、細線効果に影響なく、リーク電流を低減できる
半導体装置を容易に形成することができる。

【図面の簡単な説明】

【図１】この発明が適用されるＬＤＤ構造のＰ型ＭＯＳ
トランジスタを示す断面図である。

【図２】この発明の半導体装置の分離酸化膜端部の近傍
を示す素子断面図である。

【図３】この発明の半導体装置の分離酸化膜端部の近傍
の不純物濃度二次分布を示す図である。

【図４】この発明の半導体装置におけるＮ型不純物注入
時の注入マスクとＰ型高濃度拡散領域形成用のマスクと
の関係を示す平面図である。

【図５】この発明による半導体装置の分離酸化膜端部と
拡散領域中心付近を示す断面図である。

【図６】従来の半導体装置の分離酸化膜端部と拡散領域
中心付近を示す断面図である。

【図７】この発明の半導体装置の製造方法の一実施の形
態を工程別に示す断面図である。

【図８】この発明の半導体装置の製造方法の一実施の形
態を工程別に示す断面図である。

【図９】この発明の半導体装置の製造方法の他の実施の
形態を工程別に示す断面図である。

【図１０】この発明の半導体装置の製造方法の他の実施
の形態を工程別に示す断面図である。

【図１１】この発明による半導体装置の拡散層幅とシー
ト抵抗との関係を示す図である。

【図１２】この発明による半導体装置の接合リーク電流
の関係を示す図である。

【符号の説明】

１ Ｎ型シリコン半導体基板 ２ 分離酸化膜 ３ ゲート酸化膜 ７ Ｐ型高濃度拡散領域 １０ Ｎ型不純物領域 １２ シリサイド層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 正也 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (56)参考文献 特開 平９−298300（ＪＰ，Ａ) 特開 平11−87709（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/336

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 素子分離酸化膜によって分離形成された
   Ｎ型半導体基板領域上に絶縁膜を介してゲート電極が形
   成され、その周囲のＮ型半導体基板領域にＰ型高濃度拡
   散層が設けられ、前記Ｐ型高濃度拡散層領域中に前記Ｐ
   型高濃度拡散層領域より低濃度且つＮ型半導体基板領域
   よりも高濃度のＮ型不純物領域が形成され、また、前記
   Ｐ型高濃度拡散層及びゲート電極の上部に、高融点金属
   によるシリサイド層が形成された半導体装置において、 前記Ｐ型高濃度拡散層はＰ型不純物をイオン注入するこ
   とにより形成され、前記Ｎ型不純物領域は前記Ｐ型不純
   物がイオン注入される面積よりも小さい面積でＮ型不純
   物のイオンを注入することによりＰ型高濃度拡散領域の
   表面部分がアモルファス化されると共に形成され、 前記
   Ｐ型高濃度拡散層領域の前記素子分離膜端とゲート電極
   端との間の中央付近における前記半導体基板表面から垂
   直方向に対して前記Ｐ型高濃度拡散層領域とＮ型半導体
   基板領域間の接合位置と前記Ｎ型不純物領域の濃度が前
   記Ｎ型半導体基板領域の濃度と同一になる位置との間の
   距離が、前記半導体基板表面かつ素子分離酸化膜端付近
   における基板表面から水平方向に対して前記Ｐ型高濃度
   拡散層領域とＮ型半導体基板領域間の接合位置と前記Ｎ
   型不純物領域の濃度が前記Ｎ型半導体基板領域の濃度と
   同一になる位置との間の距離より短く形成され、素子分
   離酸化膜部分での基板リークを低減したことを特徴とす
   る半導体装置。
2. 【請求項２】 前記水平方向と垂直方向との距離差が１
   ０ｎｍ以上あることを特徴とする請求項１に記載の半導
   体装置。
3. 【請求項３】 前記Ｐ型高濃度拡散層は硼素、前記Ｎ型
   不純物領域は砒素にて形成されていることを特徴とする
   請求項１または２に記載の半導体装置。
4. 【請求項４】 素子分離酸化膜によって分離形成された
   Ｎ型半導体基板領域内に絶縁膜を介してゲート電極を形
   成する工程と、イオン注入法によりＮ型半導体基板領域
   内にＰ型高濃度拡散層を形成する工程と、このＰ型高濃
   度拡散層上にシリサイド層を形成する工程と、を含み、
   かつシリサイド層を形成する工程までに、前記Ｐ型高濃
   度拡散層に対しＮ型不純物のイオン注入によりＰ型高濃
   度拡散層領域の表面部分をアモルファス化する工程を含
   む半導体装置の製造方法において、 素子分離酸化膜部分での基板リークが低減されるように
   両イオン注入時における注入マスクにて規定される注入
   領域が、Ｎ型注入領域の面積がＰ型注入領域の面積より
   小さくされ、Ｎ型注入領域の注入と非注入領域との境界
   線が前記Ｐ型注入領域の境界線に内包され、両イオン注
   入領域の境界線間の距離が最短距離で１０ｎｍ以上ある
   ことを特徴とする半導体装置の製造方法。
5. 【請求項５】 前記Ｐ型高濃度拡散層領域形成のイオン
   注入を行った後、半導体基板の全面にレジストを塗布し
   た状態にてＮ型不純物のイオン注入を行った後にレジス
   トを除去し、サリサイド層を形成することを特徴とする
   請求項４に記載の半導体装置の製造方法。
6. 【請求項６】 注入マスクとしてレジストを用い、この
   レジストの膜厚がＰ型拡散層形成領域のゲート電極端と
   分離酸化膜端との中間位置において１０〜１５０ｎｍで
   あり、かつ分離酸化膜端付近の同膜が中央付近よりも１
   ０ｎｍ以上厚くなっていることを特徴とする請求項４に
   記載の半導体装置の製造方法。