JPH08330253A - ポリシリコン線上のシリサイドの形成方法 - Google Patents
ポリシリコン線上のシリサイドの形成方法Info
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Abstract
(57)【要約】
【課題】 ポリシリコン線上に生成されたシリサイドの
面積抵抗を減少させるために有効なシリサイドの形成方
法を提供する。 【解決手段】 ポリシリコン線上にチタン層２０を堆積
し、チタン層２０をポリシリコン線と反応させ、チタン
・シリサイド３２と窒化チタン３４とを形成する。窒化
チタン３４を除去し、アニールに先立つ非晶質化のため
のイオン注入を行うことにより、シリサイド３２の、比
較的高い抵抗率相から比較的低い抵抗率相へ相変換する
部分を増加させる。このときヒ素、アンチモン又はゲル
マニウムのような重い注入物質４０を上記注入に用い
る。上記注入の後、シリサイド３２のアニールを行い、
上記相変換を完了する。
面積抵抗を減少させるために有効なシリサイドの形成方
法を提供する。 【解決手段】 ポリシリコン線上にチタン層２０を堆積
し、チタン層２０をポリシリコン線と反応させ、チタン
・シリサイド３２と窒化チタン３４とを形成する。窒化
チタン３４を除去し、アニールに先立つ非晶質化のため
のイオン注入を行うことにより、シリサイド３２の、比
較的高い抵抗率相から比較的低い抵抗率相へ相変換する
部分を増加させる。このときヒ素、アンチモン又はゲル
マニウムのような重い注入物質４０を上記注入に用い
る。上記注入の後、シリサイド３２のアニールを行い、
上記相変換を完了する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体の
処理に関し、より特定的には、狭小な線幅のポリシリコ
ン線の上におけるシリサイド（ケイ化物）の形成に関す
る。
処理に関し、より特定的には、狭小な線幅のポリシリコ
ン線の上におけるシリサイド（ケイ化物）の形成に関す
る。
【０００２】
【従来の技術】典型的なシリサイドの形成方法は、３つ
の段階、すなわちシリサイドの反応の段階と、ＴｉＮ
（窒化チタン）層をストリップする段階と、シリサイド
をアニールする段階とより成る。上記の反応の段階の
間、高融点金属（例えばチタン）を、Ｎ2 （窒素）を含
有する雰囲気の中で、シリコンと反応させ、それにより
シリサイドを形成し、またそのほかにＴｉＮをも形成す
る。上記の反応段階の間に形成されるシリサイドは、典
型的には、Ｃ４９として公知の比較的高い抵抗率相のシ
リサイドとして存在している。上記のＴｉＮをストリッ
プする段階は、上記の反応段階の間に形成されたＴｉＮ
層を除去する。次に、上記のアニールの段階は、シリサ
イドの比較的高い抵抗率相Ｃ４９から、Ｃ５４として公
知のシリサイドの比較的低い抵抗率相への変換を行うた
めに用いられる。
の段階、すなわちシリサイドの反応の段階と、ＴｉＮ
（窒化チタン）層をストリップする段階と、シリサイド
をアニールする段階とより成る。上記の反応の段階の
間、高融点金属（例えばチタン）を、Ｎ2 （窒素）を含
有する雰囲気の中で、シリコンと反応させ、それにより
シリサイドを形成し、またそのほかにＴｉＮをも形成す
る。上記の反応段階の間に形成されるシリサイドは、典
型的には、Ｃ４９として公知の比較的高い抵抗率相のシ
リサイドとして存在している。上記のＴｉＮをストリッ
プする段階は、上記の反応段階の間に形成されたＴｉＮ
層を除去する。次に、上記のアニールの段階は、シリサ
イドの比較的高い抵抗率相Ｃ４９から、Ｃ５４として公
知のシリサイドの比較的低い抵抗率相への変換を行うた
めに用いられる。
【０００３】チタン・シリサイドを使用したＶＬＳＩ
（超大規模集積化）回路において、ポリシリコン・ゲー
トとソース／ドレイン領域とに対するシリサイドの被着
は、ＶＬＳＩ回路におけるトランジスタの直列抵抗と局
部配線遅延（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉ
ｏｎ ｄｅｌａｙ）とを減少させるために広く行われる
方法である。多量にドープされたシリサイド化ポリシリ
コン線の面積抵抗（シート抵抗）は線幅の関数であり、
特にサブミクロンの線幅の場合に然りである。この事実
についての１つの説明は、０．５μｍより小さい線幅の
ポリシリコン線の場合は、比較的小さい百分率値のシリ
サイドが、比較的高い抵抗率相Ｃ４９から比較的低い抵
抗率相Ｃ５４へ変換するということである。０．５μｍ
より小さい線幅に対して、電流入力面積抵抗（ｃｕｒｒ
ｅｎｔ ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）が特に問
題である。そこで、この問題を軽減し、シリサイド面積
抵抗の線幅に対する依存度を低下させる必要がある。
（超大規模集積化）回路において、ポリシリコン・ゲー
トとソース／ドレイン領域とに対するシリサイドの被着
は、ＶＬＳＩ回路におけるトランジスタの直列抵抗と局
部配線遅延（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉ
ｏｎ ｄｅｌａｙ）とを減少させるために広く行われる
方法である。多量にドープされたシリサイド化ポリシリ
コン線の面積抵抗（シート抵抗）は線幅の関数であり、
特にサブミクロンの線幅の場合に然りである。この事実
についての１つの説明は、０．５μｍより小さい線幅の
ポリシリコン線の場合は、比較的小さい百分率値のシリ
サイドが、比較的高い抵抗率相Ｃ４９から比較的低い抵
抗率相Ｃ５４へ変換するということである。０．５μｍ
より小さい線幅に対して、電流入力面積抵抗（ｃｕｒｒ
ｅｎｔ ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）が特に問
題である。そこで、この問題を軽減し、シリサイド面積
抵抗の線幅に対する依存度を低下させる必要がある。
【０００４】シリサイド面積抵抗を減少させるために、
いくつかの方法が用いられてきた。シリサイド面積抵抗
を減少させるための１つの方法は、アニール（熱処理）
の温度を上昇させることである。しかしながら、アニー
ル温度を上昇させることはシリサイドの凝集につなが
る。アニール温度の上昇はまた、シリサイドの側方への
過成長につながり、それは自己整合形のシリサイド処理
に対しては容認しがたいことである。上記の側方への過
成長の結果、ＭＯＳトランジスタのポリシリコン・ゲー
トとソース／ドレイン領域との間に、好ましくない導電
性のシリサイド・ストリンガが生じる。それゆえ、温度
を上昇させることによってはごく僅かな前進が得られる
に過ぎない。
いくつかの方法が用いられてきた。シリサイド面積抵抗
を減少させるための１つの方法は、アニール（熱処理）
の温度を上昇させることである。しかしながら、アニー
ル温度を上昇させることはシリサイドの凝集につなが
る。アニール温度の上昇はまた、シリサイドの側方への
過成長につながり、それは自己整合形のシリサイド処理
に対しては容認しがたいことである。上記の側方への過
成長の結果、ＭＯＳトランジスタのポリシリコン・ゲー
トとソース／ドレイン領域との間に、好ましくない導電
性のシリサイド・ストリンガが生じる。それゆえ、温度
を上昇させることによってはごく僅かな前進が得られる
に過ぎない。
【０００５】他の１つの方法は、チタンの付着に先立っ
てか、あるいはその直後のいずれかに、反応に先立つ非
晶質化のためのイオン注入を行うことである。ただし、
いずれの場合もシリサイドの反応の段階の前に行われ
る。このイオン注入はポリシリコンの結合を破壊する。
この破壊された結合によって、シリサイドの反応のため
の増加された多くの反応の部位（場所）を生じ、成長す
るシリサイドに対しシリコンの拡散を助長する。それに
よって、シリサイドの形成を促進し、その結果、シリサ
イド面積抵抗を減少させる。しかしながら、なお一層の
シリサイド面積抵抗の減少が要求される。
てか、あるいはその直後のいずれかに、反応に先立つ非
晶質化のためのイオン注入を行うことである。ただし、
いずれの場合もシリサイドの反応の段階の前に行われ
る。このイオン注入はポリシリコンの結合を破壊する。
この破壊された結合によって、シリサイドの反応のため
の増加された多くの反応の部位（場所）を生じ、成長す
るシリサイドに対しシリコンの拡散を助長する。それに
よって、シリサイドの形成を促進し、その結果、シリサ
イド面積抵抗を減少させる。しかしながら、なお一層の
シリサイド面積抵抗の減少が要求される。
【０００６】
【発明が解決しようとする課題】本発明は、狭小な線幅
のシリサイド化ポリシリコン線の面積抵抗を低下させる
ための方法を提供することを意図している。
のシリサイド化ポリシリコン線の面積抵抗を低下させる
ための方法を提供することを意図している。
【０００７】
【課題を解決するための手段】シリサイドのアニールに
先立つアニール以前の非晶質化のためのイオン注入を行
う本発明によるシリサイドの形成方法を以下説明する。
チタン層を堆積して反応させ、チタン・シリサイドと窒
化チタンとを形成させる。窒化チタンは除去され、アニ
ールに先立つ非晶質化のためのイオン注入を行うことに
より、比較的高い抵抗率相から比較的低い抵抗率相への
シリサイドの変換を促進する。上記イオン注入の後、シ
リサイドのアニールが行われ、上記変換を完了する。本
発明は、狭小な線幅のシリサイド化ポリシリコン線に対
し低下した面積抵抗を与えるための改良されたシリサイ
ドの形成方法を提供する。本発明は、０．５μｍより小
さい線幅のポリシリコン線に対し特に適しており、更
に、シリサイド面積抵抗を一層減らすために、他の方法
と組み合わせることもできる。
先立つアニール以前の非晶質化のためのイオン注入を行
う本発明によるシリサイドの形成方法を以下説明する。
チタン層を堆積して反応させ、チタン・シリサイドと窒
化チタンとを形成させる。窒化チタンは除去され、アニ
ールに先立つ非晶質化のためのイオン注入を行うことに
より、比較的高い抵抗率相から比較的低い抵抗率相への
シリサイドの変換を促進する。上記イオン注入の後、シ
リサイドのアニールが行われ、上記変換を完了する。本
発明は、狭小な線幅のシリサイド化ポリシリコン線に対
し低下した面積抵抗を与えるための改良されたシリサイ
ドの形成方法を提供する。本発明は、０．５μｍより小
さい線幅のポリシリコン線に対し特に適しており、更
に、シリサイド面積抵抗を一層減らすために、他の方法
と組み合わせることもできる。
【０００８】
【発明の実施の形態】以下、添付図面を参照しつつ、本
発明の実施の形態について説明する。それぞれの図面の
中で、対応する符号は対応する構成部分を示す。図１
は、シリサイドを形成するための処理が望まれる典型的
な半導体本体１０を図解している。ソース／ドレイン領
域のアニール処理がなされた半導体本体１０が図示され
ている。ポリシリコン・ゲート１２は、ゲート酸化物１
４により半導体本体１０から隔離されている。側壁誘電
体１６は、ポリシリコン・ゲート１２の側壁の上に位置
している。半導体本体１０内のソース／ドレイン領域１
８は、ポリシリコン・ゲート１２に隣接している。次
に、図１に図示の構成に対して行われる本発明によるシ
リサイドの形成方法について説明する。
発明の実施の形態について説明する。それぞれの図面の
中で、対応する符号は対応する構成部分を示す。図１
は、シリサイドを形成するための処理が望まれる典型的
な半導体本体１０を図解している。ソース／ドレイン領
域のアニール処理がなされた半導体本体１０が図示され
ている。ポリシリコン・ゲート１２は、ゲート酸化物１
４により半導体本体１０から隔離されている。側壁誘電
体１６は、ポリシリコン・ゲート１２の側壁の上に位置
している。半導体本体１０内のソース／ドレイン領域１
８は、ポリシリコン・ゲート１２に隣接している。次
に、図１に図示の構成に対して行われる本発明によるシ
リサイドの形成方法について説明する。
【０００９】チタン層２０は、図２に示すように、図１
に図示の構成の上に、５００Å（オングストローム）の
オーダの厚さに達するように堆積される。例えば、チタ
ン層２０を堆積するために、２５０〜４５０℃のオーダ
の温度でスパッタ堆積を行うことができる。所望のとき
は、図２に図示したようにチタン層２０が堆積された
後、またはチタン層２０の堆積の直前に、反応に先立ち
非晶質化のためのイオン注入を行うことができる。いず
れの場合においても、反応に先立つ非晶質化のためのイ
オン注入は任意であり、本発明を実施するためには行う
必要はない。
に図示の構成の上に、５００Å（オングストローム）の
オーダの厚さに達するように堆積される。例えば、チタ
ン層２０を堆積するために、２５０〜４５０℃のオーダ
の温度でスパッタ堆積を行うことができる。所望のとき
は、図２に図示したようにチタン層２０が堆積された
後、またはチタン層２０の堆積の直前に、反応に先立ち
非晶質化のためのイオン注入を行うことができる。いず
れの場合においても、反応に先立つ非晶質化のためのイ
オン注入は任意であり、本発明を実施するためには行う
必要はない。
【００１０】チタンの堆積の前に行われる、反応に先立
つ非晶質化のためのイオン注入は、結晶粒界をばらばら
にし、ポリシリコンの表面領域を非晶質化および／また
は損傷する。チタンの堆積の直後に行われる、反応に先
立つ非晶質化のためのイオン注入は、更に加えて、界面
において、チタンとポリシリコンとの間にある程度の混
合を生じさせ、それによりシリサイドの表面をより円滑
にする。非晶質化領域２２では、シリコン同士の間の結
合が破壊されている。そのため、引き続き行われるシリ
サイドの反応の段階におけるシリサイドの形成は、増加
した反応部位の数と、成長するシリサイドに向かうシリ
コンの増進された拡散とによって促進されうる。
つ非晶質化のためのイオン注入は、結晶粒界をばらばら
にし、ポリシリコンの表面領域を非晶質化および／また
は損傷する。チタンの堆積の直後に行われる、反応に先
立つ非晶質化のためのイオン注入は、更に加えて、界面
において、チタンとポリシリコンとの間にある程度の混
合を生じさせ、それによりシリサイドの表面をより円滑
にする。非晶質化領域２２では、シリコン同士の間の結
合が破壊されている。そのため、引き続き行われるシリ
サイドの反応の段階におけるシリサイドの形成は、増加
した反応部位の数と、成長するシリサイドに向かうシリ
コンの増進された拡散とによって促進されうる。
【００１１】上記の反応に先立つ非晶化のためのイオン
注入において使用されるイオン注入のドーズ量とエネル
ギーとは、損傷された領域が、後続するシリサイドの反
応の段階の間に消費されるポリシリコン内に完全に収ま
るように選定される。もし損傷された領域が、基板の内
部に向かって過度に遠くまで拡大し、ソース／ドレイン
領域１８の近傍に接近すると、オフ電流及びドレイン−
ソース間破壊電圧のようなトランジスタ特性は劣化す
る。それゆえ、基板を非晶質化するためには、ヒ素、ア
ンチモン及びゲルマニウムのような重い物質の使用が好
ましい。その理由は、それらの物質は浅いイオン注入と
より均一な損傷の分布とを可能にするからである。例え
ば、ヒ素は、５０ＫｅＶのエネルギーと２．０×１０14
／cm2 のドーズ量とでイオン注入できる。比較的重い注
入物質は、表面から過度に深くまで移動することを阻止
される。その第１の理由は、単位距離当りのエネルギー
損失がイオン・エネルギーとは比較的に無関係であると
ころの核阻止によるのもである。これらの物質に関して
は、非晶質化領域は、典型的には１．５Ｒp だけ（但
し、Ｒp はイオン注入の放射範囲を表わす）基板の表面
から内部に伸びており、他方ひどく損傷された領域は２
Ｒp だけ基板の表面から内部に伸びている。シリコン基
板を非晶質化するために必要な最小ドーズ量は約１０21
ＫｅＶ／cm3 である。比較的重い物質のイオン注入によ
って生じる損傷もまた、４００〜６００℃より高い温度
で行われるシリサイドの反応及びアニールのような後続
の高温処理段階の間に、比較的容易に加熱除去される。
注入において使用されるイオン注入のドーズ量とエネル
ギーとは、損傷された領域が、後続するシリサイドの反
応の段階の間に消費されるポリシリコン内に完全に収ま
るように選定される。もし損傷された領域が、基板の内
部に向かって過度に遠くまで拡大し、ソース／ドレイン
領域１８の近傍に接近すると、オフ電流及びドレイン−
ソース間破壊電圧のようなトランジスタ特性は劣化す
る。それゆえ、基板を非晶質化するためには、ヒ素、ア
ンチモン及びゲルマニウムのような重い物質の使用が好
ましい。その理由は、それらの物質は浅いイオン注入と
より均一な損傷の分布とを可能にするからである。例え
ば、ヒ素は、５０ＫｅＶのエネルギーと２．０×１０14
／cm2 のドーズ量とでイオン注入できる。比較的重い注
入物質は、表面から過度に深くまで移動することを阻止
される。その第１の理由は、単位距離当りのエネルギー
損失がイオン・エネルギーとは比較的に無関係であると
ころの核阻止によるのもである。これらの物質に関して
は、非晶質化領域は、典型的には１．５Ｒp だけ（但
し、Ｒp はイオン注入の放射範囲を表わす）基板の表面
から内部に伸びており、他方ひどく損傷された領域は２
Ｒp だけ基板の表面から内部に伸びている。シリコン基
板を非晶質化するために必要な最小ドーズ量は約１０21
ＫｅＶ／cm3 である。比較的重い物質のイオン注入によ
って生じる損傷もまた、４００〜６００℃より高い温度
で行われるシリサイドの反応及びアニールのような後続
の高温処理段階の間に、比較的容易に加熱除去される。
【００１２】次に、図３で示したように、窒素を含有す
る雰囲気の中で、チタン層２０を反応させることによ
り、シリサイド層３２が形成される。シリサイド層３２
は、露出したシリコン（すなわち、ソース／ドレイン領
域１８とポリシリコン・ゲート１２）の上をおおうよう
に形成され、またＴｉＮ層３４は、チタン層２０と窒素
雰囲気との間に起きる反応によってその他の場所に形成
される。ＴｉＮはまた、シリサイド層３２のいくつかの
部分の上にも形成されることに注意しなければならな
い。慣用の技術を、上記のシリサイドの反応の段階を遂
行するために使用することができる。例えば、急速加熱
処理装置を使用し、窒素雰囲気の中で、６９５℃のオー
ダの温度において、６０秒のオーダの時間中、シリサイ
ドの反応の段階を実施することができる。シリサイドの
反応の段階における高温は、反応に先立つ非晶質化のた
めのイオン注入によって起こされる損傷を熱処理によっ
て修復することを助けるので、６００℃を超過する温度
が好ましい。しかしながら、シリサイドの凝集を防止す
るために、温度は９５０℃より低い値にとどめるべきで
ある。シリサイドの反応の段階の後、図４に示すよう
に、ＴｉＮをストリップする段階を実施してＴｉＮ層３
４を除去する。例えば、ＴｉＮをストリップする段階
は、３０分のオーダの時間の間、水酸化アンモニウム及
び水（ＮＨ4 ＯＨ：Ｈ 2 Ｏ2 ：Ｈ2 Ｏ）の中で続けられ
る超音波浴（ｍｅｇａｓｏｎｉｃ ｂａｔｈ）を用いる
こともできる。
る雰囲気の中で、チタン層２０を反応させることによ
り、シリサイド層３２が形成される。シリサイド層３２
は、露出したシリコン（すなわち、ソース／ドレイン領
域１８とポリシリコン・ゲート１２）の上をおおうよう
に形成され、またＴｉＮ層３４は、チタン層２０と窒素
雰囲気との間に起きる反応によってその他の場所に形成
される。ＴｉＮはまた、シリサイド層３２のいくつかの
部分の上にも形成されることに注意しなければならな
い。慣用の技術を、上記のシリサイドの反応の段階を遂
行するために使用することができる。例えば、急速加熱
処理装置を使用し、窒素雰囲気の中で、６９５℃のオー
ダの温度において、６０秒のオーダの時間中、シリサイ
ドの反応の段階を実施することができる。シリサイドの
反応の段階における高温は、反応に先立つ非晶質化のた
めのイオン注入によって起こされる損傷を熱処理によっ
て修復することを助けるので、６００℃を超過する温度
が好ましい。しかしながら、シリサイドの凝集を防止す
るために、温度は９５０℃より低い値にとどめるべきで
ある。シリサイドの反応の段階の後、図４に示すよう
に、ＴｉＮをストリップする段階を実施してＴｉＮ層３
４を除去する。例えば、ＴｉＮをストリップする段階
は、３０分のオーダの時間の間、水酸化アンモニウム及
び水（ＮＨ4 ＯＨ：Ｈ 2 Ｏ2 ：Ｈ2 Ｏ）の中で続けられ
る超音波浴（ｍｅｇａｓｏｎｉｃ ｂａｔｈ）を用いる
こともできる。
【００１３】シリサイドの形成の段階とＴｉＮのストリ
ップの段階との後に、図５に示すように、アニールに先
立つ非晶質化のためのイオン注入が行われる。このアニ
ールに先立つ非晶質化のためのイオン注入もまた、低い
ドーズ量と低いエネルギーとを使用するイオン注入であ
る。反応に先立つ非晶質化のためのイオン注入の場合と
同様に、ヒ素、アンチモン及びゲルマニウムのような重
い注入物質４０の使用が好ましい。例えば、ヒ素は、
２．０×１０14／cm2 のドーズ量と５０ＫｅＶのエネル
ギーとでイオン注入することができる。重いイオンの注
入によるエネルギーはシリサイドの中で消費され、それ
によりシリサイドを非晶質化する（すなわち、シリサイ
ドの結合を破壊する）。シリサイドの非晶質化は、後続
のシリサイドのアニールの間に生じる比較的高い抵抗率
相Ｃ４９から比較的低い抵抗率相Ｃ５４への相変換の駆
動力を増加させる。アニールに先立つ非晶質化のための
イオン注入は、シリサイド内部に多くの点欠陥を生じさ
せる。それはまた一方では、開始される相変換に対して
利用可能である核形成の部位の数を増加させる。アニー
ルに先立つ非晶質化のためのイオン注入によって損傷さ
れた領域は、後に続くシリサイドのアニールの間に熱処
理により修復されるであろう。
ップの段階との後に、図５に示すように、アニールに先
立つ非晶質化のためのイオン注入が行われる。このアニ
ールに先立つ非晶質化のためのイオン注入もまた、低い
ドーズ量と低いエネルギーとを使用するイオン注入であ
る。反応に先立つ非晶質化のためのイオン注入の場合と
同様に、ヒ素、アンチモン及びゲルマニウムのような重
い注入物質４０の使用が好ましい。例えば、ヒ素は、
２．０×１０14／cm2 のドーズ量と５０ＫｅＶのエネル
ギーとでイオン注入することができる。重いイオンの注
入によるエネルギーはシリサイドの中で消費され、それ
によりシリサイドを非晶質化する（すなわち、シリサイ
ドの結合を破壊する）。シリサイドの非晶質化は、後続
のシリサイドのアニールの間に生じる比較的高い抵抗率
相Ｃ４９から比較的低い抵抗率相Ｃ５４への相変換の駆
動力を増加させる。アニールに先立つ非晶質化のための
イオン注入は、シリサイド内部に多くの点欠陥を生じさ
せる。それはまた一方では、開始される相変換に対して
利用可能である核形成の部位の数を増加させる。アニー
ルに先立つ非晶質化のためのイオン注入によって損傷さ
れた領域は、後に続くシリサイドのアニールの間に熱処
理により修復されるであろう。
【００１４】アニールに先立つ非晶質化のためのイオン
注入の後に、シリサイドのアニールが行われる。シリサ
イドのアニールに対しては、シリサイドの反応の段階に
対するよりもより高い温度が用いられる。その温度とし
ては、ソース／ドレインとゲートとのアニール処理に対
して用いられる温度に接近した温度（例えば８５０〜９
００℃のオーダの温度）が好ましい。そのアニールの一
例は、８５０℃で３０秒間のアニールである。シリサイ
ドのアニールは、反応に先立つ非晶質化のためのイオン
注入と、アニールに先立つ非晶質化のためのイオン注入
との双方により生じる損傷を修復する。ただし、それは
上記アニールの温度が６００℃を超過するという条件下
においてである。（しかしながら、その温度は、シリサ
イド層３２の凝集を起こさせるであろう温度より低い値
にとどめるべきである。）このように、上述の先立って
行われる非晶質化のためのイオン注入は、従来技術の方
法において見られたような、トランジスタの性能に対す
るいかなる有害な悪影響を及ぼすことも考えられない。
注入の後に、シリサイドのアニールが行われる。シリサ
イドのアニールに対しては、シリサイドの反応の段階に
対するよりもより高い温度が用いられる。その温度とし
ては、ソース／ドレインとゲートとのアニール処理に対
して用いられる温度に接近した温度（例えば８５０〜９
００℃のオーダの温度）が好ましい。そのアニールの一
例は、８５０℃で３０秒間のアニールである。シリサイ
ドのアニールは、反応に先立つ非晶質化のためのイオン
注入と、アニールに先立つ非晶質化のためのイオン注入
との双方により生じる損傷を修復する。ただし、それは
上記アニールの温度が６００℃を超過するという条件下
においてである。（しかしながら、その温度は、シリサ
イド層３２の凝集を起こさせるであろう温度より低い値
にとどめるべきである。）このように、上述の先立って
行われる非晶質化のためのイオン注入は、従来技術の方
法において見られたような、トランジスタの性能に対す
るいかなる有害な悪影響を及ぼすことも考えられない。
【００１５】シリサイドのアニールは、シリサイド層３
２を、比較的高い抵抗率相Ｃ４９から比較的低い抵抗率
相Ｃ５４に変換する。従来技術のシリサイド形成方法に
おいては、０．５μｍより小さい線幅のポリシリコン線
に対しては、比較的小さい百分率値のシリサイドが低い
抵抗率相Ｃ５４へ変換すると信じられている。しかしな
がら、本発明によるアニールに先立つ非晶質化のための
イオン注入の手法によれば、比較的大きい百分率値のシ
リサイドが比較的低い抵抗率相Ｃ５４に変換する。それ
により、狭小な線幅（すなわち０．５μｍより小さい線
幅）のポリシリコン線の場合にも低い面積抵抗を得るこ
とがきる。
２を、比較的高い抵抗率相Ｃ４９から比較的低い抵抗率
相Ｃ５４に変換する。従来技術のシリサイド形成方法に
おいては、０．５μｍより小さい線幅のポリシリコン線
に対しては、比較的小さい百分率値のシリサイドが低い
抵抗率相Ｃ５４へ変換すると信じられている。しかしな
がら、本発明によるアニールに先立つ非晶質化のための
イオン注入の手法によれば、比較的大きい百分率値のシ
リサイドが比較的低い抵抗率相Ｃ５４に変換する。それ
により、狭小な線幅（すなわち０．５μｍより小さい線
幅）のポリシリコン線の場合にも低い面積抵抗を得るこ
とがきる。
【００１６】上述のシリサイドの処理が終了すると、従
来技術で公知のように、素子の組み立てが続行する。例
えば、シリサイド層３２の種々の部分に接続されるよう
にその内部を通り延伸する接触部（コンタクト）を持つ
ように、層間誘電体層が形成される。その後に続いて、
半導体本体１０の種々の素子間の配線用の多層金属配線
が形成される。
来技術で公知のように、素子の組み立てが続行する。例
えば、シリサイド層３２の種々の部分に接続されるよう
にその内部を通り延伸する接触部（コンタクト）を持つ
ように、層間誘電体層が形成される。その後に続いて、
半導体本体１０の種々の素子間の配線用の多層金属配線
が形成される。
【００１７】以上、本発明を例示のための実施例につい
て説明したが、上述の説明は限定的な意味に解釈しては
ならない。上述の説明を参照することにより、例示され
た実施例の種々の変更及び組合せ、並びに本発明のその
他の実施例が、当業者に明瞭に理解されるであろう。例
えば、本発明を、面積抵抗を低下させる他の方法と協同
して用いることにより、面積抵抗が小さいシリサイド化
ポリシリコン線を得ることができる。従って、特許請求
の範囲に記載の本発明は、上述したような変更もしくは
他の実施例をすべて包含するものである。
て説明したが、上述の説明は限定的な意味に解釈しては
ならない。上述の説明を参照することにより、例示され
た実施例の種々の変更及び組合せ、並びに本発明のその
他の実施例が、当業者に明瞭に理解されるであろう。例
えば、本発明を、面積抵抗を低下させる他の方法と協同
して用いることにより、面積抵抗が小さいシリサイド化
ポリシリコン線を得ることができる。従って、特許請求
の範囲に記載の本発明は、上述したような変更もしくは
他の実施例をすべて包含するものである。
【００１８】以上の説明に関して更に以下の項を開示す
る。 （１） ポリシリコン線に対するシリサイドの形成方法
であって、半導体本体であって、該半導体本体上にポリ
シリコン線が形成され、かつ、前記半導体本体内にソー
ス／ドレイン領域が形成された前記半導体本体を用意す
る段階と、前記ポリシリコン線上にチタン層を堆積する
段階と、前記チタン層を前記ポリシリコン線と反応させ
てシリサイド層を生成する段階と、前記反応段階の後、
前記シリサイド層の内部に、アニールに先立つ非晶質化
のためのイオン注入を行う段階と、前記アニールに先立
つ非晶質化のためのイオン注入の段階の後、６００℃を
超過する温度において前記シリサイド層をアニールする
段階とを包含することを特徴とする、ポリシリコン線に
対するシリサイドの形成方法。
る。 （１） ポリシリコン線に対するシリサイドの形成方法
であって、半導体本体であって、該半導体本体上にポリ
シリコン線が形成され、かつ、前記半導体本体内にソー
ス／ドレイン領域が形成された前記半導体本体を用意す
る段階と、前記ポリシリコン線上にチタン層を堆積する
段階と、前記チタン層を前記ポリシリコン線と反応させ
てシリサイド層を生成する段階と、前記反応段階の後、
前記シリサイド層の内部に、アニールに先立つ非晶質化
のためのイオン注入を行う段階と、前記アニールに先立
つ非晶質化のためのイオン注入の段階の後、６００℃を
超過する温度において前記シリサイド層をアニールする
段階とを包含することを特徴とする、ポリシリコン線に
対するシリサイドの形成方法。
【００１９】（２） 第１項記載のシリサイドの形成方
法において、前記アニールに先立つ非晶質化のためのイ
オン注入を行う段階は、ヒ素、アンチモン及びゲルマニ
ウムより成る群から選択される１つの物質を注入する段
階を含むことを特徴とするシリサイドの形成方法。 （３） 第１項記載のシリサイドの形成方法において、
前記アニールに先立つ非晶質化のためのイオン注入を行
う段階は、５０ＫｅＶのオーダのエネルギーにより１つ
の物質を注入する段階を含むことを特徴とするシリサイ
ドの形成方法。 （４） 第１項記載のシリサイドの形成方法において、
前記アニールに先立つ非晶質化のためのイオン注入を行
う段階は、２．０×１０14／cm2 のオーダのドーズ量で
１つの物質を注入する段階を含むことを特徴とするシリ
サイドの形成方法。
法において、前記アニールに先立つ非晶質化のためのイ
オン注入を行う段階は、ヒ素、アンチモン及びゲルマニ
ウムより成る群から選択される１つの物質を注入する段
階を含むことを特徴とするシリサイドの形成方法。 （３） 第１項記載のシリサイドの形成方法において、
前記アニールに先立つ非晶質化のためのイオン注入を行
う段階は、５０ＫｅＶのオーダのエネルギーにより１つ
の物質を注入する段階を含むことを特徴とするシリサイ
ドの形成方法。 （４） 第１項記載のシリサイドの形成方法において、
前記アニールに先立つ非晶質化のためのイオン注入を行
う段階は、２．０×１０14／cm2 のオーダのドーズ量で
１つの物質を注入する段階を含むことを特徴とするシリ
サイドの形成方法。
【００２０】（５） 第１項記載のシリサイドの形成方
法において、前記ポリシリコン線は０．５μｍより小さ
い線幅を有することを特徴とするシリサイドの形成方
法。 （６） 第１項記載のシリサイドの形成方法において、
前記反応段階は６９５℃のオーダの温度で行われること
を特徴とするシリサイドの形成方法。 （７） 第１項記載のシリサイドの形成方法であって、
更に、前記堆積段階の後で、かつ、前記反応段階より前
に、前記反応に先立つ非晶質化のためのイオン注入を行
う段階を含むことを特徴とするシリサイドの形成方法。
法において、前記ポリシリコン線は０．５μｍより小さ
い線幅を有することを特徴とするシリサイドの形成方
法。 （６） 第１項記載のシリサイドの形成方法において、
前記反応段階は６９５℃のオーダの温度で行われること
を特徴とするシリサイドの形成方法。 （７） 第１項記載のシリサイドの形成方法であって、
更に、前記堆積段階の後で、かつ、前記反応段階より前
に、前記反応に先立つ非晶質化のためのイオン注入を行
う段階を含むことを特徴とするシリサイドの形成方法。
【００２１】（８） 第７項記載のシリサイドの形成方
法において、前記反応に先立つ非晶質化のためのイオン
注入を行う段階は、２．０×１０14／cm2 のオーダのド
ーズ量で、かつ、５０ＫｅＶのオーダのエネルギーによ
って１つのドープ剤物質を注入する段階を含むことを特
徴とするシリサイドの形成方法。 （９） 第８項記載のシリサイドの形成方法において、
前記ドープ剤物質は、ヒ素、アンチモン及びゲルマニウ
ムより成る群から選択されることを特徴とするシリサイ
ドの形成方法。 （１０） 第１項記載のシリサイドの形成方法におい
て、前記シリサイド層をアニールする段階は、前記シリ
サイド層を比較的高い抵抗率相から比較的低い抵抗率相
に変換し、かつ、前記アニールに先立つ非晶質化のため
のイオン注入の段階は、前記比較的低い抵抗率相に変換
されるシリサイドの割合を増加させることを特徴とする
シリサイドの形成方法。
法において、前記反応に先立つ非晶質化のためのイオン
注入を行う段階は、２．０×１０14／cm2 のオーダのド
ーズ量で、かつ、５０ＫｅＶのオーダのエネルギーによ
って１つのドープ剤物質を注入する段階を含むことを特
徴とするシリサイドの形成方法。 （９） 第８項記載のシリサイドの形成方法において、
前記ドープ剤物質は、ヒ素、アンチモン及びゲルマニウ
ムより成る群から選択されることを特徴とするシリサイ
ドの形成方法。 （１０） 第１項記載のシリサイドの形成方法におい
て、前記シリサイド層をアニールする段階は、前記シリ
サイド層を比較的高い抵抗率相から比較的低い抵抗率相
に変換し、かつ、前記アニールに先立つ非晶質化のため
のイオン注入の段階は、前記比較的低い抵抗率相に変換
されるシリサイドの割合を増加させることを特徴とする
シリサイドの形成方法。
【００２２】（１１） ポリシリコン・ゲートとソース
／ドレイン領域とを有する半導体本体に対するシリサイ
ドの形成方法であって、前記ポリシリコン・ゲートと前
記ソース／ドレイン領域との上にチタン層を堆積する段
階と、前記チタン層を、前記ポリシリコン・ゲートとソ
ース／ドレイン領域とに対し、窒素を含有する雰囲気の
中で反応させて、シリサイド層と窒化チタン層とを生成
する段階と、前記窒化チタン層をストリップする段階
と、前記ストリップ段階の後、前記シリサイド層の内部
に、アニールに先立ち非晶質化のためのイオン注入を行
う段階と、前記アニールに先立つ非晶質化のためのイオ
ン注入の段階の後、８５０℃のオーダの温度において前
記シリサイド層をアニールする段階とを包含することを
特徴とする、ポリシリコン・ゲートとソース／ドレイン
領域とを有する半導体本体に対するシリサイドの形成方
法。
／ドレイン領域とを有する半導体本体に対するシリサイ
ドの形成方法であって、前記ポリシリコン・ゲートと前
記ソース／ドレイン領域との上にチタン層を堆積する段
階と、前記チタン層を、前記ポリシリコン・ゲートとソ
ース／ドレイン領域とに対し、窒素を含有する雰囲気の
中で反応させて、シリサイド層と窒化チタン層とを生成
する段階と、前記窒化チタン層をストリップする段階
と、前記ストリップ段階の後、前記シリサイド層の内部
に、アニールに先立ち非晶質化のためのイオン注入を行
う段階と、前記アニールに先立つ非晶質化のためのイオ
ン注入の段階の後、８５０℃のオーダの温度において前
記シリサイド層をアニールする段階とを包含することを
特徴とする、ポリシリコン・ゲートとソース／ドレイン
領域とを有する半導体本体に対するシリサイドの形成方
法。
【００２３】（１２） 第１１項記載のシリサイドの形
成方法において、前記アニールに先立つ非晶質化のため
のイオン注入を行う段階は、ヒ素、アンチモン、及びゲ
ルマニウムより成る群から選択される１つの物質を注入
する段階を含むことを特徴とするシリサイドの形成方
法。 （１３） 第１１項記載のシリサイドの形成方法におい
て、前記アニールに先立つ非晶質化のためのイオン注入
を行う段階は、５０ＫｅＶのオーダのエネルギーによ
り、かつ、２．０×１０14／cm2 のオーダのドーズ量で
１つの物質を注入する段階を含むことを特徴とするシリ
サイドの形成方法。 （１４） 第１１項記載のシリサイドの形成方法であっ
て、更に、前記反応段階より前に、前記反応に先立つ非
晶質化のためのイオン注入を行う段階を含むことを特徴
とするシリサイドの形成方法。
成方法において、前記アニールに先立つ非晶質化のため
のイオン注入を行う段階は、ヒ素、アンチモン、及びゲ
ルマニウムより成る群から選択される１つの物質を注入
する段階を含むことを特徴とするシリサイドの形成方
法。 （１３） 第１１項記載のシリサイドの形成方法におい
て、前記アニールに先立つ非晶質化のためのイオン注入
を行う段階は、５０ＫｅＶのオーダのエネルギーによ
り、かつ、２．０×１０14／cm2 のオーダのドーズ量で
１つの物質を注入する段階を含むことを特徴とするシリ
サイドの形成方法。 （１４） 第１１項記載のシリサイドの形成方法であっ
て、更に、前記反応段階より前に、前記反応に先立つ非
晶質化のためのイオン注入を行う段階を含むことを特徴
とするシリサイドの形成方法。
【００２４】（１５） 第１４項に記載のシリサイドの
形成方法において、前記反応に先立つ非晶質化のための
イオン注入を行う段階は、２．０×１０14／cm2 のオー
ダのドーズ量で、かつ、５０ＫｅＶのオーダのエネルギ
ーにより１つのドープ剤物質を注入する段階を含むこと
を特徴とするシリサイドの形成方法。 （１６） 第１５項に記載のシリサイドの形成方法にお
いて、前記ドープ剤物質は、ヒ素、アンチモン及びゲル
マニウムより成る群から選択されることを特徴とするシ
リサイドの形成方法。 （１７） 第１４項に記載のシリサイドの形成方法にお
いて、前記反応に先立つ非晶質化のためのイオン注入を
行う段階は、前記堆積段階より後に実施されることを特
徴とするシリサイドの形成方法。 （１８） 第１１項記載のシリサイドの形成方法におい
て、前記シリサイド層をアニールする段階は、前記シリ
サイド層を比較的高い抵抗率相から比較的低い抵抗率相
に変換し、かつ、前記アニールに先立つ非晶質化のため
のイオン注入の段階は、前記比較的低い抵抗率相に変換
されるシリサイドの割合を増加させることを特徴とする
シリサイドの形成方法。
形成方法において、前記反応に先立つ非晶質化のための
イオン注入を行う段階は、２．０×１０14／cm2 のオー
ダのドーズ量で、かつ、５０ＫｅＶのオーダのエネルギ
ーにより１つのドープ剤物質を注入する段階を含むこと
を特徴とするシリサイドの形成方法。 （１６） 第１５項に記載のシリサイドの形成方法にお
いて、前記ドープ剤物質は、ヒ素、アンチモン及びゲル
マニウムより成る群から選択されることを特徴とするシ
リサイドの形成方法。 （１７） 第１４項に記載のシリサイドの形成方法にお
いて、前記反応に先立つ非晶質化のためのイオン注入を
行う段階は、前記堆積段階より後に実施されることを特
徴とするシリサイドの形成方法。 （１８） 第１１項記載のシリサイドの形成方法におい
て、前記シリサイド層をアニールする段階は、前記シリ
サイド層を比較的高い抵抗率相から比較的低い抵抗率相
に変換し、かつ、前記アニールに先立つ非晶質化のため
のイオン注入の段階は、前記比較的低い抵抗率相に変換
されるシリサイドの割合を増加させることを特徴とする
シリサイドの形成方法。
【００２５】（１９） ポリシリコン線に対するシリサ
イドの形成方法であって、前記ポリシリコン線上にチタ
ン層を堆積する段階と、前記チタン層の内部に、反応に
先立つ非晶質化のためのイオン注入を行う段階と、前記
チタン層を前記ポリシリコン線と反応させてシリサイド
層を生成する段階と、前記反応段階の後、前記シリサイ
ド層の内部に、アニールに先立つ非晶質化のためのイオ
ン注入を行う段階と、前記アニールに先立つ非晶質化の
ためのイオン注入の段階の後、６００℃を超過する温度
において前記シリサイド層をアニールする段階とを包含
することを特徴とする、ポリシリコン線に対するシリサ
イドの形成方法。
イドの形成方法であって、前記ポリシリコン線上にチタ
ン層を堆積する段階と、前記チタン層の内部に、反応に
先立つ非晶質化のためのイオン注入を行う段階と、前記
チタン層を前記ポリシリコン線と反応させてシリサイド
層を生成する段階と、前記反応段階の後、前記シリサイ
ド層の内部に、アニールに先立つ非晶質化のためのイオ
ン注入を行う段階と、前記アニールに先立つ非晶質化の
ためのイオン注入の段階の後、６００℃を超過する温度
において前記シリサイド層をアニールする段階とを包含
することを特徴とする、ポリシリコン線に対するシリサ
イドの形成方法。
【００２６】（２０） 本発明は、ポリシリコン線上に
生成されたシリサイドのアニールの前に、同アニールに
先立つ非晶質化のためのイオン注入を行うシリサイド形
成方法を提案する。チタン層を上記ポリシリコン線上に
堆積し、上記チタン層を上記ポリシリコン線と反応さ
せ、チタン・シリサイド３２と窒化チタン３４とを形成
する。窒化チタン３４を除去し、アニールに先立つ非晶
質化のためのイオン注入を行い、それにより、シリサイ
ド３２の比較的高い抵抗率相から比較的低い抵抗率相へ
の変換部分を増加させる。このときヒ素、アンチモン又
はゲルマニウムのような重い注入物質４０を、上記アニ
ールに先立つ非晶質化のためのイオン注入に使用する。
上記イオン注入の後、シリサイドのアニールを行い、上
記変換を完了する。本発明によれば、狭小な線幅のポリ
シリコン線上のシリサイド３２の面積抵抗を低下させる
ために有効なシリサイド形成方法が得られる。
生成されたシリサイドのアニールの前に、同アニールに
先立つ非晶質化のためのイオン注入を行うシリサイド形
成方法を提案する。チタン層を上記ポリシリコン線上に
堆積し、上記チタン層を上記ポリシリコン線と反応さ
せ、チタン・シリサイド３２と窒化チタン３４とを形成
する。窒化チタン３４を除去し、アニールに先立つ非晶
質化のためのイオン注入を行い、それにより、シリサイ
ド３２の比較的高い抵抗率相から比較的低い抵抗率相へ
の変換部分を増加させる。このときヒ素、アンチモン又
はゲルマニウムのような重い注入物質４０を、上記アニ
ールに先立つ非晶質化のためのイオン注入に使用する。
上記イオン注入の後、シリサイドのアニールを行い、上
記変換を完了する。本発明によれば、狭小な線幅のポリ
シリコン線上のシリサイド３２の面積抵抗を低下させる
ために有効なシリサイド形成方法が得られる。
【図１】本発明によるシリサイドの形成方法が適用され
る半導体本体の断面図である。
る半導体本体の断面図である。
【図２】本発明によるシリサイドの形成方法の種々の段
階における、図１に図示の半導体本体の断面図である。
階における、図１に図示の半導体本体の断面図である。
【図３】本発明によるシリサイドの形成方法の種々の段
階における、図１に図示の半導体本体の断面図である。
階における、図１に図示の半導体本体の断面図である。
【図４】本発明によるシリサイドの形成方法の種々の段
階における、図１に図示の半導体本体の断面図である。
階における、図１に図示の半導体本体の断面図である。
【図５】本発明によるシリサイドの形成方法の種々の段
階における、図１に図示の半導体本体の断面図である。
階における、図１に図示の半導体本体の断面図である。
１０ 半導体本体 １２ ポリシリコン・ゲート １４ ゲート酸化物 １６ 側壁誘電体 １８ ソース／ドレイン領域 ２０ チタン層 ２２ 非晶質化領域 ３２ シリサイド層 ３４ ＴｉＮ層 ４０ 重い注入物質
───────────────────────────────────────────────────── フロントページの続き (72)発明者 メールダッド エム．モスレヒ アメリカ合衆国カリフォルニア州ロス ア ルト，スタンレイ アベニュー 956
Claims (1)
- 【請求項１】 ポリシリコン線に対するシリサイドの形
成方法であって、 半導体本体であって、該半導体本体上にポリシリコン線
が形成され、かつ、前記半導体本体内にソース／ドレイ
ンの領域が形成された前記半導体本体を用意する段階
と、 前記ポリシリコン線上にチタン層を堆積する段階と、 前記チタン層を前記ポリシリコン線と反応させてシリサ
イド層を生成する段階と、 前記反応段階の後、前記シリサイド層の内部に、アニー
ルに先立つ非晶質化のためのイオン注入を行う段階と、 前記、アニールに先立つ非晶質化のためのイオン注入の
段階の後、６００℃を超過する温度において前記シリサ
イド層をアニールする段階とを包含することを特徴とす
る、ポリシリコン線に対するシリサイドの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US459203 | 1984-01-06 | ||
| US08/459,203 US6376372B1 (en) | 1995-06-02 | 1995-06-02 | Approaches for mitigating the narrow poly-line effect in silicide formation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330253A true JPH08330253A (ja) | 1996-12-13 |
Family
ID=23823820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138640A Pending JPH08330253A (ja) | 1995-06-02 | 1996-05-31 | ポリシリコン線上のシリサイドの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6376372B1 (ja) |
| EP (1) | EP0746012A3 (ja) |
| JP (1) | JPH08330253A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100442145B1 (ko) * | 2001-12-27 | 2004-07-27 | 동부전자 주식회사 | 아르곤, 게르마늄, 비소 가스를 이용한 실리사이드 개선방법 |
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| KR100513803B1 (ko) * | 1998-10-13 | 2005-12-05 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
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| US4877748A (en) * | 1987-05-01 | 1989-10-31 | Texas Instruments Incorporated | Bipolar process for forming shallow NPN emitters |
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-
1995
- 1995-06-02 US US08/459,203 patent/US6376372B1/en not_active Expired - Lifetime
-
1996
- 1996-05-31 JP JP8138640A patent/JPH08330253A/ja active Pending
- 1996-05-31 EP EP96108737A patent/EP0746012A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0746012A3 (en) | 1999-01-20 |
| US6376372B1 (en) | 2002-04-23 |
| EP0746012A2 (en) | 1996-12-04 |
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