CN113345908A - 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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Abstract

本申请涉及包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。所述方法包括在衬底上形成包括导体材料的导体层。在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括其间具有水平拉长的沟槽的横向间隔开的存储器块区。沟道材料串延伸穿过所述第一层和所述第二层。所述第一层的材料具有与所述第二层的成分不同的成分。所述第一层的最低者厚于其上方的所述第一层。所述第一层材料选择性地相对于所述第二层材料进行各向同性蚀刻以在所述第一层中形成空隙空间。传导材料沉积到所述沟槽中并沉积到所述第一层中的所述空隙空间中。所述传导材料填充在所述最低第一层上方的所述第一层中的所述空隙空间。所述传导材料不完全填充所述最低第一层中的所述空隙空间。从所述最低第一层蚀刻所述传导材料。在蚀刻所述传导材料之后，导电材料沉积到所述最低第一层的所述空隙空间中，并将所述沟道材料串中的个别者的所述沟道材料和所述导体层的所述导体材料直接电耦合在一起。公开了额外实施例，包含独立于方法的结构。

Description

包括存储器单元串的存储器阵列和用于形成包括存储器单元 串的存储器阵列的方法
技术领域
本文公开的实施例涉及存储器阵列且涉及用于形成存储器阵列的方法。
背景技术
存储器是一种集成电路系统且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线与存取线的组合唯一地寻址。
存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。通常将非易失性存储器指定为具有至少约10年保持时间的存储器。易失性存储器会耗散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保持时间。无论如何，存储器单元配置成以至少两个不同的可选状态保持或存储存储器。在二进制系统中，所述状态被视作“0”或“1”。在其它系统中，至少一些个别存储器单元可配置成存储多于两个水平或状态的信息。
场效应晶体管是一种可用于存储器单元中的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区之间具有半导电沟道区。导电栅极邻近沟道区且通过薄的栅极绝缘体与沟道区分开。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极移除电压时，基本上防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可以可逆方式编程的电荷存储区。
快闪存储器是一种存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持这些通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为NAND串)。NAND架构可按三维布置配置，其包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可以可逆方式编程的竖直晶体管。控制电路系统或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构也可包括单独地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
发明内容
在一方面，本申请提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体层；在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠，所述堆叠包括其间具有水平拉长的沟槽的横向间隔开的存储器块区，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料具有与所述第二层的成分不同的成分，所述第一层的最低者厚于其上方的所述第一层；选择性地相对于第二层材料各向同性地蚀刻所述第一层材料以在所述第一层中形成空隙空间；将传导材料沉积到所述沟槽中并沉积到所述第一层中的所述空隙空间中，所述传导材料填充在所述最低第一层上方的所述第一层中的所述空隙空间，所述传导材料不完全填充所述最低第一层中的所述空隙空间；从所述最低第一层蚀刻所述传导材料；以及在蚀刻所述传导材料之后，将导电材料沉积到所述最低第一层的所述空隙空间中并使其将所述沟道材料串中的个别者的所述沟道材料和所述导体层的所述导体材料直接电耦合在一起。
在另一方面，本申请提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体层；在所述导体层上方形成堆叠，所述堆叠包括竖直交替的第一层和第二层，所述堆叠包括其间具有水平拉长的沟槽的横向间隔开的存储器块区，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料具有与所述第二层的成分不同的成分，所述第一层的最低者厚于其上方的所述第一层，所述第二层的最低者薄于其上方的所述第二层且直接抵靠所述导体层的所述导体材料的顶部；选择性地相对于第二层材料各向同性地蚀刻所述第一层材料以在所述第一层中形成空隙空间；将传导材料沉积到所述沟槽中并沉积到所述第一层中的所述空隙空间中，所述传导材料填充在所述最低第一层上方的所述第一层中的所述空隙空间，所述传导材料不完全填充所述最低第一层中的所述空隙空间；从所述最低第一层蚀刻所述传导材料；在蚀刻所述传导材料之后，蚀刻所述最低第二层的所述第二层材料以暴露在其下方的所述导体层的所述导体材料；暴露所述沟道材料串的所述沟道材料的侧壁；以及将导电材料沉积到所述最低第一层的所述空隙空间中，并使其直接抵靠所述沟道材料串的所述沟道材料的经暴露侧壁且直接抵靠所述导体层的所述导体材料的最上部表面。
在又一方面，本申请提供一种包括存储器单元串的存储器阵列，其包括：包括导体材料的导体层；各自在所述导体层正上方包括竖直堆叠的横向间隔开的存储器块，所述竖直堆叠包括交替的绝缘层和导电层，所述导电层的最低者的传导材料直接抵靠所述导体层的所述导体材料，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层；居间材料，其横向处于横向紧邻的所述存储器块之间且纵向沿着横向紧邻的所述存储器块，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料；以及所述最低导电层中的所述传导材料直接抵靠所述沟道材料串中的个别者的所述沟道材料的侧壁。
在又一方面，本申请提供一种包括存储器单元串的存储器阵列，其包括：包括导体材料的导体层；各自在所述导体层正上方包括竖直堆叠的横向间隔开的存储器块，所述竖直堆叠包括交替的绝缘层和导电层，所述导电层的最低者的传导材料直接抵靠所述导体层的所述导体材料，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层；居间材料，其横向处于横向紧邻的所述存储器块之间且纵向沿着横向紧邻的所述存储器块，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料；所述最低导电层中的所述传导材料直接电耦合到所述沟道材料串中的个别者的所述沟道材料；且在所述最低导电层上方的所述导电层的所述传导材料在远离所述沟道材料串的方向上横向地伸出到所述居间材料的所述绝缘材料中。
在又一方面，本申请提供一种包括存储器单元串的存储器阵列，其包括：包括导体材料的导体层；各自在所述导体层正上方包括竖直堆叠的横向间隔开的存储器块，所述竖直堆叠包括交替的绝缘层和导电层，所述导电层的最低者的传导材料直接抵靠所述导体层的所述导体材料，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层；居间材料，其横向处于横向紧邻的存储器块之间且纵向沿着横向紧邻的存储器块，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料；所述最低导电层中的所述传导材料直接电耦合到所述沟道材料串中的个别者的所述沟道材料；且所述居间材料的所述绝缘材料在朝向所述沟道材料串的方向上横向地伸出以处于所述绝缘层的最低者正下方。
附图说明
图1是根据本发明的实施例的处理中衬底的一部分的图解横截面视图，并且是穿过图2中的线1-1截取的。
图2是穿过图1中的线2-2截取的图解横截面视图。
图3-4是图1和2的部分的放大视图。
图5-26是根据本发明的一些实施例的处于处理中的图1-4的构造或其部分的图解性连续截面、展开、放大和/或部分视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，例如可具有至少一些阵列下外围控制电路系统(例如，阵列下CMOS)的NAND或其它存储器单元阵列。本发明的实施例还涵盖独立于制造方法的存储器阵列(例如，NAND架构)。第一实例方法实施例参考图1-26描述，并且可以被视为“后栅(gate-last)”或“替换栅(replacement-gate)”过程，且开始于图1-4。
图1和2示出了具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12的构造10。构造10包括基底衬底11，其具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘(即，在本文中为电绝缘)材料中的任何一或多个。各种材料在基底衬底11上竖向形成。材料在图1-4描绘的材料旁边、竖向内侧或竖向外侧。例如，集成电路系统的其它部分或完全制造的组件可以设置在基底衬底11上方、周围或内部的某处。还可制造用于操作存储器单元的竖向延伸串的阵列(例如，阵列12)内的组件的控制和/或其它外围电路系统，其可以完全或部分地也可以不完全或部分地在阵列或子阵列内。此外，还可独立地、先后地或以其它方式相对于彼此制造和操作多个子阵列。在本文中，“子阵列”也可被视为阵列。
包括导体材料17(例如，WSix顶上的导电掺杂的多晶硅)的导体层16在衬底11上方形成。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。包括竖直交替的绝缘层20*和导电层22*的堆叠18在导体层16上方形成(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。层20*和22*中的每一个的实例厚度是22到60纳米。只示出了少量层20*和22*，但堆叠18更有可能包括几十个、一百个或更多个层20*和22*。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18之间。例如，此类电路系统的导电材料和绝缘材料的多个垂直交替层可以在导电层22*中的最低者下方和/或在导电层22*中的最上部者上方。例如，一或多个选择栅极层(未示出)可以在导体层16和最低导电层22*之间，且一或多个选择栅极层可以在导电层22*的最上部者上方。替代地或另外，所描绘的最上部和最低导电层22*中的至少一个可以是选择栅极层。无论如何，导电层22*(替代地称为第一层)可不包括传导材料，且绝缘层20*(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。实例导电层22*包括可以是完全或部分牺牲性的第一材料26(例如，氮化硅)。实例绝缘层20*包括第二材料24(例如，二氧化硅)，所述第二材料的成分与第一材料26的成分不同且所述第二材料可以是完全或部分牺牲性的。
在一些实施例中，最低第一层22z厚于其上方的第一层22*，且在一个此类实施例中，比其上方的第一层22*厚至少1.5倍。在一个实施例中且如图所示，最低第一层22z不直接抵靠导体层16的导体材料17，例如其中最低第二层20z竖直处于导体层16的导体材料17和最低第一层22z之间。替代地，最低第一层可以直接抵靠导体层的导体材料(未示出)。在一个实施例中，最低第二层20z薄于其上方的第二层20*。在一个实施例中，在最低第一层22z上方的下一最低第二层20x厚于其上方的第二层20*。在一个实施例中，最低第二层20z直接抵靠导体层16的导体材料17的顶部19。
穿过绝缘层20*和导电层22*到导体层16(例如通过蚀刻)形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内渐缩(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶部(未展示)。替代地，作为实例，沟道开口25可止于最低绝缘层20顶部或内部。将沟道开口25至少延伸到导体层16的导体材料17中的原因是为了向沟道开口25内的材料提供锚定效应。蚀刻终止材料(未展示)可在导体层16的导体材料17内或顶上，以在期望时有助于相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻终止材料可以是牺牲性或非牺牲性的。
水平拉长的沟槽40形成(例如，通过各向异性蚀刻)到堆叠18中以形成横向间隔开的存储器块区58。沟槽40可具有直接抵靠导体层16的导体材料17(在其顶上或内部)的相应底部(如所示)，或者可具有与导体层16的底部或导体材料17竖向重合或在其下方的相应底部(未示出)。举例来说且仅为简洁起见，沟道开口25示出为布置成每行四个和五个沟道开口25的交错行的群组或列，并排列于在成品电路系统构造中将包括横向间隔开的存储器块58的横向间隔开的存储器块区58中。本文中，“块”一般包含“子块”。存储器块区58和所得存储器块58(尚未示出)可被视为是纵向拉长的且例如沿着方向55定向。可以使用任何替代的现有或在未来建立的布置和构造。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区域、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向地在沟道材料与存储材料之间。
图1-4展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20*和导电层22*形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18上方和个别开口25内沉积其相应薄层且随后将此类晶体管材料往回至少平坦化到堆叠18的顶部表面来形成。
沟道材料36还在沟道开口25中竖向地沿着绝缘层20*和导电层22*形成，因此在沟道开口25中包括个别操作性沟道材料串53。沟道材料36可被视为具有最低表面71。在一个实施例中，沿着沟道材料串53具有存储器单元材料(例如，30、32和34)，并且第二层材料(例如，24)水平处于紧邻的沟道材料串53之间。归因于比例，材料30、32、34和36在图1和2中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗以及所谓的III/V半导体材料(例如，GaAs、InP、GaP以及GaN)。材料30、32、34以及36中的每一种的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25的基底(未示出)移除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一个单独地发生(如所示出)，或者可仅相对于一些材料发生(未示出)。替代地且仅作为举例，可不进行冲压蚀刻，且沟道材料36可仅通过单独的导电互连件(尚未展示)直接电耦合到导体层16的导体材料17。沟道开口25示出为包括径向中心实心介电材料38(例如，旋涂介电质、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。
参考图5和6，第一层材料26(未示出)选择性地相对于第二层材料24进行各向同性蚀刻，以在第一层22*中形成空隙空间35(例如，使用液体或蒸汽H3PO4作为主要蚀刻剂，其中材料26是氮化硅，且暴露的其它材料包括一或多个氧化物或多晶硅)。
参考图7和8，传导材料48沉积到沟槽40中并沉积到第一层22*中的空隙空间35中。传导材料48填充在最低第一层22z上方的第一层22*中的空隙空间35，并且不完全填充最低第一层22z中的空隙空间35。
参考图9-11，传导材料48从最低第一层22z(例如，各向同性地)蚀刻。这可以选择性地相对于导体层16的导体材料17的至少最上部部分并相对于材料24进行，如所示。此外，此类蚀刻可移除已通过先前处理位于沟槽40中的所有剩余传导材料48(如所示)。此外，材料48的某一横向凹陷可相对于由材料24界定的沟槽40的侧壁进行(未示出)。从业者能够选择合适的各向同性蚀刻化学反应来选择性地相对于材料24蚀刻传导材料48。作为实例，W传导材料48可以使用氨和过氧化氢的混合物或硫酸和过氧化氢的混合物来选择性地相对于SiO2材料24和多晶硅进行各向同性蚀刻。
最低第二层(例如，20z)的第二层材料(如果存在)经蚀刻以暴露其下方的导体层的导体材料。已关于图12-15示出和描述了这样做的一个实例方式，所述图示出了在图9-11的处理之后的实例连续处理，其中图12-14与图11同比例，图15与图10同比例。
参考图12，它示出了材料24和30(例如，均为二氧化硅或在其它情况下具有一或多个成分，理想的是，以相同速率/时间进行蚀刻；例如，利用HF溶液进行)已进行的实例各向同性蚀刻。在一个实施例中，如所示，这可在朝向沟道材料串53的方向39(如所示)上使材料24凹陷，并且还可减小下一最低第二层20x的材料24的厚度(通过向上蚀刻，如所示)。
图13-15示出了后续处理，其中在一个实施例中，材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅和氮化硅的组合)经蚀刻以暴露沟道材料串53的沟道材料36的侧壁41。作为实例，考虑其中材料24是二氧化硅且存储器单元材料30、32和34各自是二氧化硅和氮化硅层中的一或多个的实施例。在此类实例中，所描绘的构造可通过使用改性或不同的化学反应来产生，以选择性地相对于彼此依序蚀刻二氧化硅和氮化硅。作为实例，水与HF的100:1(按体积计)溶液将选择性地相对于氮化硅蚀刻二氧化硅，而水与HF的1000:1(按体积计)溶液将选择性地相对于二氧化硅蚀刻氮化硅。因此，在此类实例中，此类蚀刻化学反应可以交替方式使用，意在实现由图14和15所示的实例构造。从业者能够选择其它化学反应来蚀刻其它不同材料，其中期望如图14和15中所示的构造。层20的材料24可由此进行横向蚀刻，如所示。
参考图16和17，在一个实施例中，导电/传导材料42沉积到最低第一层22z的空隙空间35中，直接抵靠沟道材料串53的沟道材料36的经暴露侧壁41，且直接抵靠导体层16的导体材料17的最上部表面43。例如，如果导体材料17随后都没有蚀刻，那么最上部表面43可与顶部19相同。这仅是一个实例，借此导电材料42进行沉积以将个别沟道材料串53的沟道材料36和导体层16的导体材料17直接电耦合在一起(例如，通过沟道材料侧壁41)。在一个实施例中，至少导体层16的导体材料17的最上部部分具有与导电材料42成分相同的成分(例如，均为导电掺杂的多晶硅)。替代地，导电材料42具有与导体层16的导体材料17的至少最上部部分的成分不同的成分。
参考图18和19，导电材料42已例如通过可选择性地相对于材料24、48和17进行的经计时各向同性蚀刻从沟槽40移除。这可引起导电材料42在朝向沟道材料串53的方向39上横向凹陷，如所示。这可引起导体材料17在暴露时发生某一蚀刻(未示出)。其中材料42是导电掺杂的多晶硅、材料24是二氧化硅且材料48是W的实例蚀刻化学反应是氢氧化四甲基铵。
参考图20-26，居间材料57形成为横向处于横向紧邻的存储器块58之间且纵向沿着横向紧邻的存储器块58。居间材料57可提供横向紧邻的存储器块之间的横向电隔离(绝缘)。这可包含绝缘、半导电和传导材料中的一或多个，并且无论如何都可促进导电层22*在成品电路系统构造中彼此短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂的多晶硅中的一或多个。居间材料57可包含穿阵列通孔(TAV)且未示出。仅作为实例，居间材料57示出为包括绝缘材料67(例如，氮化硅)、绝缘材料68(例如，二氧化硅)和绝缘材料69(例如，未掺杂的多晶硅)的复合物。在一个实施例中，如所示，居间材料57包括直接抵靠导体层16的导体材料17的绝缘材料(例如，67)，并且在一个实施例中，居间材料57的绝缘材料(例如，67)在朝向沟道材料串53的方向39上横向地伸出，以处于现在最低的第二层20x的正下方，最终将成为成品电路系统构造。另外且无论如何，在一个实施例中，如所示，在成品电路系统构造中，第一层22*的在最低第一层22z上方的传导材料48在远离沟道材料串53的方向70上横向地伸出到居间材料57的绝缘材料(例如，67)中。
在一个实施例中，如所示，沟道材料串53的沟道材料36的最低表面71(图22和25)从未直接抵靠导体层16中的任一个导体材料17。
传导材料48形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。晶体管和/或存储器单元56的大致位置在图26中用括号指示，且一些在图21、23、24和25中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未示出)。传导材料48可视为具有对应于各个晶体管和/或存储器单元56的控制栅极区52的末端50(图26)。在描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32以及34可视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中，如关于实例“后栅”处理所示，导电层22的传导材料48在形成沟道开口25和/或沟槽40之后形成。如上文所提及，最低第一层22z可以是选择栅极层(例如，其中无任何操作性存储器单元形成)。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件可在存储器单元中具有以下功能：在编程模式中，电荷阻挡件可防止电荷载流子朝向控制栅极从存储材料(例如，浮动栅极材料、电荷捕集材料等)离开，且在擦除模式中，电荷阻挡件可防止电荷载流子从控制栅极流入电荷存储材料中。因此，电荷阻挡件可用以阻挡各个存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。借助于另外的实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独成分绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(如果存在)的交接处结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多者。
如本文中关于其它实施例示出及/或描述的任何其它属性或方面可用于参考上文实施例示出及描述的实施例中。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，这种存储器阵列可具有如本文中在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括导体层(例如，16)，其包括导体材料(例如，17)。存储器阵列包括各自在导体层正上方包括竖直堆叠(例如，18)的横向间隔开的存储器块(例如，58)，所述竖直堆叠包括交替的绝缘层(例如，20*)和导电层(例如，22*)。最低导电层(例如，22z)的传导材料(例如，42)直接抵靠导体层的导体材料。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。居间材料(例如，57)横向处于横向紧邻的存储器块之间且纵向沿着横向紧邻的存储器块。居间材料包括直接抵靠导体层的导体材料的绝缘材料(例如，67)。最低导电层中的传导材料直接抵靠沟道材料串中的个别者的沟道材料(例如，36)的侧壁(例如，41)。可以使用如本文中关于其它实施例示出和/或描述的任何其它属性或方面。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括导体层(例如，16)，其包括导体材料(例如，17)。存储器阵列包括各自在导体层正上方包括竖直堆叠(例如，18)的横向间隔开的存储器块(例如，58)，所述竖直堆叠包括交替的绝缘层(例如，20*)和导电层(例如，22*)。最低导电层(例如，22z)的传导材料(例如，42)直接抵靠导体层的导体材料。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。居间材料(例如，57)横向处于横向紧邻的存储器块之间且纵向沿着横向紧邻的存储器块。居间材料包括直接抵靠导体层的导体材料的绝缘材料(例如，67)。最低导电层中的传导材料电耦合到沟道材料串中的个别者的沟道材料(例如，无论是否直接抵靠沟道材料的侧壁都如此)。在最低导电层上方的导电层的传导材料在远离沟道材料串的方向(例如，70)上横向地伸出到居间材料的绝缘材料中。可以使用如本文中关于其它实施例示出和/或描述的任何其它属性或方面。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括导体层(例如，16)，其包括导体材料(例如，17)。存储器阵列包括各自在导体层正上方包括竖直堆叠(例如，18)的横向间隔开的存储器块(例如，58)，所述竖直堆叠包括交替的绝缘层(例如，20*)和导电层(例如，22*)。最低导电层(例如，22z)的传导材料(例如，42)直接抵靠导体层的导体材料。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。居间材料(例如，57)横向处于横向紧邻的存储器块之间且纵向沿着横向紧邻的存储器块。居间材料包括直接抵靠导体层的导体材料的绝缘材料(例如，67)。最低导电层中的传导材料电耦合到沟道材料串中的个别者的沟道材料(例如，无论是否直接抵靠沟道材料的侧壁都如此)。居间材料的绝缘材料在朝向沟道材料串的方向(例如，39)上横向地伸出以处于最低绝缘层(例如，20x)正下方。可以使用如本文中关于其它实施例示出和/或描述的任何其它属性或方面。
上述处理或构造可以相对于组件的阵列来考虑，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或访问阵列内的此类组件的控制和/或其它外围电路作为成品构造的部分也可形成于任何地方，且在一些实施例中可以在阵列下方(例如，阵列下方CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于途中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对彼此相同或不同，且不同堆叠/叠组可相对彼此具有相同的厚度或不同厚度。介入结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路和/或电介质层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可以在集成电路/电路系统中使用，并且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是广泛范围的系统中的任一个，例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、灯具、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在本文中，除非另外指明，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在……下方”、“在……之下”、“向上”和“向下”大体上参照竖直方向。“水平”指代沿着主衬底表面的大体方向(即，在10度内)且可以是相对于在制造期间处理衬底的方向，且竖直是与其大体上正交的方向。对“恰好水平”的参考是沿着主衬底表面的方向(即，无从其偏离的度数)且可以是相对于在制造期间处理衬底的方向。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且与三维空间中衬底的定向无关。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似用语是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等等参考基底长度的取向，在操作中电流在发射极与集电极之间沿着所述取向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所论述区/材料/组件下方/下面的所论述区/材料/组件的某一部分在另一所论述区/材料/组件的竖向内侧(即，与两个所论述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区和结构中的任一个可以是均匀的或非均匀的，且无论如何在其上覆的任何材料上方可以是连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此一或多种组合物、主要由此一或多种组合物组成或由此一或多种组合物组成。此外，除非另行说明，否则可使用任何合适的现有或未来开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有大体上恒定的厚度或具有可变的厚度。如果具有可变厚度，则除非另有指示，否则厚度是指平均厚度，且此类材料或区域将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同成分”仅要求两个所论述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在所述材料或区非均质的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并不均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。本文中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“直接”的“上方”、“在上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构导致所陈述材料、区或结构相对于彼此无物理触碰接触的构造。
本文中，如果在正常操作中，电流能够从一个区域-材料-组件连续流动到另一区域-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区域-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间无介入电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”及“列”相对于任何系列的区、组件及/或特征同义地使用，与功能无关。无论如何，行可以是相对于彼此直的和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行及列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一者的成分可以是金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一者或组合。
本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积和/或形成(forming/formation)的“选择性”是一种陈述材料相对于另一陈述材料以按体积计至少2:1的比率起作用的此类作用。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括其间具有水平拉长的沟槽的横向间隔开的存储器块区。沟道材料串延伸穿过所述第一层和所述第二层。所述第一层的材料具有与所述第二层的成分不同的成分。所述第一层的最低者厚于其上方的所述第一层。所述第一层材料选择性地相对于所述第二层材料进行各向同性蚀刻以在所述第一层中形成空隙空间。传导材料沉积到所述沟槽中并沉积到所述第一层中的所述空隙空间中。所述传导材料填充在所述最低第一层上方的所述第一层中的所述空隙空间。所述传导材料不完全填充所述最低第一层中的所述空隙空间。从所述最低第一层蚀刻所述传导材料。在蚀刻所述传导材料之后，导电材料沉积到所述最低第一层的所述空隙空间中，并将所述沟道材料串中的个别者的所述沟道材料和所述导体层的所述导体材料直接电耦合在一起。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括其间具有水平拉长的沟槽的横向间隔开的存储器块区。沟道材料串延伸穿过所述第一层和所述第二层。所述第一层的材料具有与所述第二层的成分不同的成分。所述第一层的最低者厚于其上方的所述第一层。所述第二层的最低者薄于其上方的所述第二层且直接抵靠所述导体层的所述导体材料的顶部。所述第一层材料选择性地相对于所述第二层材料进行各向同性蚀刻以在所述第一层中形成空隙空间。传导材料沉积到所述沟槽中并沉积到所述第一层中的所述空隙空间中。所述传导材料填充在所述最低第一层上方的所述第一层中的所述空隙空间。所述传导材料不完全填充所述最低第一层中的所述空隙空间。从所述最低第一层蚀刻所述传导材料。在蚀刻所述传导材料之后，所述最低第二层的所述第二层材料经蚀刻以暴露在其下方的所述导体层的所述导体材料。暴露所述沟道材料串的所述沟道材料的侧壁。导电材料沉积到所述最低第一层的所述空隙空间中，直接抵靠所述沟道材料串的所述沟道材料的经暴露侧壁并直接抵靠所述导体层的所述导体材料的最上部表面。
在一些实施例中，一种包括存储器单元串的存储器阵列包括导体层，其包括导体材料。横向间隔开的存储器块各自在所述导体层正上方包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。所述导电层的最低者的传导材料直接抵靠所述导体层的所述导体材料。存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层。居间材料横向处于横向紧邻的存储器块之间且纵向沿着横向紧邻的存储器块。所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料。所述最低导电层中的所述传导材料直接抵靠所述沟道材料串中的个别者的所述沟道材料的侧壁。
在一些实施例中，一种包括存储器单元串的存储器阵列包括导体层，其包括导体材料。横向间隔开的存储器块各自在所述导体层正上方包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。所述导电层的最低者的传导材料直接抵靠所述导体层的所述导体材料。存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层。居间材料横向处于横向紧邻的存储器块之间且纵向沿着横向紧邻的存储器块。所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料。所述最低导电层中的所述传导材料直接电耦合到所述沟道材料串中的个别者的所述沟道材料。在所述最低导电层上方的所述导电层的所述传导材料在远离所述沟道材料串的方向上横向地伸出到所述居间材料的所述绝缘材料中。
在一些实施例中，一种包括存储器单元串的存储器阵列包括导体层，其包括导体材料。横向间隔开的存储器块各自在所述导体层正上方包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。所述导电层的最低者的传导材料直接抵靠所述导体层的所述导体材料。存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层。居间材料横向处于横向紧邻的存储器块之间且纵向沿着横向紧邻的存储器块。所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料。所述最低导电层中的所述传导材料直接电耦合到所述沟道材料串中的个别者的所述沟道材料。所述居间材料的所述绝缘材料在朝向所述沟道材料串的方向上横向地伸出以处于所述绝缘层的最低者正下方。
根据规定，已经以就结构和方法特征而言更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (38)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠，所述堆叠包括其间具有水平拉长的沟槽的横向间隔开的存储器块区，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料具有与所述第二层的成分不同的成分，所述第一层的最低者厚于其上方的所述第一层；
选择性地相对于第二层材料各向同性地蚀刻所述第一层材料以在所述第一层中形成空隙空间；
将传导材料沉积到所述沟槽中并沉积到所述第一层中的所述空隙空间中，所述传导材料填充在所述最低第一层上方的所述第一层中的所述空隙空间，所述传导材料不完全填充所述最低第一层中的所述空隙空间；
从所述最低第一层蚀刻所述传导材料；以及
在蚀刻所述传导材料之后，将导电材料沉积到所述最低第一层的所述空隙空间中并使其将所述沟道材料串中的个别者的所述沟道材料和所述导体层的所述导体材料直接电耦合在一起。
2.根据权利要求1所述的方法，其包括在沉积所述导电材料之前蚀刻掉所述沟槽中的所有所述传导材料。
3.根据权利要求1所述的方法，其中所述导体层的所述导体材料的至少最上部部分具有与所述导电材料相同的成分。
4.根据权利要求1所述的方法，其中所述最低第一层比其上方的所述第一层厚至少1.5倍。
5.根据权利要求1所述的方法，其中所述最低第一层在所述各向同性蚀刻期间不直接抵靠所述导体层的所述导体材料。
6.根据权利要求5所述的方法，其中所述第二层的最低者在所述各向同性蚀刻期间竖直处于所述导体层的所述导体材料和所述最低第一层之间。
7.根据权利要求6所述的方法，其中所述最低第二层在所述各向同性蚀刻期间薄于其上方的所述第二层。
8.根据权利要求7所述的方法，其中在所述最低第二层上方的所述第二层的下一最低者在所述各向同性蚀刻期间厚于其上方的所述第二层。
9.根据权利要求1所述的方法，其中所述导电材料具有与所述导体层的所述导体材料的至少最上部部分不同的成分。
10.根据权利要求1所述的方法，其中所述沟道材料串的所述沟道材料的最低表面从未直接抵靠所述导体层中的任一个所述导体材料。
11.根据权利要求1所述的方法，其中所述最低第一层的所述空隙空间中的所述导电材料直接抵靠所述沟道材料串的所述沟道材料的侧壁。
12.根据权利要求1所述的方法，其中所述最低第一层的所述空隙空间中的所述导电材料直接抵靠所述导体层的所述导体材料的最上部表面。
13.根据权利要求1所述的方法，其中，
所述最低第一层的所述空隙空间中的所述导电材料直接抵靠所述沟道材料串的所述沟道材料的侧壁；且
所述最低第一层的所述空隙空间中的所述导电材料直接抵靠所述导体层的所述导体材料的最上部表面。
14.根据权利要求1所述的方法，其包括形成居间材料，所述居间材料横向处于横向紧邻的所述存储器块区之间且纵向沿着横向紧邻的所述存储器块区，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料；且
其中在成品电路系统构造中，在所述最低第二层上方的所述第二层的所述传导材料在远离所述沟道材料串的方向上横向地伸出到所述居间材料的所述绝缘材料中。
15.根据权利要求1所述的方法，其包括形成居间材料，所述居间材料横向处于横向紧邻的所述存储器块之间且纵向沿着横向紧邻的所述存储器块，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料，在成品电路系统构造中，所述居间材料的所述绝缘材料在朝向所述沟道材料串的方向上横向地伸出以处于所述第二层的最低者正下方。
16.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
在所述导体层上方形成堆叠，所述堆叠包括竖直交替的第一层和第二层，所述堆叠包括其间具有水平拉长的沟槽的横向间隔开的存储器块区，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料具有与所述第二层的成分不同的成分，所述第一层的最低者厚于其上方的所述第一层，所述第二层的最低者薄于其上方的所述第二层且直接抵靠所述导体层的所述导体材料的顶部；
选择性地相对于第二层材料各向同性地蚀刻所述第一层材料以在所述第一层中形成空隙空间；
将传导材料沉积到所述沟槽中并沉积到所述第一层中的所述空隙空间中，所述传导材料填充在所述最低第一层上方的所述第一层中的所述空隙空间，所述传导材料不完全填充所述最低第一层中的所述空隙空间；
从所述最低第一层蚀刻所述传导材料；
在蚀刻所述传导材料之后，蚀刻所述最低第二层的所述第二层材料以暴露在其下方的所述导体层的所述导体材料；
暴露所述沟道材料串的所述沟道材料的侧壁；以及
将导电材料沉积到所述最低第一层的所述空隙空间中，并使其直接抵靠所述沟道材料串的所述沟道材料的经暴露侧壁且直接抵靠所述导体层的所述导体材料的最上部表面。
17.根据权利要求16所述的方法，其中所述导体层的所述导体材料的至少最上部部分具有与所述导电材料相同的成分。
18.根据权利要求16所述的方法，其中所述最低第一层比其上方的所述第一层厚至少1.5倍。
19.根据权利要求16所述的方法，其中所述沟道材料串的所述沟道材料的最低表面从未直接抵靠所述导体层中的任一个所述导体材料。
20.根据权利要求16所述的方法，其中在成品电路系统构造中，传导材料位于所述第二层中，且所述方法包括：
形成居间材料，所述居间材料横向处于横向紧邻的所述存储器块区之间且纵向沿着横向紧邻的所述存储器块区，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料；且
其中在所述成品电路系统构造中，在所述最低第二层上方的所述第二层的所述传导材料在远离所述沟道材料串的方向上横向地伸出到所述居间材料的所述绝缘材料中。
21.根据权利要求16所述的方法，其包括形成居间材料，所述居间材料横向处于横向紧邻的所述存储器块之间且纵向沿着横向紧邻的所述存储器块，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料，所述居间材料的所述绝缘材料在朝向所述沟道材料串的方向上横向地伸出以处于所述第一层的最低者正下方。
22.一种包括存储器单元串的存储器阵列，其包括：
包括导体材料的导体层；
各自在所述导体层正上方包括竖直堆叠的横向间隔开的存储器块，所述竖直堆叠包括交替的绝缘层和导电层，所述导电层的最低者的传导材料直接抵靠所述导体层的所述导体材料，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层；
居间材料，其横向处于横向紧邻的所述存储器块之间且纵向沿着横向紧邻的所述存储器块，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料；以及
所述最低导电层中的所述传导材料直接抵靠所述沟道材料串中的个别者的所述沟道材料的侧壁。
23.根据权利要求22所述的存储器阵列，其中所述导体层的所述导体材料的至少最上部部分具有与其抵靠的所述最低导电层的所述传导材料相同的成分。
24.根据权利要求22所述的存储器阵列，其中所述导体层的所述导体材料的至少最上部部分具有与其抵靠的所述最低导电层的所述传导材料不同的成分。
25.根据权利要求22所述的存储器阵列，其中所述最低导电层厚于其上方的所述导电层。
26.根据权利要求25所述的存储器阵列，其中所述最低导电层比其上方的所述导电层厚至少1.5倍。
27.根据权利要求22所述的存储器阵列，其中所述沟道材料串的所述沟道材料的最低表面不直接抵靠所述导体层的所述导体材料。
28.根据权利要求22所述的存储器阵列，其中所述最低导电层中的所述传导材料直接抵靠所述导体层的所述导体材料的最上部表面。
29.根据权利要求22所述的存储器阵列，其包括NAND。
30.一种包括存储器单元串的存储器阵列，其包括：
包括导体材料的导体层；
各自在所述导体层正上方包括竖直堆叠的横向间隔开的存储器块，所述竖直堆叠包括交替的绝缘层和导电层，所述导电层的最低者的传导材料直接抵靠所述导体层的所述导体材料，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层；
居间材料，其横向处于横向紧邻的所述存储器块之间且纵向沿着横向紧邻的所述存储器块，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料；
所述最低导电层中的所述传导材料直接电耦合到所述沟道材料串中的个别者的所述沟道材料；且
在所述最低导电层上方的所述导电层的所述传导材料在远离所述沟道材料串的方向上横向地伸出到所述居间材料的所述绝缘材料中。
31.根据权利要求30所述的存储器阵列，其中所述最低导电层中的所述传导材料直接抵靠所述个别沟道材料串的所述沟道材料的侧壁。
32.根据权利要求30所述的存储器阵列，其中所述最低导电层比其上方的所述导电层厚至少1.5倍。
33.根据权利要求30所述的存储器阵列，其中所述沟道材料串的所述沟道材料的最低表面不直接抵靠所述导体层的所述导体材料。
34.根据权利要求30所述的存储器阵列，其中所述居间材料的所述绝缘材料在朝向所述沟道材料串的方向上横向地伸出以处于所述绝缘层的最低者正下方。
35.一种包括存储器单元串的存储器阵列，其包括：
包括导体材料的导体层；
各自在所述导体层正上方包括竖直堆叠的横向间隔开的存储器块，所述竖直堆叠包括交替的绝缘层和导电层，所述导电层的最低者的传导材料直接抵靠所述导体层的所述导体材料，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层；
居间材料，其横向处于横向紧邻的存储器块之间且纵向沿着横向紧邻的存储器块，所述居间材料包括直接抵靠所述导体层的所述导体材料的绝缘材料；
所述最低导电层中的所述传导材料直接电耦合到所述沟道材料串中的个别者的所述沟道材料；且
所述居间材料的所述绝缘材料在朝向所述沟道材料串的方向上横向地伸出以处于所述绝缘层的最低者正下方。
36.根据权利要求35所述的存储器阵列，其中所述最低导电层中的所述传导材料直接抵靠所述个别沟道材料串的所述沟道材料的侧壁。
37.根据权利要求35所述的存储器阵列，其中所述最低导电层比其上方的所述导电层厚至少1.5倍。
38.根据权利要求35所述的存储器阵列，其中所述沟道材料串的所述沟道材料的最低表面不直接抵靠所述导体层的所述导体材料。
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