JP5284044B2 - Nonvolatile semiconductor memory device - Google Patents
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Description
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device capable of electrically rewriting data.
半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。デザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。配線パターン等の更なる微細加工を実現するためには、非常に高度な加工技術が要求されるため、デザインルールの縮小化が困難になってきている。 In order to increase the integration and capacity of a semiconductor memory device, it is necessary to reduce the design rule. In order to reduce the design rule, further fine processing such as a wiring pattern is required. In order to realize further fine processing of wiring patterns and the like, a very advanced processing technique is required, so that it is difficult to reduce the design rule.
そこで、近年、メモリの集積度を高めるために、メモリ素子を3次元的に配置した半導体記憶装置が提案されている(特許文献1参照)。特許文献1において、メモリ素子は、pnダイオードと抵抗変化素子とが直列接続された構成を有する。
Therefore, in recent years, a semiconductor memory device in which memory elements are three-dimensionally arranged has been proposed in order to increase the degree of memory integration (see Patent Document 1). In
しかし、上記pnダイオードを有する半導体記憶装置は、配線抵抗などに問題を有する。そのため、メモリセルからの信号を大きくすることができず、その動作は、十分な信頼性を有していない。
本発明は、メモリセルからの信号を大きくすることができ、もって信頼性を向上させた不揮発性半導体記憶装置を提供する。 The present invention provides a nonvolatile semiconductor memory device that can increase a signal from a memory cell and improve reliability.
本発明の一態様に係る不揮発性半導体記憶装置は、メモリ素子を複数有する複数のメモリ素子群を備え、前記メモリ素子群は、積層方向に伸びる第1柱状層と、前記第1柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第1絶縁層と、前記第1絶縁層を介して前記第1柱状層を取り囲むように形成された第1導電層とを備え、前記第1導電層は、金属にて構成され、前記第1柱状層は、破壊された第1絶縁層を介して前記第1導電層と接することにより前記第1導電層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されていることを特徴とする。 The nonvolatile semiconductor memory device according to one embodiment of the present invention includes a plurality of memory element group including a plurality of memory elements, said memory element group includes a first columnar layer extending in the stacking direction, the side surface of the first columnar layer And a first insulating layer that functions as a resistance change element and is destroyed when a predetermined voltage is applied, and a first insulating layer that surrounds the first columnar layer via the first insulating layer. The first conductive layer is made of metal, and the first columnar layer is in contact with the first conductive layer through the destroyed first insulating layer. The semiconductor device functions as a Schottky diode and is made of a semiconductor having an impurity concentration for forming the Schottky diode .
また、本発明の一態様に係る不揮発性半導体記憶装置は、メモリ素子を複数有する複数のメモリ素子群を備え、前記メモリ素子群は、積層方向に伸びる第1柱状層と、前記第1柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第1絶縁層と、前記第1絶縁層を介して前記第1柱状層を取り囲むように形成された第1導電層とを備え、前記第1柱状層は、金属にて構成され、前記第1導電層は、破壊された第1絶縁層を介して前記第1柱状層と接することにより前記第1柱状層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されていることを特徴とする。 The nonvolatile semiconductor memory device according to one embodiment of the present invention includes a plurality of memory element group including a plurality of memory elements, said memory element group includes a first columnar layer extending in the stacking direction, the first columnar layer And a first insulating layer that functions as a resistance change element and is destroyed by applying a predetermined voltage, and is formed so as to surround the first columnar layer via the first insulating layer. A first conductive layer, the first columnar layer is made of metal, and the first conductive layer is in contact with the first columnar layer through the destroyed first insulating layer . The semiconductor device functions as a Schottky diode together with the columnar layer and is made of a semiconductor having an impurity concentration for constituting the Schottky diode .
本発明は、メモリセルからの信号を大きくすることができ、もって信頼性を向上させた不揮発性半導体記憶装置を提供することが可能となる。 The present invention can provide a nonvolatile semiconductor memory device in which a signal from a memory cell can be increased, thereby improving reliability.
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。 Hereinafter, an embodiment of a nonvolatile semiconductor memory device according to the present invention will be described with reference to the drawings.
[第1実施形態]
(第1実施形態に係る不揮発性半導体記憶装置100の概略構成)
先ず、図1及び図2を参照して、第1実施形態に係る不揮発性半導体記憶装置100の概略構成について説明する。図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略構成図である。図2は、後述するメモリ素子領域1を示す回路図である。
[First Embodiment]
(Schematic configuration of the nonvolatile semiconductor memory device 100 according to the first embodiment)
First, a schematic configuration of the nonvolatile semiconductor memory device 100 according to the first embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a schematic configuration diagram of a nonvolatile semiconductor memory device 100 according to the first embodiment of the present invention. FIG. 2 is a circuit diagram showing a
不揮発性半導体記憶装置100は、図1に示すように、メモリ素子領域1、ビット線駆動回路2、ワード線駆動回路3、ソース線駆動回路4、及びセンスアンプ(図示略)等を有する。
As shown in FIG. 1, the nonvolatile semiconductor memory device 100 includes a
メモリ素子領域1は、多数のメモリ素子を配列してなり、各メモリ素子に対しデータを書き込み、又は各メモリ素子からデータを読み出し可能に構成されている。メモリ素子領域1は、図1では図示を省略するが、積層された複数の導電層、それら導電層を貫通するように形成された柱状層、及び柱状層と導電層の間に形成された絶縁層をもって構成されている。なお、上記、導電層、柱状層、及び絶縁層に係る構成は、後ほど詳細に説明する。
The
メモリ素子領域1は、図1、図2に示すように、複数のメモリ素子群たるメモリストリングMS、複数の選択トランジスタSTr、複数のソース線SL、複数のワード線WL、複数のビット線BLを有する。
As shown in FIGS. 1 and 2, the
図1及び図2に示す例では、メモリストリングMS(MS(1、1)〜MS(20、10)は、20行10列設けられている。同様に、選択トランジスタSTr(STr(1、1)〜STr(20、10))は、20行10列設けられている。また、ソース線(SL1〜SL4)は、積層方向において4本設けられている。また、ワード線WL(WL1〜WL20)は、積層方向に直行するカラム方向に沿って20本設けられている。また、ビット線BL(BL1〜BL10)は、積層方向、カラム方向に直行するロウ方向に沿って10本設けられている。 1 and 2, the memory strings MS (MS (1, 1) to MS (20, 10) are provided in 20 rows and 10 columns. Similarly, the selection transistors STr (STr (1, 1) are provided. ) To STr (20, 10)) are provided in 20 rows and 10 columns, and four source lines (SL1 to SL4) are provided in the stacking direction, and word lines WL (WL1 to WL20). ) Are provided along the column direction perpendicular to the stacking direction, and 10 bit lines BL (BL1 to BL10) are provided along the row direction perpendicular to the stacking direction and the column direction. Yes.
メモリストリングMSは、図2に示すように、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリストリングMSは、4つのメモリ素子MC1〜MC4にて構成されている。各々のメモリ素子MC1〜MC4は、抵抗変化素子R、及びショットキーダイオードSBDにて構成されている。 As shown in FIG. 2, the memory strings MS are formed in a matrix in the row direction and the column direction. The memory string MS is composed of four memory elements MC1 to MC4. Each of the memory elements MC1 to MC4 includes a resistance change element R and a Schottky diode SBD.
抵抗変化素子Rは、シリコン酸化層等の絶縁層にて構成されている。抵抗変化素子Rは、所定電圧を印加され、破壊されることにより、その抵抗値を変化させる。なお、本発明に係る不揮発性半導体記憶装置100は、抵抗変化素子Rが破壊されているか否かに基づき情報を記憶する。抵抗変化素子Rの詳細な構成は、後述する。 The resistance change element R is composed of an insulating layer such as a silicon oxide layer. The resistance change element R changes its resistance value by being applied with a predetermined voltage and being destroyed. Note that the nonvolatile semiconductor memory device 100 according to the present invention stores information based on whether or not the resistance change element R is destroyed. The detailed configuration of the resistance change element R will be described later.
ショットキーダイオードSBDは、絶縁層(抵抗変化素子R)を挟むように設けられた金属層、及びn型半導体層にて構成される。金属層、及びn型半導体層は、絶縁層(抵抗変化素子R)が破壊され、互いに接触することによりショットキーダイオードSBDとして機能する。ショットキーダイオードSBDの詳細な構成は、後述する。 Schottky diode SBD is composed of a metal layer and an n-type semiconductor layer provided so as to sandwich an insulating layer (resistance change element R). The metal layer and the n-type semiconductor layer function as a Schottky diode SBD when the insulating layer (resistance change element R) is destroyed and brought into contact with each other. The detailed configuration of the Schottky diode SBD will be described later.
抵抗変化素子R、及びショットキーダイオードSBDは、直列に接続されている。抵抗素子Rの一端は、ショットキーダイオードSBDのアノードに接続されている。同一のメモリストリングMSにて、4つの抵抗変化素子Rの他端は、互いに共通接続されている。異なるメモリストリングMS(MS(1、1)〜MS(20、10))間にて、メモリ素子MC1のショットキーダイオードSBDのカソードは、ソース線SL1に共通接続されている。同様に、異なるメモリストリングMS間にて、メモリ素子MC2のショットキーダイオードSBDのカソードは、ソース線SL2に共通接続されている。同様に、異なるメモリストリングMS間にて、メモリ素子MC3のショットキーダイオードSBDのカソードは、ソース線SL3に共通接続されている。同様に、異なるメモリストリングMS間にて、メモリ素子MC4のショットキーダイオードSBDのカソードは、ソース線SL4に共通接続されている。 The variable resistance element R and the Schottky diode SBD are connected in series. One end of the resistance element R is connected to the anode of the Schottky diode SBD. In the same memory string MS, the other ends of the four resistance change elements R are commonly connected to each other. Between different memory strings MS (MS (1, 1) to MS (20, 10)), the cathode of the Schottky diode SBD of the memory element MC1 is commonly connected to the source line SL1. Similarly, the cathode of the Schottky diode SBD of the memory element MC2 is commonly connected to the source line SL2 between different memory strings MS. Similarly, between different memory strings MS, the cathode of the Schottky diode SBD of the memory element MC3 is commonly connected to the source line SL3. Similarly, between the different memory strings MS, the cathode of the Schottky diode SBD of the memory element MC4 is commonly connected to the source line SL4.
選択トランジスタSTrの一端は、図2に示すように、メモリストリングMS(抵抗変化素子R)の他端に接続されている。選択トランジスタSTrの他端は、ビット線BLに接続されている。選択トランジスタSTrの制御ゲートは、ワード線WLに接続されている。選択トランジスタSTrは、メモリストリングMSへの導通を制御する。 As shown in FIG. 2, one end of the selection transistor STr is connected to the other end of the memory string MS (resistance change element R). The other end of the selection transistor STr is connected to the bit line BL. The control gate of the selection transistor STr is connected to the word line WL. The selection transistor STr controls conduction to the memory string MS.
ソース線SLは、ロウ方向及びカラム方向に2次元的に広がるように形成されている。ビット線BLは、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ワード線WLは、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。 The source line SL is formed so as to spread two-dimensionally in the row direction and the column direction. The bit lines BL are formed to extend in the column direction with a predetermined pitch in the row direction. The word lines WL are formed to extend in the row direction with a predetermined pitch in the column direction.
ビット線駆動回路2は、複数のビット線BLを駆動する。ワード線駆動回路3は、複数のワード線WLを駆動する。ソース線駆動回路4は、複数のソース線SLを駆動する。センスアンプは、複数のソース線SLからデータを読み出す。 The bit line drive circuit 2 drives a plurality of bit lines BL. The word line driving circuit 3 drives a plurality of word lines WL. The source line drive circuit 4 drives a plurality of source lines SL. The sense amplifier reads data from the plurality of source lines SL.
(第1実施形態に係る不揮発性半導体記憶装置100の具体的構成)
次に、図3、図4A〜図4Cを参照して、第1実施形態に係る不揮発性半導体記憶装置100の具体的構成について説明する。図3は、メモリ素子領域1の概略斜視図である。図4Aは、図3の上面図であり、図4Bは、図4AのA−A’断面図であり、図4Cは、図4AのB−B’断面図である。なお、図3は、ソース線SL(ビット線BL、ワード線WL)として機能する層の間に形成された層間絶縁層を省略して示している。図4Aの右側は、後述する配線層10、及び選択トランジスタ20の一部の層の上面を示している。また、図4Bの左側は、後述するメモリ部30の上面を示している。
(Specific Configuration of Nonvolatile Semiconductor Memory Device 100 According to First Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device 100 according to the first embodiment will be described with reference to FIGS. 3 and 4A to 4C. FIG. 3 is a schematic perspective view of the
メモリ素子領域1は、図3、図4B、及び図4Cに示すように、基板Ba上に順次積層された配線層10、選択トランジスタ層20、及びメモリ層30を有する。選択トランジスタ層20は、選択トランジスタSTrとして機能する。メモリ層30は、メモリストリングMSとして機能する。
As illustrated in FIGS. 3, 4B, and 4C, the
配線層10は、図3、図4B、及び図4Cに示すように、順次積層された第1絶縁層11、及びビット線導電層12を有する。
As shown in FIGS. 3, 4B, and 4C, the
第1絶縁層11は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ビット線導電層12は、第1絶縁層11上に形成され、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。第1絶縁層11、及びビット線導電層12の側壁の間には、層間絶縁層13が形成されている。
The first insulating
第1絶縁層11、層間絶縁層13は、酸化シリコン(SiO2)にて構成されている。ビット線導電層12は、タングステン(W)にて構成されている。
The first insulating
ビット線導電層12は、上述したビット線BLとして機能する。
The bit line
選択トランジスタ層20は、順次積層された第1保護層21、第2絶縁層22、ワード線導電層23、及び第3絶縁層24を有する。
The
第1保護層21は、ロウ方向及びカラム方向にて構成される所定領域に2次元的に広がるように形成されている。第2絶縁層22、ワード線導電層23、及び第3絶縁層24は、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。第2絶縁層22、ワード線導電層23、及び第3絶縁層24の側壁には、層間絶縁層25が形成されている。
The first
第1保護層21は、窒化シリコン(SiN)にて構成されている。第2絶縁層22、及び第3絶縁層24は、酸化シリコン(SiO2)にて構成されている。ワード線導電層23は、n+型の不純物イオンがドープされたポリシリコン(p−Si)(n+型半導体)にて構成されている。
The first
また、選択トランジスタ層20は、トランジスタホール26を有する。
The
トランジスタホール26は、第1保護層21、第2絶縁層22、ワード線導電層23、及び第3絶縁層24を貫通するように形成されている。トランジスタホール26は、ビット線導電層12と整合する位置に形成されている。トランジスタホール26は、上方からみてマトリクス状に形成されている。
The
また、選択トランジスタ層20は、選択ゲート絶縁層27、及び柱状層28を有する。
The
選択ゲート絶縁層27は、トランジスタホール26に面する側壁に所定の厚みをもって形成されている。柱状層28は、積層方向に延びるように柱状に形成されている。柱状層28は、選択ゲート絶縁層27に接し、トランジスタホール26を埋めるように形成されている。
The select
選択ゲート絶縁層27は、酸化シリコン(SiO2)にて構成されている。柱状層28は、p+型の不純物がドープされたポリシリコン(p−Si)(p+型半導体)にて構成されている。
The selection
以上のような選択トランジスタ層20の構成において、ワード線導電層23は、上記ワード線WLとして機能する。また、ワード線導電層23、選択ゲート絶縁層27、及び柱状層28は、選択トランジスタSTrとして機能する。また、ワード線導電層23の端部は、選択トランジスタSTrの制御ゲートとして機能する。
In the configuration of the
メモリ層30は、第2保護層31、第4〜第8絶縁層32a〜32e、及びソース線導電層33a〜33dを有する。
The
第2保護層31、第4〜第8絶縁層32a〜32e、及び第1〜第4ソース線導電層33a〜33dは、ロウ方向及びカラム方向にて構成される所定領域に2次元的に広がるように形成されている。第4〜第8絶縁層32a〜32eは、第2保護層31の上層に形成されている。第1〜第4ソース線導電層33a〜33dは、第4〜第8絶縁層32a〜32eの間に形成されている。
The second
第2保護層31は、窒化シリコン(SiN)にて構成されている。第4〜第8絶縁層32a〜32eは、酸化シリコン(SiO2)にて構成されている。第1〜第4ソース線導電層33a〜33dは、金属層にて構成されている。第1〜第4ソース線導電層33a〜33dは、例えば、TiB、TaB、HfSix、TiN、Taのいずれかで構成されている。
The second
また、メモリ層30は、メモリホール34を有する。
Further, the
メモリホール34は、第2保護層31、第4〜第8絶縁層32a〜32e、及び第1〜第4ソース線導電層33a〜33dを貫通するように形成されている。メモリホール34は、トランジスタホール26と整合する位置に形成されている。メモリホール34は、上方からみてマトリクス状に形成されている。
The
また、メモリ層30は、メモリゲート絶縁層35、及び柱状層36を有する。
The
メモリゲート絶縁層35は、メモリホール34に面する側壁に所定の厚みをもって形成されている。柱状層36は、積層方向に延びる柱状に形成されている。柱状層36は、メモリゲート絶縁層35に接し、メモリホール34を埋めるように形成されている。
The memory
メモリゲート絶縁層35は、例えば、酸化シリコン(SiO2)にて構成されている。メモリゲート絶縁層35は、所定電圧を印加され、破壊されることにより、その抵抗値を変化させるように構成されている。すなわち、印加される電圧に応じて、その抵抗が変化するように構成されている。柱状層36は、p型の不純物イオンがドープされたポリシリコン(p−Si)(p型半導体)にて構成されている。柱状層36は、第1〜第4ソース線導電層33a〜33dと共にショットキーダイオードSBDを構成する不純物濃度をもつ半導体にて構成されている。
The memory
以上のようなメモリ層30の構成において、第1〜第4ソース線導電層33a〜33dは、ソース線SL(SL1〜SL4)として機能する。また、第1〜第4ソース線導電層33a〜33d、メモリゲート絶縁層35、及び柱状層36は、メモリストリングMS(メモリ素子MC1〜MC4)として機能する。メモリゲート絶縁層35は、抵抗変化素子Rとして機能する。第1〜第4ソース線導電層33a〜33d、及び柱状層36は、ショットキーダイオードSBDとして機能する。
In the configuration of the
(第1実施形態に係る不揮発性半導体記憶装置100の製造方法)
次に、図5A(図5B、図5C)〜図16A(図16B、図16C)を参照して、第1実施形態に係る不揮発性半導体記憶装置100の製造方法について説明する。図5A〜図16Aは、第1実施形態に係る不揮発性半導体記憶装置100の製造工程を示す上面図である。図5B〜図16Bは、図5A〜図16AのA−A’断面図であり、図5C〜図16Cは、図5A〜図16AのB−B’断面図である。
(Method for Manufacturing Nonvolatile Semiconductor Memory Device 100 According to First Embodiment)
Next, with reference to FIG. 5A (FIGS. 5B and 5C) to FIG. 16A (FIGS. 16B and 16C), a method for manufacturing the nonvolatile semiconductor memory device 100 according to the first embodiment will be described. FIG. 5A to FIG. 16A are top views showing manufacturing processes of the nonvolatile semiconductor memory device 100 according to the first embodiment. 5B to 16B are cross-sectional views taken along line AA ′ of FIGS. 5A to 16A, and FIGS. 5C to 16C are cross-sectional views taken along line BB ′ of FIGS. 5A to 16A.
先ず、図5A〜図5Cに示すように、基板Ba上に、酸化シリコン(SiO2)、タングステン(W)を堆積させ、層11a、層12aを形成する。
First, as shown in FIGS. 5A to 5C, silicon oxide (SiO 2 ) and tungsten (W) are deposited on the substrate Ba to form a
次に、図6A〜図6Cに示すように、層11a、層12aを貫通するように、溝41を形成する。溝41は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成する。この工程により、層11aは、第1絶縁層11となる。また、層12aは、ビット線導電層12となる。
Next, as shown in FIGS. 6A to 6C, a
続いて、図7A〜図7Cに示すように、溝41を埋めるように、酸化シリコン(SiO2)を堆積させる。その後、CMP(化学機械研磨)等により平坦化を行い、層間絶縁層13を形成する。
Subsequently, as shown in FIGS. 7A to 7C, silicon oxide (SiO 2 ) is deposited so as to fill the
次に、図8A〜図8Cに示すように、ビット線導電層12(層間絶縁層13)の上面に、順次、窒化シリコン(SiN)(例えば、15nm)、酸化シリコン(SiO2)(例えば、20nm)、n+型のポリシリコン(p−Si)(例えば、200nm)、酸化シリコン(SiO2)(例えば、20nm)を堆積させる。この工程により、ビット線導電層12(層間絶縁層13)の上面に、第1保護層21、層22a、層23a、層24aが形成される。
Next, as shown in FIGS. 8A to 8C, on the upper surface of the bit line conductive layer 12 (interlayer insulating layer 13), silicon nitride (SiN) (for example, 15 nm), silicon oxide (SiO 2 ) (for example, 20 nm), n + type polysilicon (p-Si) (for example, 200 nm), and silicon oxide (SiO 2 ) (for example, 20 nm) are deposited. By this step, the first
続いて、図9A〜図9Cに示すように、第1保護層21、層22a、層23a、層24aを貫通するようにトランジスタホール26を形成する。トランジスタホール26は、ビット線導電層12と整合する位置に形成する。トランジスタホール26は、上方からみてマトリクス状に配置されるように形成する。
Subsequently, as illustrated in FIGS. 9A to 9C, a
次に、図10A〜図10Cに示すように、CVD(化学蒸着)により、トランジスタホール26に面する表面、及び層24aの上面を覆うように酸化シリコン(SiO2)(2〜3nm)を堆積させ、層27aを形成する。
Next, as shown in FIGS. 10A to 10C, silicon oxide (SiO 2 ) ( 2 to 3 nm) is deposited by CVD (chemical vapor deposition) so as to cover the surface facing the
続いて、図11A〜図11Cに示すように、トランジスタホール26に面する表面、及び層24aの上面の層27aを選択的にエッチングし、除去する。この工程により、選択ゲート絶縁層27が形成される。
Subsequently, as shown in FIGS. 11A to 11C, the surface facing the
次に、図12A〜図12Cに示すように、トランジスタホール26を埋めるようにp+型のポリシリコン(p−Si)を堆積させ、その後にエッチバックを行う。この工程により、柱状層28が形成される。
Next, as shown in FIGS. 12A to 12C, p + type polysilicon (p-Si) is deposited so as to fill the
続いて、図13A〜図13Cに示すように、層22a〜24aを貫通するように溝42を形成する。溝42は、カラム方向に所定ピッチをもってロウ方向に延びるように形成する。この工程により、層22aは、第2絶縁層22となる。層23aは、ワード線導電層23となる。層24aは、第3絶縁層24となる。
Subsequently, as shown in FIGS. 13A to 13C, a
次に、図14A〜図14Cに示すように、溝42を埋めるように、酸化シリコン(SiO2)を堆積させる。その後、CMP等により平坦化を行い、層間絶縁層25を形成する。
Next, as shown in FIGS. 14A to 14C, silicon oxide (SiO 2 ) is deposited so as to fill the
続いて、図15A〜図15Cに示すように、CVDにより、窒化シリコン(SiN)を堆積させ、第2保護層31を形成する。そして、第2保護層31上に、CVDにより、酸化シリコン(SiO2)、金属層(TiB、TaB、HfSix、TiN、Taのいずれか)を順次積層させ、第4〜第8絶縁層32a〜32e、及び第1〜第4ソース線導電層33a〜33dを形成する。
Subsequently, as shown in FIGS. 15A to 15C, silicon nitride (SiN) is deposited by CVD to form the second
次に、図16A〜図16Cに示すように、第2保護層31、第4〜第8絶縁層32a〜32e、及び第1〜第4ソース線導電層33a〜33dを貫通するようにメモリホール34を形成する。メモリホール34は、トランジスタホール26と整合する位置に形成する。メモリホール34は、上方からみてマトリクス状に位置するように形成する。さらに、メモリホール34に面する側壁に、酸化シリコン(SiO2)を堆積させ、メモリゲート絶縁層35を形成する。
Next, as shown in FIGS. 16A to 16C, the memory hole is formed so as to penetrate the second
続いて、メモリホール34を埋めるように、p型のポリシリコン(p−Si)を堆積させ、柱状層36を形成する。以上の製造工程を経て、図3、図4A〜図4Cに示す第1実施形態に係る不揮発性半導体記憶装置100が形成される。
Subsequently, p-type polysilicon (p-Si) is deposited so as to fill the
(第1実施形態に係る不揮発性半導体記憶装置100の効果)
第1実施形態に係る不揮発性半導体記憶装置100の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。
(Effect of Nonvolatile Semiconductor Memory Device 100 According to First Embodiment)
The effects of the nonvolatile semiconductor memory device 100 according to the first embodiment will be described. The nonvolatile semiconductor memory device 100 according to the first embodiment can be highly integrated as shown in the stacked structure.
また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリストリングMS、選択トランジスタSTrとして機能する各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。 Further, as described in the manufacturing process, the nonvolatile semiconductor memory device 100 can manufacture each layer functioning as the memory string MS and the selection transistor STr with a predetermined number of lithography processes regardless of the number of stacked layers. That is, the nonvolatile semiconductor memory device 100 can be manufactured at a low cost.
また、不揮発性半導体記憶装置100において、第1〜第4ソース線導電層33a〜33dは、金属層にて構成されている。したがって、第1実施形態に係る不揮発性半導体記憶装置100は、その配線抵抗を低減させ、メモリセルからの信号を大きくすることができ、もって動作の信頼性を高めることができる。
Further, in the nonvolatile semiconductor memory device 100, the first to fourth source line
次に、図17A及び図17Bを参照して、比較例(従来例)D1と比べつつ第1実施形態D2に係る不揮発性半導体記憶装置100の効果を説明する。図17Aは、読み出し動作時における比較例D1を示す図であり、図17Bは、読み出し動作時における第1実施形態D2を示す図である。ここで、比較例D1は、n+型半導体層にて構成された第1〜第4ソース線導電層33Ba〜33Bd、及びp−型半導体層にて構成された柱状層36Bを有するものとする。比較例の他の構成は、第1実施形態と同様とする。
Next, effects of the nonvolatile semiconductor memory device 100 according to the first embodiment D2 will be described with reference to FIGS. 17A and 17B while comparing with the comparative example (conventional example) D1. FIG. 17A is a diagram illustrating a comparative example D1 during the read operation, and FIG. 17B is a diagram illustrating the first embodiment D2 during the read operation. Here, the comparative example D1 includes the first to fourth source line conductive layers 33Ba to 33Bd configured by n + type semiconductor layers and the
また、図17A、図17Bにおいては、メモリ素子MC2〜MC4のメモリゲート絶縁層35(35B)が、破壊されているものとする。一方、メモリ素子MC1のメモリゲート絶縁層35(35B)は、破壊されていないものとする。さらに、図17A、図17Bにおいては、メモリ素子MC3からデータを読み出すものとする。ここで、読み出すメモリ素子MC3には、順方向のバイアスが印加され、読み出さないメモリ素子MC1、MC2、MC4には、逆方向バイアスが印加される。 17A and 17B, it is assumed that the memory gate insulating layer 35 (35B) of the memory elements MC2 to MC4 is destroyed. On the other hand, the memory gate insulating layer 35 (35B) of the memory element MC1 is not destroyed. Further, in FIGS. 17A and 17B, data is read from the memory element MC3. Here, a forward bias is applied to the memory element MC3 to be read, and a reverse bias is applied to the memory elements MC1, MC2, and MC4 that are not to be read.
比較例D1の柱状層36Bの不純物濃度は、第1実施形態D2よりも低い。したがって、図17Aに示すように、比較例D1においては、読み出し時、柱状層36B内に空乏層E1が広範囲にわたって広がる。したがって、比較例D1では、読み出すメモリ素子MC3に電圧が伝わらないおそれがある。
The impurity concentration of the
一方、第1実施形態D2の柱状層36の不純物濃度は、比較例D1よりも高い。したがって、図17Bに示すように、第1実施形態D2においては、読み出し時、空乏層E2の形成される範囲は、比較例D1よりも抑制される。したがって、第1実施形態D2に係る不揮発性半導体記憶装置100は、上記の比較例D1のような問題を解消することができる。
On the other hand, the impurity concentration of the
また、比較例D1において、第1〜第4ソース線導電層33Ba〜33Bd(n+型半導体層)、及び柱状層36B(p−型半導体層)は、pnダイオードを構成する。これに対し、第1実施形態D2において、第1〜第4ソース線導電層33a〜33d(金属層)、及び柱状層36(p型半導体層)は、ショットキーダイオードSBDを構成する。ここで、ショットキーダイオードSBDは、pnダイオードよりも順方向の電圧降下が低く、速いスイッチング速度を持つ。すなわち、第1実施形態D2は、比較例D1よりも優れたスイッチング特性を有する。また、電圧降下が低いので、第1実施形態D2は、メモリセルからの信号を大きくすることができ、もって動作の信頼性を向上させることができる。
In Comparative Example D1, the first to fourth source line conductive layers 33Ba to 33Bd (n + type semiconductor layer) and the
[第2実施形態]
(第2実施形態に係る不揮発性半導体記憶の概略構成)
次に、図18を参照して、第2実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。図18は、第2実施形態に係る不揮発性半導体記憶装置のメモリ素子領域1Aを示す回路図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
[Second Embodiment]
(Schematic configuration of nonvolatile semiconductor memory according to the second embodiment)
Next, a schematic configuration of the nonvolatile semiconductor memory device according to the second embodiment will be described with reference to FIG. FIG. 18 is a circuit diagram showing a
第2実施形態に係るメモリ素子領域1Aは、図18に示すように、第1実施形態と異なるメモリストリングMSa(MSa(1,1)〜MS(10、20))を有する。メモリストリングMSaは、第1実施形態と異なるメモリ素子MCa1〜MCa4にて構成されている。
As shown in FIG. 18, the
メモリ素子MCa1〜MCa4は、第1実施形態と同様に、抵抗変化素子R、及びショットキーダイオードSBDを有する。 Similarly to the first embodiment, the memory elements MCa1 to MCa4 include a resistance change element R and a Schottky diode SBD.
メモリ素子MCa1〜MCa4にて、抵抗変化素子R、及びショットキーダイオードSBDは、第1実施形態と同様に、直列に接続されている。一方、第2実施形態においては、第1実施形態と異なり、抵抗素子Rの一端は、ショットキーダイオードSBDのカソードに接続されている。第2実施形態において、同一のメモリストリングMSaにて、4つの抵抗変化素子Rの他端は、互いに共通接続されている。異なるメモリストリングMSa(MSa(1、1)〜MSa(20、10))間にて、メモリ素子MCa1のショットキーダイオードSBDのアノードは、ソース線SL1に共通接続されている。同様に、異なるメモリストリングMSa間にて、メモリ素子MCa2のショットキーダイオードSBDのアノードは、ソース線SL2に共通接続されている。同様に、異なるメモリストリングMSa間にて、メモリ素子MC3aのショットキーダイオードSBDのアノードは、ソース線SL3に共通接続されている。同様に、異なるメモリストリングMSa間にて、メモリ素子MC4aのショットキーダイオードSBDのアノードは、ソース線SL4に共通接続されている。 In the memory elements MCa1 to MCa4, the variable resistance element R and the Schottky diode SBD are connected in series as in the first embodiment. On the other hand, in the second embodiment, unlike the first embodiment, one end of the resistance element R is connected to the cathode of the Schottky diode SBD. In the second embodiment, the other ends of the four resistance change elements R are commonly connected to each other in the same memory string MSa. Between the different memory strings MSa (MSa (1, 1) to MSa (20, 10)), the anode of the Schottky diode SBD of the memory element MCa1 is commonly connected to the source line SL1. Similarly, between the different memory strings MSa, the anodes of the Schottky diodes SBD of the memory elements MCa2 are commonly connected to the source line SL2. Similarly, between the different memory strings MSa, the anodes of the Schottky diodes SBD of the memory elements MC3a are commonly connected to the source line SL3. Similarly, the anode of the Schottky diode SBD of the memory element MC4a is commonly connected to the source line SL4 between the different memory strings MSa.
(第2実施形態に係る不揮発性半導体記憶の具体的構成)
次に、第2実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。第2実施形態において、第1〜第4ソース線導電層33a〜33dは、例えば、Pt、WC、WB、TaC、W、Pt、TiN、CoSi、Coのいずれかで構成されている。また、柱状層36は、n型の不純物がドープされたポリシリコン(p−Si)(n型半導体)にて構成されている。柱状層36は、第1〜第4ソース線導電層33a〜33dと共にショットキーダイオードSBDを構成する不純物濃度をもつ半導体にて構成されている。
(Specific Configuration of Nonvolatile Semiconductor Memory According to Second Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device according to the second embodiment will be described. In the second embodiment, the first to fourth source line
(第2実施形態に係る不揮発性半導体記憶の効果)
第2実施形態に係る不揮発性半導体記憶の効果について説明する。第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と略同様の構成を有し、第1実施形態と同様の効果を奏する。
(Effects of Nonvolatile Semiconductor Memory According to Second Embodiment)
The effect of the nonvolatile semiconductor memory according to the second embodiment will be described. The nonvolatile semiconductor memory device according to the second embodiment has substantially the same configuration as that of the first embodiment, and has the same effects as those of the first embodiment.
[第3実施形態]
(第3実施形態に係る不揮発性半導体記憶の具体的構成)
次に、図19A〜図19Cを参照して、第3実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図19Aは、第3実施形態に係るメモリ素子領域1Bの上面図である。図19Bは、図19AのA−A’断面図であり、図19Cは、図19AのB−B’断面図である。図19Aの右側は、配線層10、及び選択トランジスタ20の一部の層の上面を示している。また、図19Bの左側は、後述するメモリ部30Aの上面を示している。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
[Third embodiment]
(Specific Configuration of Nonvolatile Semiconductor Memory According to Third Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device according to the third embodiment will be described with reference to FIGS. 19A to 19C. FIG. 19A is a top view of the
メモリ素子領域1Bは、図19B、図19Cに示すように、第1及び第2実施形態と異なるメモリ層30Aを有する。メモリ層30Aは、第1実施形態異なる第1〜第4ソース線導電層33Aa〜33Ad、及び柱状層36Aを有する。
As shown in FIGS. 19B and 19C, the
第1〜第4ソース線導電層33Aa〜33Adは、n型の不純物がドープされたポリシリコン(p−Si)(n型半導体)にて構成されている。第1〜第4ソース線導電層33Aa〜33Adは、柱状層36Aと共にショットキーダイオードSBDを構成する不純物濃度をもつ半導体にて構成されている。
The first to fourth source line conductive layers 33Aa to 33Ad are composed of polysilicon (p-Si) (n-type semiconductor) doped with n-type impurities. The first to fourth source line conductive layers 33Aa to 33Ad are made of a semiconductor having an impurity concentration that constitutes the Schottky diode SBD together with the
柱状層36Aは、金属層にて構成されている。柱状層36Aは、例えば、Pt、WC、WB、TaC、W、Pt、TiN、CoSi、Coのいずれかで構成されている。
The
上記メモリ層30Aの構成において、第1〜第4ソース線導電層33Aa〜33Ad、及び柱状層36Aは、ショットキーダイオードSBDとして機能する。
In the configuration of the
(第3実施形態に係る不揮発性半導体記憶の効果)
次に、第3実施形態に係る不揮発性半導体記憶の効果について説明する。第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様に、高集積化可能であり、且つ低コストで製造可能である。
(Effects of Nonvolatile Semiconductor Memory According to Third Embodiment)
Next, the effect of the nonvolatile semiconductor memory according to the third embodiment will be described. As in the first embodiment, the nonvolatile semiconductor memory device according to the third embodiment can be highly integrated and can be manufactured at low cost.
さらに、第3実施形態に係る不揮発性半導体記憶装置において、柱状層36Aは、金属層にて構成されたている。したがって第3実施形態に係る不揮発性半導体記憶装置、その配線抵抗を低減させ、動作の信頼性を高めることができる。
Furthermore, in the nonvolatile semiconductor memory device according to the third embodiment, the
[第4実施形態]
(第4実施形態に係る不揮発性半導体記憶の具体的構成)
次に、図20を参照して、第4実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図20は、第4実施形態に係るメモリ素子領域1Cの断面図である。なお、第4実施形態において、第1〜第3実施形態と同様の構成については、同一符号を付し、その説明を省略する。
[Fourth embodiment]
(Specific Configuration of Nonvolatile Semiconductor Memory According to Fourth Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device according to the fourth embodiment will be described with reference to FIG. FIG. 20 is a cross-sectional view of the
メモリ素子領域1Cにおいて、図20に示すように、選択トランジスタ層20は、第1実施形態と異なり、メモリ層30の上層に位置する。また、配線層10は、選択トランジスタ層20の上層に位置する。
In the
(第4実施形態に係る不揮発性半導体記憶の効果)
次に、第4実施形態に係る不揮発性半導体記憶の効果について説明する。第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と略同様の構成を有し、第1実施形態と同様の効果を奏する。
(Effects of Nonvolatile Semiconductor Memory According to Fourth Embodiment)
Next, effects of the nonvolatile semiconductor memory according to the fourth embodiment will be described. The nonvolatile semiconductor memory device according to the fourth embodiment has substantially the same configuration as that of the first embodiment, and has the same effects as those of the first embodiment.
さらに、第4実施形態に係る不揮発性半導体記憶装置は、配線層10、及び選択トランジスタ層20をメモリ層30の上層に設けている。したがって、第4実施形態に係る不揮発性半導体記憶装置は、ビット線BL、及びワード線WLの配線の自由度を高めることができる。
Further, in the nonvolatile semiconductor memory device according to the fourth embodiment, the
[第5実施形態]
(第5実施形態に係る不揮発性半導体記憶の具体的構成)
次に、図21を参照して、第5実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図21は、第5実施形態に係るメモリ素子領域1Dの断面図である。なお、第5実施形態において、第1〜第4実施形態と同様の構成については、同一符号を付し、その説明を省略する。
[Fifth Embodiment]
(Specific Configuration of Nonvolatile Semiconductor Memory According to Fifth Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device according to the fifth embodiment will be described with reference to FIG. FIG. 21 is a cross-sectional view of the
メモリ素子領域1Dは、第1実施形態と同様に、配線層10、選択トランジスタ層20、及びメモリ層30を有する。メモリ素子領域1Dは、さらに、基板Baと配線層10との間に、制御回路層50を有する。制御回路層50は、メモリストリングMS、選択トランジスタSTrを制御する制御回路(例えば、センスアンプ、ローデコーダ)として機能する。
The
基板Baは、その表面にベース領域Ba1、及び一対のソース/ドレイン領域Ba2、Ba3を有する。例えば、ベース領域Ba1が、p型半導体にて構成され、ソース/ドレイン領域Ba2、Ba3が、n型半導体にて構成されている。また、ベース領域Ba1が、n型半導体にて構成され、ソース/ドレイン領域Ba2、Ba3が、p型半導体にて構成されていても良い。 The substrate Ba has a base region Ba1 and a pair of source / drain regions Ba2 and Ba3 on its surface. For example, the base region Ba1 is made of a p-type semiconductor, and the source / drain regions Ba2 and Ba3 are made of an n-type semiconductor. Further, the base region Ba1 may be composed of an n-type semiconductor, and the source / drain regions Ba2 and Ba3 may be composed of a p-type semiconductor.
制御回路層50は、基板Baの上面であって、ソース/ドレイン領域Ba2、Ba3を跨いで形成されたゲート絶縁層51と、そのゲート絶縁層51上に形成されたゲート導電層52を有する。
The
また、制御回路層50は、第1コンタクト層53a、53b、53c、及び第1配線層54a、54b、54cを有する。第1コンタクト層53a、53b、53cは、各ソース/ドレイン領域Ba2、Ba3、ゲート導電層52の上面に接して設けられ且つ積層方向に延びるように形成されている。第1配線層54a、54b、54cは、第1コンタクト層53a,53b、53cのそれぞれに接続されている。
The
また、制御回路層50は、第2コンタクト層55a、55b、及び第2配線層56a、56bを有する。第2コンタクト層55a、55bは、第1配線層54a、54bの上面に接して設けられ且つ積層方向に延びるように形成されている。第2配線層56a、56bは、第2コンタクト層55a、55bのそれぞれに接続されている。
The
上記制御回路層50の構成において、ソース/ドレイン領域Ba2、Ba3、ゲート絶縁層51、及びゲート導電層52は、トランジスタTrとして機能する。
In the configuration of the
(第5実施形態に係る不揮発性半導体記憶の効果)
次に、第5実施形態に係る不揮発性半導体記憶の効果について説明する。第5実施形態に係る不揮発性半導体記憶装置は、第1実施形態と略同様の構成を有し、第1実施形態と同様の効果を奏する。
(Effects of Nonvolatile Semiconductor Memory According to Fifth Embodiment)
Next, effects of the nonvolatile semiconductor memory according to the fifth embodiment will be described. The nonvolatile semiconductor memory device according to the fifth embodiment has substantially the same configuration as that of the first embodiment, and has the same effects as those of the first embodiment.
さらに、第5実施形態に係る不揮発性半導体記憶装置は、基板Baと配線層10との間に制御回路層50を有する。したがって、第5実施形態に係る不揮発性半導体記憶装置は、第1実施形態よりも、その占有面積を縮小化することができる。
Furthermore, the nonvolatile semiconductor memory device according to the fifth embodiment includes a
[その他実施形態]
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
[Other embodiments]
Although one embodiment of the nonvolatile semiconductor memory device has been described above, the present invention is not limited to the above-described embodiment, and various modifications, additions, substitutions, and the like can be made without departing from the spirit of the invention. Is possible.
1、1A〜1D…メモリ素子領域、 2…ビット線駆動回路、 3…ワード線駆動回路、 4…ソース線駆動回路、 10…配線層、 20…選択トランジスタ層、 30、30A…メモリ層、 50…制御回路層、 Ba…基板、 MS、MSa…メモリストリング、 MC1〜MC4、MCa1〜MCa4…メモリ素子、 SBD…ショットキーダイオード、R…抵抗変化素子、100…不揮発性半導体記憶装置。
DESCRIPTION OF
Claims (5)
前記メモリ素子群は、
積層方向に伸びる第1柱状層と、
前記第1柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第1絶縁層と、
前記第1絶縁層を介して前記第1柱状層を取り囲むように形成された第1導電層とを備え、
前記第1導電層は、金属にて構成され、
前記第1柱状層は、破壊された第1絶縁層を介して前記第1導電層と接することにより前記第1導電層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されている
ことを特徴とする不揮発性半導体記憶装置。 A plurality of memory element group including a plurality of memory devices,
The memory element group includes:
A first columnar layer extending in the stacking direction;
A first insulating layer that is formed on a side surface of the first columnar layer and functions as a resistance change element, and is destroyed by applying a predetermined voltage ;
A first conductive layer formed so as to surround the first columnar layer via the first insulating layer,
The first conductive layer is made of metal,
The first columnar layer functions as a Schottky diode together with the first conductive layer by contacting the first conductive layer via the destroyed first insulating layer, and an impurity concentration for configuring the Schottky diode A non-volatile semiconductor memory device, comprising:
前記制御回路は、前記メモリ素子群の下層に形成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 A control circuit for controlling the memory element group;
The nonvolatile semiconductor memory device according to claim 1, wherein the control circuit is formed in a lower layer of the memory element group.
前記選択トランジスタは、
前記第1柱状層の上面又は下面から積層方向にのびる第2柱状層と、
前記第2柱状層の側面に形成された第2絶縁層と、
前記第2絶縁層を介して前記第2柱状層を取り囲むように形成された第2導電層とを備える
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 A selection transistor connected to one end of the memory element group and controlling conduction to the memory element group;
The selection transistor is:
A second columnar layer extending in the stacking direction from the upper surface or the lower surface of the first columnar layer;
A second insulating layer formed on a side surface of the second columnar layer;
3. The nonvolatile semiconductor memory device according to claim 1, further comprising: a second conductive layer formed so as to surround the second columnar layer with the second insulating layer interposed therebetween.
前記メモリ素子群は、
積層方向に伸びる第1柱状層と、
前記第1柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第1絶縁層と、
前記第1絶縁層を介して前記第1柱状層を取り囲むように形成された第1導電層とを備え、
前記第1柱状層は、金属にて構成され、
前記第1導電層は、破壊された第1絶縁層を介して前記第1柱状層と接することにより前記第1柱状層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されている
ことを特徴とする不揮発性半導体記憶装置。 A plurality of memory element group including a plurality of memory devices,
The memory element group includes:
A first columnar layer extending in the stacking direction;
A first insulating layer that is formed on a side surface of the first columnar layer and functions as a resistance change element, and is destroyed by applying a predetermined voltage ;
A first conductive layer formed so as to surround the first columnar layer via the first insulating layer,
The first columnar layer is made of metal,
The first conductive layer functions as a Schottky diode together with the first columnar layer by contacting the first columnar layer via the destroyed first insulating layer, and an impurity concentration for configuring the Schottky diode A non-volatile semiconductor memory device, comprising:
前記制御回路は、前記メモリ素子群の下層に形成されている
ことを特徴とする請求項4記載の不揮発性半導体記憶装置。 A control circuit for controlling the memory element group;
The nonvolatile semiconductor memory device according to claim 4, wherein the control circuit is formed in a lower layer of the memory element group.
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