JP5284044B2 - Nonvolatile semiconductor memory device - Google Patents

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Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。   The present invention relates to a nonvolatile semiconductor memory device capable of electrically rewriting data.

半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。デザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。配線パターン等の更なる微細加工を実現するためには、非常に高度な加工技術が要求されるため、デザインルールの縮小化が困難になってきている。   In order to increase the integration and capacity of a semiconductor memory device, it is necessary to reduce the design rule. In order to reduce the design rule, further fine processing such as a wiring pattern is required. In order to realize further fine processing of wiring patterns and the like, a very advanced processing technique is required, so that it is difficult to reduce the design rule.

そこで、近年、メモリの集積度を高めるために、メモリ素子を３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。特許文献１において、メモリ素子は、ｐｎダイオードと抵抗変化素子とが直列接続された構成を有する。   Therefore, in recent years, a semiconductor memory device in which memory elements are three-dimensionally arranged has been proposed in order to increase the degree of memory integration (see Patent Document 1). In Patent Document 1, the memory element has a configuration in which a pn diode and a resistance change element are connected in series.

しかし、上記ｐｎダイオードを有する半導体記憶装置は、配線抵抗などに問題を有する。そのため、メモリセルからの信号を大きくすることができず、その動作は、十分な信頼性を有していない。
特開２００８−１８１９７８号 However, the semiconductor memory device having the pn diode has a problem in wiring resistance and the like. For this reason, the signal from the memory cell cannot be increased, and its operation is not sufficiently reliable.
JP 2008-181978 A

本発明は、メモリセルからの信号を大きくすることができ、もって信頼性を向上させた不揮発性半導体記憶装置を提供する。   The present invention provides a nonvolatile semiconductor memory device that can increase a signal from a memory cell and improve reliability.

本発明の一態様に係る不揮発性半導体記憶装置は、メモリ素子を複数有する複数のメモリ素子群を備え、前記メモリ素子群は、積層方向に伸びる第１柱状層と、前記第１柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第１絶縁層と、前記第１絶縁層を介して前記第１柱状層を取り囲むように形成された第１導電層とを備え、前記第１導電層は、金属にて構成され、前記第１柱状層は、破壊された第１絶縁層を介して前記第１導電層と接することにより前記第１導電層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されていることを特徴とする。 The nonvolatile semiconductor memory device according to one embodiment of the present invention includes a plurality of memory element group including a plurality of memory elements, said memory element group includes a first columnar layer extending in the stacking direction, the side surface of the first columnar layer And a first insulating layer that functions as a resistance change element and is destroyed when a predetermined voltage is applied, and a first insulating layer that surrounds the first columnar layer via the first insulating layer. The first conductive layer is made of metal, and the first columnar layer is in contact with the first conductive layer through the destroyed first insulating layer. The semiconductor device functions as a Schottky diode and is made of a semiconductor having an impurity concentration for forming the Schottky diode .

また、本発明の一態様に係る不揮発性半導体記憶装置は、メモリ素子を複数有する複数のメモリ素子群を備え、前記メモリ素子群は、積層方向に伸びる第１柱状層と、前記第１柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第１絶縁層と、前記第１絶縁層を介して前記第１柱状層を取り囲むように形成された第１導電層とを備え、前記第１柱状層は、金属にて構成され、前記第１導電層は、破壊された第１絶縁層を介して前記第１柱状層と接することにより前記第１柱状層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されていることを特徴とする。 The nonvolatile semiconductor memory device according to one embodiment of the present invention includes a plurality of memory element group including a plurality of memory elements, said memory element group includes a first columnar layer extending in the stacking direction, the first columnar layer And a first insulating layer that functions as a resistance change element and is destroyed by applying a predetermined voltage, and is formed so as to surround the first columnar layer via the first insulating layer. A first conductive layer, the first columnar layer is made of metal, and the first conductive layer is in contact with the first columnar layer through the destroyed first insulating layer . The semiconductor device functions as a Schottky diode together with the columnar layer and is made of a semiconductor having an impurity concentration for constituting the Schottky diode .

本発明は、メモリセルからの信号を大きくすることができ、もって信頼性を向上させた不揮発性半導体記憶装置を提供することが可能となる。   The present invention can provide a nonvolatile semiconductor memory device in which a signal from a memory cell can be increased, thereby improving reliability.

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。   Hereinafter, an embodiment of a nonvolatile semiconductor memory device according to the present invention will be described with reference to the drawings.

［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の概略構成）
先ず、図１及び図２を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の概略構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略構成図である。図２は、後述するメモリ素子領域１を示す回路図である。 [First Embodiment]
(Schematic configuration of the nonvolatile semiconductor memory device 100 according to the first embodiment)
First, a schematic configuration of the nonvolatile semiconductor memory device 100 according to the first embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a schematic configuration diagram of a nonvolatile semiconductor memory device 100 according to the first embodiment of the present invention. FIG. 2 is a circuit diagram showing a memory element region 1 to be described later.

不揮発性半導体記憶装置１００は、図１に示すように、メモリ素子領域１、ビット線駆動回路２、ワード線駆動回路３、ソース線駆動回路４、及びセンスアンプ（図示略）等を有する。   As shown in FIG. 1, the nonvolatile semiconductor memory device 100 includes a memory element region 1, a bit line driving circuit 2, a word line driving circuit 3, a source line driving circuit 4, a sense amplifier (not shown), and the like.

メモリ素子領域１は、多数のメモリ素子を配列してなり、各メモリ素子に対しデータを書き込み、又は各メモリ素子からデータを読み出し可能に構成されている。メモリ素子領域１は、図１では図示を省略するが、積層された複数の導電層、それら導電層を貫通するように形成された柱状層、及び柱状層と導電層の間に形成された絶縁層をもって構成されている。なお、上記、導電層、柱状層、及び絶縁層に係る構成は、後ほど詳細に説明する。   The memory element region 1 is formed by arranging a large number of memory elements, and is configured so that data can be written to or read from each memory element. Although not shown in FIG. 1, the memory element region 1 has a plurality of stacked conductive layers, a columnar layer formed so as to penetrate these conductive layers, and an insulation formed between the columnar layer and the conductive layer. It is composed of layers. Note that the configurations of the conductive layer, the columnar layer, and the insulating layer will be described in detail later.

メモリ素子領域１は、図１、図２に示すように、複数のメモリ素子群たるメモリストリングＭＳ、複数の選択トランジスタＳＴｒ、複数のソース線ＳＬ、複数のワード線ＷＬ、複数のビット線ＢＬを有する。   As shown in FIGS. 1 and 2, the memory element region 1 includes a memory string MS, a plurality of selection transistors STr, a plurality of source lines SL, a plurality of word lines WL, and a plurality of bit lines BL. Have.

図１及び図２に示す例では、メモリストリングＭＳ（ＭＳ（１、１）〜ＭＳ（２０、１０）は、２０行１０列設けられている。同様に、選択トランジスタＳＴｒ（ＳＴｒ（１、１）〜ＳＴｒ（２０、１０））は、２０行１０列設けられている。また、ソース線（ＳＬ１〜ＳＬ４）は、積層方向において４本設けられている。また、ワード線ＷＬ（ＷＬ１〜ＷＬ２０）は、積層方向に直行するカラム方向に沿って２０本設けられている。また、ビット線ＢＬ（ＢＬ１〜ＢＬ１０）は、積層方向、カラム方向に直行するロウ方向に沿って１０本設けられている。   1 and 2, the memory strings MS (MS (1, 1) to MS (20, 10) are provided in 20 rows and 10 columns. Similarly, the selection transistors STr (STr (1, 1) are provided. ) To STr (20, 10)) are provided in 20 rows and 10 columns, and four source lines (SL1 to SL4) are provided in the stacking direction, and word lines WL (WL1 to WL20). ) Are provided along the column direction perpendicular to the stacking direction, and 10 bit lines BL (BL1 to BL10) are provided along the row direction perpendicular to the stacking direction and the column direction. Yes.

メモリストリングＭＳは、図２に示すように、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリストリングＭＳは、４つのメモリ素子ＭＣ１〜ＭＣ４にて構成されている。各々のメモリ素子ＭＣ１〜ＭＣ４は、抵抗変化素子Ｒ、及びショットキーダイオードＳＢＤにて構成されている。   As shown in FIG. 2, the memory strings MS are formed in a matrix in the row direction and the column direction. The memory string MS is composed of four memory elements MC1 to MC4. Each of the memory elements MC1 to MC4 includes a resistance change element R and a Schottky diode SBD.

抵抗変化素子Ｒは、シリコン酸化層等の絶縁層にて構成されている。抵抗変化素子Ｒは、所定電圧を印加され、破壊されることにより、その抵抗値を変化させる。なお、本発明に係る不揮発性半導体記憶装置１００は、抵抗変化素子Ｒが破壊されているか否かに基づき情報を記憶する。抵抗変化素子Ｒの詳細な構成は、後述する。   The resistance change element R is composed of an insulating layer such as a silicon oxide layer. The resistance change element R changes its resistance value by being applied with a predetermined voltage and being destroyed. Note that the nonvolatile semiconductor memory device 100 according to the present invention stores information based on whether or not the resistance change element R is destroyed. The detailed configuration of the resistance change element R will be described later.

ショットキーダイオードＳＢＤは、絶縁層（抵抗変化素子Ｒ）を挟むように設けられた金属層、及びｎ型半導体層にて構成される。金属層、及びｎ型半導体層は、絶縁層（抵抗変化素子Ｒ）が破壊され、互いに接触することによりショットキーダイオードＳＢＤとして機能する。ショットキーダイオードＳＢＤの詳細な構成は、後述する。   Schottky diode SBD is composed of a metal layer and an n-type semiconductor layer provided so as to sandwich an insulating layer (resistance change element R). The metal layer and the n-type semiconductor layer function as a Schottky diode SBD when the insulating layer (resistance change element R) is destroyed and brought into contact with each other. The detailed configuration of the Schottky diode SBD will be described later.

抵抗変化素子Ｒ、及びショットキーダイオードＳＢＤは、直列に接続されている。抵抗素子Ｒの一端は、ショットキーダイオードＳＢＤのアノードに接続されている。同一のメモリストリングＭＳにて、４つの抵抗変化素子Ｒの他端は、互いに共通接続されている。異なるメモリストリングＭＳ（ＭＳ（１、１）〜ＭＳ（２０、１０））間にて、メモリ素子ＭＣ１のショットキーダイオードＳＢＤのカソードは、ソース線ＳＬ１に共通接続されている。同様に、異なるメモリストリングＭＳ間にて、メモリ素子ＭＣ２のショットキーダイオードＳＢＤのカソードは、ソース線ＳＬ２に共通接続されている。同様に、異なるメモリストリングＭＳ間にて、メモリ素子ＭＣ３のショットキーダイオードＳＢＤのカソードは、ソース線ＳＬ３に共通接続されている。同様に、異なるメモリストリングＭＳ間にて、メモリ素子ＭＣ４のショットキーダイオードＳＢＤのカソードは、ソース線ＳＬ４に共通接続されている。   The variable resistance element R and the Schottky diode SBD are connected in series. One end of the resistance element R is connected to the anode of the Schottky diode SBD. In the same memory string MS, the other ends of the four resistance change elements R are commonly connected to each other. Between different memory strings MS (MS (1, 1) to MS (20, 10)), the cathode of the Schottky diode SBD of the memory element MC1 is commonly connected to the source line SL1. Similarly, the cathode of the Schottky diode SBD of the memory element MC2 is commonly connected to the source line SL2 between different memory strings MS. Similarly, between different memory strings MS, the cathode of the Schottky diode SBD of the memory element MC3 is commonly connected to the source line SL3. Similarly, between the different memory strings MS, the cathode of the Schottky diode SBD of the memory element MC4 is commonly connected to the source line SL4.

選択トランジスタＳＴｒの一端は、図２に示すように、メモリストリングＭＳ（抵抗変化素子Ｒ）の他端に接続されている。選択トランジスタＳＴｒの他端は、ビット線ＢＬに接続されている。選択トランジスタＳＴｒの制御ゲートは、ワード線ＷＬに接続されている。選択トランジスタＳＴｒは、メモリストリングＭＳへの導通を制御する。   As shown in FIG. 2, one end of the selection transistor STr is connected to the other end of the memory string MS (resistance change element R). The other end of the selection transistor STr is connected to the bit line BL. The control gate of the selection transistor STr is connected to the word line WL. The selection transistor STr controls conduction to the memory string MS.

ソース線ＳＬは、ロウ方向及びカラム方向に２次元的に広がるように形成されている。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ワード線ＷＬは、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。   The source line SL is formed so as to spread two-dimensionally in the row direction and the column direction. The bit lines BL are formed to extend in the column direction with a predetermined pitch in the row direction. The word lines WL are formed to extend in the row direction with a predetermined pitch in the column direction.

ビット線駆動回路２は、複数のビット線ＢＬを駆動する。ワード線駆動回路３は、複数のワード線ＷＬを駆動する。ソース線駆動回路４は、複数のソース線ＳＬを駆動する。センスアンプは、複数のソース線ＳＬからデータを読み出す。   The bit line drive circuit 2 drives a plurality of bit lines BL. The word line driving circuit 3 drives a plurality of word lines WL. The source line drive circuit 4 drives a plurality of source lines SL. The sense amplifier reads data from the plurality of source lines SL.

（第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図３、図４Ａ〜図４Ｃを参照して、第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成について説明する。図３は、メモリ素子領域１の概略斜視図である。図４Ａは、図３の上面図であり、図４Ｂは、図４ＡのＡ−Ａ’断面図であり、図４Ｃは、図４ＡのＢ−Ｂ’断面図である。なお、図３は、ソース線ＳＬ（ビット線ＢＬ、ワード線ＷＬ）として機能する層の間に形成された層間絶縁層を省略して示している。図４Ａの右側は、後述する配線層１０、及び選択トランジスタ２０の一部の層の上面を示している。また、図４Ｂの左側は、後述するメモリ部３０の上面を示している。 (Specific Configuration of Nonvolatile Semiconductor Memory Device 100 According to First Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device 100 according to the first embodiment will be described with reference to FIGS. 3 and 4A to 4C. FIG. 3 is a schematic perspective view of the memory element region 1. 4A is a top view of FIG. 3, FIG. 4B is an AA ′ sectional view of FIG. 4A, and FIG. 4C is a BB ′ sectional view of FIG. 4A. Note that FIG. 3 does not show an interlayer insulating layer formed between layers functioning as the source line SL (bit line BL, word line WL). The right side of FIG. 4A shows the upper surface of a part of the wiring layer 10 and the select transistor 20 described later. Further, the left side of FIG. 4B shows the upper surface of the memory unit 30 described later.

メモリ素子領域１は、図３、図４Ｂ、及び図４Ｃに示すように、基板Ｂａ上に順次積層された配線層１０、選択トランジスタ層２０、及びメモリ層３０を有する。選択トランジスタ層２０は、選択トランジスタＳＴｒとして機能する。メモリ層３０は、メモリストリングＭＳとして機能する。   As illustrated in FIGS. 3, 4B, and 4C, the memory element region 1 includes a wiring layer 10, a selection transistor layer 20, and a memory layer 30 that are sequentially stacked on the substrate Ba. The selection transistor layer 20 functions as a selection transistor STr. The memory layer 30 functions as the memory string MS.

配線層１０は、図３、図４Ｂ、及び図４Ｃに示すように、順次積層された第１絶縁層１１、及びビット線導電層１２を有する。   As shown in FIGS. 3, 4B, and 4C, the wiring layer 10 includes a first insulating layer 11 and a bit line conductive layer 12 that are sequentially stacked.

第１絶縁層１１は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ビット線導電層１２は、第１絶縁層１１上に形成され、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。第１絶縁層１１、及びビット線導電層１２の側壁の間には、層間絶縁層１３が形成されている。   The first insulating layer 11 is formed to extend in the column direction with a predetermined pitch in the row direction. The bit line conductive layer 12 is formed on the first insulating layer 11 and extends in the column direction with a predetermined pitch in the row direction. An interlayer insulating layer 13 is formed between the side walls of the first insulating layer 11 and the bit line conductive layer 12.

第１絶縁層１１、層間絶縁層１３は、酸化シリコン（ＳｉＯ２）にて構成されている。ビット線導電層１２は、タングステン（Ｗ）にて構成されている。 The first insulating layer 11 and the interlayer insulating layer 13 are made of silicon oxide (SiO 2 ). The bit line conductive layer 12 is made of tungsten (W).

ビット線導電層１２は、上述したビット線ＢＬとして機能する。   The bit line conductive layer 12 functions as the bit line BL described above.

選択トランジスタ層２０は、順次積層された第１保護層２１、第２絶縁層２２、ワード線導電層２３、及び第３絶縁層２４を有する。   The select transistor layer 20 includes a first protective layer 21, a second insulating layer 22, a word line conductive layer 23, and a third insulating layer 24 that are sequentially stacked.

第１保護層２１は、ロウ方向及びカラム方向にて構成される所定領域に２次元的に広がるように形成されている。第２絶縁層２２、ワード線導電層２３、及び第３絶縁層２４は、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。第２絶縁層２２、ワード線導電層２３、及び第３絶縁層２４の側壁には、層間絶縁層２５が形成されている。   The first protective layer 21 is formed so as to spread two-dimensionally in a predetermined region configured in the row direction and the column direction. The second insulating layer 22, the word line conductive layer 23, and the third insulating layer 24 are formed to extend in the row direction with a predetermined pitch in the column direction. An interlayer insulating layer 25 is formed on the side walls of the second insulating layer 22, the word line conductive layer 23, and the third insulating layer 24.

第１保護層２１は、窒化シリコン（ＳｉＮ）にて構成されている。第２絶縁層２２、及び第３絶縁層２４は、酸化シリコン（ＳｉＯ２）にて構成されている。ワード線導電層２３は、ｎ＋型の不純物イオンがドープされたポリシリコン（ｐ−Ｓｉ）（ｎ＋型半導体）にて構成されている。 The first protective layer 21 is made of silicon nitride (SiN). The second insulating layer 22 and the third insulating layer 24 are composed of silicon oxide (SiO 2 ). The word line conductive layer 23 is composed of polysilicon (p-Si) (n + type semiconductor) doped with n + type impurity ions.

また、選択トランジスタ層２０は、トランジスタホール２６を有する。   The select transistor layer 20 has a transistor hole 26.

トランジスタホール２６は、第１保護層２１、第２絶縁層２２、ワード線導電層２３、及び第３絶縁層２４を貫通するように形成されている。トランジスタホール２６は、ビット線導電層１２と整合する位置に形成されている。トランジスタホール２６は、上方からみてマトリクス状に形成されている。   The transistor hole 26 is formed so as to penetrate the first protective layer 21, the second insulating layer 22, the word line conductive layer 23, and the third insulating layer 24. The transistor hole 26 is formed at a position aligned with the bit line conductive layer 12. The transistor holes 26 are formed in a matrix as viewed from above.

また、選択トランジスタ層２０は、選択ゲート絶縁層２７、及び柱状層２８を有する。   The selection transistor layer 20 includes a selection gate insulating layer 27 and a columnar layer 28.

選択ゲート絶縁層２７は、トランジスタホール２６に面する側壁に所定の厚みをもって形成されている。柱状層２８は、積層方向に延びるように柱状に形成されている。柱状層２８は、選択ゲート絶縁層２７に接し、トランジスタホール２６を埋めるように形成されている。   The select gate insulating layer 27 is formed on the side wall facing the transistor hole 26 with a predetermined thickness. The columnar layer 28 is formed in a column shape so as to extend in the stacking direction. The columnar layer 28 is formed so as to contact the select gate insulating layer 27 and fill the transistor hole 26.

選択ゲート絶縁層２７は、酸化シリコン（ＳｉＯ２）にて構成されている。柱状層２８は、ｐ＋型の不純物がドープされたポリシリコン（ｐ−Ｓｉ）（ｐ＋型半導体）にて構成されている。 The selection gate insulating layer 27 is composed of silicon oxide (SiO 2 ). The columnar layer 28 is made of polysilicon (p-Si) (p + type semiconductor) doped with p + type impurities.

以上のような選択トランジスタ層２０の構成において、ワード線導電層２３は、上記ワード線ＷＬとして機能する。また、ワード線導電層２３、選択ゲート絶縁層２７、及び柱状層２８は、選択トランジスタＳＴｒとして機能する。また、ワード線導電層２３の端部は、選択トランジスタＳＴｒの制御ゲートとして機能する。   In the configuration of the select transistor layer 20 as described above, the word line conductive layer 23 functions as the word line WL. Further, the word line conductive layer 23, the select gate insulating layer 27, and the columnar layer 28 function as a select transistor STr. Further, the end portion of the word line conductive layer 23 functions as a control gate of the selection transistor STr.

メモリ層３０は、第２保護層３１、第４〜第８絶縁層３２ａ〜３２ｅ、及びソース線導電層３３ａ〜３３ｄを有する。   The memory layer 30 includes a second protective layer 31, fourth to eighth insulating layers 32a to 32e, and source line conductive layers 33a to 33d.

第２保護層３１、第４〜第８絶縁層３２ａ〜３２ｅ、及び第１〜第４ソース線導電層３３ａ〜３３ｄは、ロウ方向及びカラム方向にて構成される所定領域に２次元的に広がるように形成されている。第４〜第８絶縁層３２ａ〜３２ｅは、第２保護層３１の上層に形成されている。第１〜第４ソース線導電層３３ａ〜３３ｄは、第４〜第８絶縁層３２ａ〜３２ｅの間に形成されている。   The second protective layer 31, the fourth to eighth insulating layers 32a to 32e, and the first to fourth source line conductive layers 33a to 33d spread two-dimensionally in a predetermined region configured in the row direction and the column direction. It is formed as follows. The fourth to eighth insulating layers 32 a to 32 e are formed in the upper layer of the second protective layer 31. The first to fourth source line conductive layers 33a to 33d are formed between the fourth to eighth insulating layers 32a to 32e.

第２保護層３１は、窒化シリコン（ＳｉＮ）にて構成されている。第４〜第８絶縁層３２ａ〜３２ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ソース線導電層３３ａ〜３３ｄは、金属層にて構成されている。第１〜第４ソース線導電層３３ａ〜３３ｄは、例えば、ＴｉＢ、ＴａＢ、ＨｆＳｉｘ、ＴｉＮ、Ｔａのいずれかで構成されている。 The second protective layer 31 is composed of silicon nitride (SiN). The fourth to eighth insulating layers 32a to 32e are made of silicon oxide (SiO 2 ). The first to fourth source line conductive layers 33a to 33d are composed of metal layers. The first to fourth source line conductive layers 33a to 33d are made of, for example, any one of TiB, TaB, HfSix, TiN, and Ta.

また、メモリ層３０は、メモリホール３４を有する。   Further, the memory layer 30 has a memory hole 34.

メモリホール３４は、第２保護層３１、第４〜第８絶縁層３２ａ〜３２ｅ、及び第１〜第４ソース線導電層３３ａ〜３３ｄを貫通するように形成されている。メモリホール３４は、トランジスタホール２６と整合する位置に形成されている。メモリホール３４は、上方からみてマトリクス状に形成されている。   The memory hole 34 is formed so as to penetrate the second protective layer 31, the fourth to eighth insulating layers 32a to 32e, and the first to fourth source line conductive layers 33a to 33d. The memory hole 34 is formed at a position aligned with the transistor hole 26. The memory holes 34 are formed in a matrix when viewed from above.

また、メモリ層３０は、メモリゲート絶縁層３５、及び柱状層３６を有する。   The memory layer 30 includes a memory gate insulating layer 35 and a columnar layer 36.

メモリゲート絶縁層３５は、メモリホール３４に面する側壁に所定の厚みをもって形成されている。柱状層３６は、積層方向に延びる柱状に形成されている。柱状層３６は、メモリゲート絶縁層３５に接し、メモリホール３４を埋めるように形成されている。   The memory gate insulating layer 35 is formed on the side wall facing the memory hole 34 with a predetermined thickness. The columnar layer 36 is formed in a column shape extending in the stacking direction. The columnar layer 36 is formed so as to contact the memory gate insulating layer 35 and fill the memory hole 34.

メモリゲート絶縁層３５は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。メモリゲート絶縁層３５は、所定電圧を印加され、破壊されることにより、その抵抗値を変化させるように構成されている。すなわち、印加される電圧に応じて、その抵抗が変化するように構成されている。柱状層３６は、ｐ型の不純物イオンがドープされたポリシリコン（ｐ−Ｓｉ）（ｐ型半導体）にて構成されている。柱状層３６は、第１〜第４ソース線導電層３３ａ〜３３ｄと共にショットキーダイオードＳＢＤを構成する不純物濃度をもつ半導体にて構成されている。 The memory gate insulating layer 35 is made of, for example, silicon oxide (SiO 2 ). The memory gate insulating layer 35 is configured to change its resistance value when a predetermined voltage is applied and destroyed. That is, the resistance is changed in accordance with the applied voltage. The columnar layer 36 is composed of polysilicon (p-Si) (p-type semiconductor) doped with p-type impurity ions. The columnar layer 36 is composed of a semiconductor having an impurity concentration that constitutes the Schottky diode SBD together with the first to fourth source line conductive layers 33a to 33d.

以上のようなメモリ層３０の構成において、第１〜第４ソース線導電層３３ａ〜３３ｄは、ソース線ＳＬ（ＳＬ１〜ＳＬ４）として機能する。また、第１〜第４ソース線導電層３３ａ〜３３ｄ、メモリゲート絶縁層３５、及び柱状層３６は、メモリストリングＭＳ（メモリ素子ＭＣ１〜ＭＣ４）として機能する。メモリゲート絶縁層３５は、抵抗変化素子Ｒとして機能する。第１〜第４ソース線導電層３３ａ〜３３ｄ、及び柱状層３６は、ショットキーダイオードＳＢＤとして機能する。   In the configuration of the memory layer 30 as described above, the first to fourth source line conductive layers 33a to 33d function as source lines SL (SL1 to SL4). The first to fourth source line conductive layers 33a to 33d, the memory gate insulating layer 35, and the columnar layer 36 function as memory strings MS (memory elements MC1 to MC4). The memory gate insulating layer 35 functions as the resistance change element R. The first to fourth source line conductive layers 33a to 33d and the columnar layer 36 function as a Schottky diode SBD.

（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図５Ａ（図５Ｂ、図５Ｃ）〜図１６Ａ（図１６Ｂ、図１６Ｃ）を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図５Ａ〜図１６Ａは、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。図５Ｂ〜図１６Ｂは、図５Ａ〜図１６ＡのＡ−Ａ’断面図であり、図５Ｃ〜図１６Ｃは、図５Ａ〜図１６ＡのＢ−Ｂ’断面図である。 (Method for Manufacturing Nonvolatile Semiconductor Memory Device 100 According to First Embodiment)
Next, with reference to FIG. 5A (FIGS. 5B and 5C) to FIG. 16A (FIGS. 16B and 16C), a method for manufacturing the nonvolatile semiconductor memory device 100 according to the first embodiment will be described. FIG. 5A to FIG. 16A are top views showing manufacturing processes of the nonvolatile semiconductor memory device 100 according to the first embodiment. 5B to 16B are cross-sectional views taken along line AA ′ of FIGS. 5A to 16A, and FIGS. 5C to 16C are cross-sectional views taken along line BB ′ of FIGS. 5A to 16A.

先ず、図５Ａ〜図５Ｃに示すように、基板Ｂａ上に、酸化シリコン（ＳｉＯ２）、タングステン（Ｗ）を堆積させ、層１１ａ、層１２ａを形成する。 First, as shown in FIGS. 5A to 5C, silicon oxide (SiO 2 ) and tungsten (W) are deposited on the substrate Ba to form a layer 11a and a layer 12a.

次に、図６Ａ〜図６Ｃに示すように、層１１ａ、層１２ａを貫通するように、溝４１を形成する。溝４１は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成する。この工程により、層１１ａは、第１絶縁層１１となる。また、層１２ａは、ビット線導電層１２となる。   Next, as shown in FIGS. 6A to 6C, a groove 41 is formed so as to penetrate the layer 11a and the layer 12a. The grooves 41 are formed to extend in the column direction with a predetermined pitch in the row direction. Through this step, the layer 11 a becomes the first insulating layer 11. Further, the layer 12 a becomes the bit line conductive layer 12.

続いて、図７Ａ〜図７Ｃに示すように、溝４１を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させる。その後、ＣＭＰ（化学機械研磨）等により平坦化を行い、層間絶縁層１３を形成する。 Subsequently, as shown in FIGS. 7A to 7C, silicon oxide (SiO 2 ) is deposited so as to fill the groove 41. Thereafter, planarization is performed by CMP (chemical mechanical polishing) or the like to form an interlayer insulating layer 13.

次に、図８Ａ〜図８Ｃに示すように、ビット線導電層１２（層間絶縁層１３）の上面に、順次、窒化シリコン（ＳｉＮ）（例えば、１５ｎｍ）、酸化シリコン（ＳｉＯ２）（例えば、２０ｎｍ）、ｎ＋型のポリシリコン（ｐ−Ｓｉ）（例えば、２００ｎｍ）、酸化シリコン（ＳｉＯ２）（例えば、２０ｎｍ）を堆積させる。この工程により、ビット線導電層１２（層間絶縁層１３）の上面に、第１保護層２１、層２２ａ、層２３ａ、層２４ａが形成される。 Next, as shown in FIGS. 8A to 8C, on the upper surface of the bit line conductive layer 12 (interlayer insulating layer 13), silicon nitride (SiN) (for example, 15 nm), silicon oxide (SiO 2 ) (for example, 20 nm), n + type polysilicon (p-Si) (for example, 200 nm), and silicon oxide (SiO 2 ) (for example, 20 nm) are deposited. By this step, the first protective layer 21, the layer 22a, the layer 23a, and the layer 24a are formed on the upper surface of the bit line conductive layer 12 (interlayer insulating layer 13).

続いて、図９Ａ〜図９Ｃに示すように、第１保護層２１、層２２ａ、層２３ａ、層２４ａを貫通するようにトランジスタホール２６を形成する。トランジスタホール２６は、ビット線導電層１２と整合する位置に形成する。トランジスタホール２６は、上方からみてマトリクス状に配置されるように形成する。   Subsequently, as illustrated in FIGS. 9A to 9C, a transistor hole 26 is formed so as to penetrate the first protective layer 21, the layer 22a, the layer 23a, and the layer 24a. The transistor hole 26 is formed at a position aligned with the bit line conductive layer 12. The transistor holes 26 are formed so as to be arranged in a matrix as viewed from above.

次に、図１０Ａ〜図１０Ｃに示すように、ＣＶＤ（化学蒸着）により、トランジスタホール２６に面する表面、及び層２４ａの上面を覆うように酸化シリコン（ＳｉＯ２）（２〜３ｎｍ）を堆積させ、層２７ａを形成する。 Next, as shown in FIGS. 10A to 10C, silicon oxide (SiO 2 ) ( 2 to 3 nm) is deposited by CVD (chemical vapor deposition) so as to cover the surface facing the transistor hole 26 and the upper surface of the layer 24a. Layer 27a is formed.

続いて、図１１Ａ〜図１１Ｃに示すように、トランジスタホール２６に面する表面、及び層２４ａの上面の層２７ａを選択的にエッチングし、除去する。この工程により、選択ゲート絶縁層２７が形成される。   Subsequently, as shown in FIGS. 11A to 11C, the surface facing the transistor hole 26 and the layer 27a on the upper surface of the layer 24a are selectively etched and removed. By this step, the select gate insulating layer 27 is formed.

次に、図１２Ａ〜図１２Ｃに示すように、トランジスタホール２６を埋めるようにｐ＋型のポリシリコン（ｐ−Ｓｉ）を堆積させ、その後にエッチバックを行う。この工程により、柱状層２８が形成される。   Next, as shown in FIGS. 12A to 12C, p + type polysilicon (p-Si) is deposited so as to fill the transistor hole 26, and then etch back is performed. By this step, the columnar layer 28 is formed.

続いて、図１３Ａ〜図１３Ｃに示すように、層２２ａ〜２４ａを貫通するように溝４２を形成する。溝４２は、カラム方向に所定ピッチをもってロウ方向に延びるように形成する。この工程により、層２２ａは、第２絶縁層２２となる。層２３ａは、ワード線導電層２３となる。層２４ａは、第３絶縁層２４となる。   Subsequently, as shown in FIGS. 13A to 13C, a groove 42 is formed so as to penetrate the layers 22a to 24a. The grooves 42 are formed to extend in the row direction with a predetermined pitch in the column direction. By this step, the layer 22 a becomes the second insulating layer 22. The layer 23 a becomes the word line conductive layer 23. The layer 24 a becomes the third insulating layer 24.

次に、図１４Ａ〜図１４Ｃに示すように、溝４２を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させる。その後、ＣＭＰ等により平坦化を行い、層間絶縁層２５を形成する。 Next, as shown in FIGS. 14A to 14C, silicon oxide (SiO 2 ) is deposited so as to fill the groove 42. Thereafter, planarization is performed by CMP or the like to form an interlayer insulating layer 25.

続いて、図１５Ａ〜図１５Ｃに示すように、ＣＶＤにより、窒化シリコン（ＳｉＮ）を堆積させ、第２保護層３１を形成する。そして、第２保護層３１上に、ＣＶＤにより、酸化シリコン（ＳｉＯ２）、金属層（ＴｉＢ、ＴａＢ、ＨｆＳｉｘ、ＴｉＮ、Ｔａのいずれか）を順次積層させ、第４〜第８絶縁層３２ａ〜３２ｅ、及び第１〜第４ソース線導電層３３ａ〜３３ｄを形成する。 Subsequently, as shown in FIGS. 15A to 15C, silicon nitride (SiN) is deposited by CVD to form the second protective layer 31. Then, a silicon oxide (SiO 2 ) and a metal layer (any of TiB, TaB, HfSix, TiN, Ta) are sequentially stacked on the second protective layer 31 by CVD, and the fourth to eighth insulating layers 32a to 32a 32e and first to fourth source line conductive layers 33a to 33d are formed.

次に、図１６Ａ〜図１６Ｃに示すように、第２保護層３１、第４〜第８絶縁層３２ａ〜３２ｅ、及び第１〜第４ソース線導電層３３ａ〜３３ｄを貫通するようにメモリホール３４を形成する。メモリホール３４は、トランジスタホール２６と整合する位置に形成する。メモリホール３４は、上方からみてマトリクス状に位置するように形成する。さらに、メモリホール３４に面する側壁に、酸化シリコン（ＳｉＯ２）を堆積させ、メモリゲート絶縁層３５を形成する。 Next, as shown in FIGS. 16A to 16C, the memory hole is formed so as to penetrate the second protective layer 31, the fourth to eighth insulating layers 32a to 32e, and the first to fourth source line conductive layers 33a to 33d. 34 is formed. The memory hole 34 is formed at a position aligned with the transistor hole 26. The memory holes 34 are formed so as to be positioned in a matrix as viewed from above. Further, silicon oxide (SiO 2 ) is deposited on the side wall facing the memory hole 34 to form a memory gate insulating layer 35.

続いて、メモリホール３４を埋めるように、ｐ型のポリシリコン（ｐ−Ｓｉ）を堆積させ、柱状層３６を形成する。以上の製造工程を経て、図３、図４Ａ〜図４Ｃに示す第１実施形態に係る不揮発性半導体記憶装置１００が形成される。   Subsequently, p-type polysilicon (p-Si) is deposited so as to fill the memory hole 34 to form a columnar layer 36. Through the above manufacturing process, the nonvolatile semiconductor memory device 100 according to the first embodiment shown in FIGS. 3 and 4A to 4C is formed.

（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。 (Effect of Nonvolatile Semiconductor Memory Device 100 According to First Embodiment)
The effects of the nonvolatile semiconductor memory device 100 according to the first embodiment will be described. The nonvolatile semiconductor memory device 100 according to the first embodiment can be highly integrated as shown in the stacked structure.

また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリストリングＭＳ、選択トランジスタＳＴｒとして機能する各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。   Further, as described in the manufacturing process, the nonvolatile semiconductor memory device 100 can manufacture each layer functioning as the memory string MS and the selection transistor STr with a predetermined number of lithography processes regardless of the number of stacked layers. That is, the nonvolatile semiconductor memory device 100 can be manufactured at a low cost.

また、不揮発性半導体記憶装置１００において、第１〜第４ソース線導電層３３ａ〜３３ｄは、金属層にて構成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、その配線抵抗を低減させ、メモリセルからの信号を大きくすることができ、もって動作の信頼性を高めることができる。   Further, in the nonvolatile semiconductor memory device 100, the first to fourth source line conductive layers 33a to 33d are composed of metal layers. Therefore, the nonvolatile semiconductor memory device 100 according to the first embodiment can reduce the wiring resistance, increase the signal from the memory cell, and increase the operation reliability.

次に、図１７Ａ及び図１７Ｂを参照して、比較例（従来例）Ｄ１と比べつつ第１実施形態Ｄ２に係る不揮発性半導体記憶装置１００の効果を説明する。図１７Ａは、読み出し動作時における比較例Ｄ１を示す図であり、図１７Ｂは、読み出し動作時における第１実施形態Ｄ２を示す図である。ここで、比較例Ｄ１は、ｎ＋型半導体層にて構成された第１〜第４ソース線導電層３３Ｂａ〜３３Ｂｄ、及びｐ−型半導体層にて構成された柱状層３６Ｂを有するものとする。比較例の他の構成は、第１実施形態と同様とする。   Next, effects of the nonvolatile semiconductor memory device 100 according to the first embodiment D2 will be described with reference to FIGS. 17A and 17B while comparing with the comparative example (conventional example) D1. FIG. 17A is a diagram illustrating a comparative example D1 during the read operation, and FIG. 17B is a diagram illustrating the first embodiment D2 during the read operation. Here, the comparative example D1 includes the first to fourth source line conductive layers 33Ba to 33Bd configured by n + type semiconductor layers and the columnar layer 36B configured by p− type semiconductor layers. Other configurations in the comparative example are the same as those in the first embodiment.

また、図１７Ａ、図１７Ｂにおいては、メモリ素子ＭＣ２〜ＭＣ４のメモリゲート絶縁層３５（３５Ｂ）が、破壊されているものとする。一方、メモリ素子ＭＣ１のメモリゲート絶縁層３５（３５Ｂ）は、破壊されていないものとする。さらに、図１７Ａ、図１７Ｂにおいては、メモリ素子ＭＣ３からデータを読み出すものとする。ここで、読み出すメモリ素子ＭＣ３には、順方向のバイアスが印加され、読み出さないメモリ素子ＭＣ１、ＭＣ２、ＭＣ４には、逆方向バイアスが印加される。   17A and 17B, it is assumed that the memory gate insulating layer 35 (35B) of the memory elements MC2 to MC4 is destroyed. On the other hand, the memory gate insulating layer 35 (35B) of the memory element MC1 is not destroyed. Further, in FIGS. 17A and 17B, data is read from the memory element MC3. Here, a forward bias is applied to the memory element MC3 to be read, and a reverse bias is applied to the memory elements MC1, MC2, and MC4 that are not to be read.

比較例Ｄ１の柱状層３６Ｂの不純物濃度は、第１実施形態Ｄ２よりも低い。したがって、図１７Ａに示すように、比較例Ｄ１においては、読み出し時、柱状層３６Ｂ内に空乏層Ｅ１が広範囲にわたって広がる。したがって、比較例Ｄ１では、読み出すメモリ素子ＭＣ３に電圧が伝わらないおそれがある。   The impurity concentration of the columnar layer 36B of the comparative example D1 is lower than that of the first embodiment D2. Therefore, as shown in FIG. 17A, in the comparative example D1, the depletion layer E1 spreads over a wide range in the columnar layer 36B at the time of reading. Therefore, in Comparative Example D1, there is a possibility that the voltage is not transmitted to the memory element MC3 to be read.

一方、第１実施形態Ｄ２の柱状層３６の不純物濃度は、比較例Ｄ１よりも高い。したがって、図１７Ｂに示すように、第１実施形態Ｄ２においては、読み出し時、空乏層Ｅ２の形成される範囲は、比較例Ｄ１よりも抑制される。したがって、第１実施形態Ｄ２に係る不揮発性半導体記憶装置１００は、上記の比較例Ｄ１のような問題を解消することができる。   On the other hand, the impurity concentration of the columnar layer 36 of the first embodiment D2 is higher than that of the comparative example D1. Therefore, as shown in FIG. 17B, in the first embodiment D2, the range in which the depletion layer E2 is formed during reading is suppressed more than in the comparative example D1. Therefore, the nonvolatile semiconductor memory device 100 according to the first embodiment D2 can solve the problem as in the comparative example D1.

また、比較例Ｄ１において、第１〜第４ソース線導電層３３Ｂａ〜３３Ｂｄ（ｎ＋型半導体層）、及び柱状層３６Ｂ（ｐ−型半導体層）は、ｐｎダイオードを構成する。これに対し、第１実施形態Ｄ２において、第１〜第４ソース線導電層３３ａ〜３３ｄ（金属層）、及び柱状層３６（ｐ型半導体層）は、ショットキーダイオードＳＢＤを構成する。ここで、ショットキーダイオードＳＢＤは、ｐｎダイオードよりも順方向の電圧降下が低く、速いスイッチング速度を持つ。すなわち、第１実施形態Ｄ２は、比較例Ｄ１よりも優れたスイッチング特性を有する。また、電圧降下が低いので、第１実施形態Ｄ２は、メモリセルからの信号を大きくすることができ、もって動作の信頼性を向上させることができる。   In Comparative Example D1, the first to fourth source line conductive layers 33Ba to 33Bd (n + type semiconductor layer) and the columnar layer 36B (p − type semiconductor layer) constitute a pn diode. On the other hand, in the first embodiment D2, the first to fourth source line conductive layers 33a to 33d (metal layer) and the columnar layer 36 (p-type semiconductor layer) constitute a Schottky diode SBD. Here, the Schottky diode SBD has a lower voltage drop in the forward direction than the pn diode and has a fast switching speed. That is, the first embodiment D2 has switching characteristics superior to those of the comparative example D1. In addition, since the voltage drop is low, the first embodiment D2 can increase the signal from the memory cell, thereby improving the operation reliability.

[第２実施形態]
（第２実施形態に係る不揮発性半導体記憶の概略構成）
次に、図１８を参照して、第２実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。図１８は、第２実施形態に係る不揮発性半導体記憶装置のメモリ素子領域１Ａを示す回路図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Second Embodiment]
(Schematic configuration of nonvolatile semiconductor memory according to the second embodiment)
Next, a schematic configuration of the nonvolatile semiconductor memory device according to the second embodiment will be described with reference to FIG. FIG. 18 is a circuit diagram showing a memory element region 1A of the nonvolatile semiconductor memory device according to the second embodiment. Note that in the second embodiment, identical symbols are assigned to configurations similar to those in the first embodiment and descriptions thereof are omitted.

第２実施形態に係るメモリ素子領域１Ａは、図１８に示すように、第１実施形態と異なるメモリストリングＭＳａ（ＭＳａ（１，１）〜ＭＳ（１０、２０））を有する。メモリストリングＭＳａは、第１実施形態と異なるメモリ素子ＭＣａ１〜ＭＣａ４にて構成されている。   As shown in FIG. 18, the memory element region 1A according to the second embodiment includes memory strings MSa (MSa (1, 1) to MS (10, 20)) different from the first embodiment. The memory string MSa is composed of memory elements MCa1 to MCa4 different from the first embodiment.

メモリ素子ＭＣａ１〜ＭＣａ４は、第１実施形態と同様に、抵抗変化素子Ｒ、及びショットキーダイオードＳＢＤを有する。   Similarly to the first embodiment, the memory elements MCa1 to MCa4 include a resistance change element R and a Schottky diode SBD.

メモリ素子ＭＣａ１〜ＭＣａ４にて、抵抗変化素子Ｒ、及びショットキーダイオードＳＢＤは、第１実施形態と同様に、直列に接続されている。一方、第２実施形態においては、第１実施形態と異なり、抵抗素子Ｒの一端は、ショットキーダイオードＳＢＤのカソードに接続されている。第２実施形態において、同一のメモリストリングＭＳａにて、４つの抵抗変化素子Ｒの他端は、互いに共通接続されている。異なるメモリストリングＭＳａ（ＭＳａ（１、１）〜ＭＳａ（２０、１０））間にて、メモリ素子ＭＣａ１のショットキーダイオードＳＢＤのアノードは、ソース線ＳＬ１に共通接続されている。同様に、異なるメモリストリングＭＳａ間にて、メモリ素子ＭＣａ２のショットキーダイオードＳＢＤのアノードは、ソース線ＳＬ２に共通接続されている。同様に、異なるメモリストリングＭＳａ間にて、メモリ素子ＭＣ３ａのショットキーダイオードＳＢＤのアノードは、ソース線ＳＬ３に共通接続されている。同様に、異なるメモリストリングＭＳａ間にて、メモリ素子ＭＣ４ａのショットキーダイオードＳＢＤのアノードは、ソース線ＳＬ４に共通接続されている。   In the memory elements MCa1 to MCa4, the variable resistance element R and the Schottky diode SBD are connected in series as in the first embodiment. On the other hand, in the second embodiment, unlike the first embodiment, one end of the resistance element R is connected to the cathode of the Schottky diode SBD. In the second embodiment, the other ends of the four resistance change elements R are commonly connected to each other in the same memory string MSa. Between the different memory strings MSa (MSa (1, 1) to MSa (20, 10)), the anode of the Schottky diode SBD of the memory element MCa1 is commonly connected to the source line SL1. Similarly, between the different memory strings MSa, the anodes of the Schottky diodes SBD of the memory elements MCa2 are commonly connected to the source line SL2. Similarly, between the different memory strings MSa, the anodes of the Schottky diodes SBD of the memory elements MC3a are commonly connected to the source line SL3. Similarly, the anode of the Schottky diode SBD of the memory element MC4a is commonly connected to the source line SL4 between the different memory strings MSa.

（第２実施形態に係る不揮発性半導体記憶の具体的構成）
次に、第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。第２実施形態において、第１〜第４ソース線導電層３３ａ〜３３ｄは、例えば、Ｐｔ、ＷＣ、ＷＢ、ＴａＣ、Ｗ、Ｐｔ、ＴｉＮ、ＣｏＳｉ、Ｃｏのいずれかで構成されている。また、柱状層３６は、ｎ型の不純物がドープされたポリシリコン（ｐ−Ｓｉ）（ｎ型半導体）にて構成されている。柱状層３６は、第１〜第４ソース線導電層３３ａ〜３３ｄと共にショットキーダイオードＳＢＤを構成する不純物濃度をもつ半導体にて構成されている。 (Specific Configuration of Nonvolatile Semiconductor Memory According to Second Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device according to the second embodiment will be described. In the second embodiment, the first to fourth source line conductive layers 33a to 33d are made of, for example, any one of Pt, WC, WB, TaC, W, Pt, TiN, CoSi, and Co. The columnar layer 36 is composed of polysilicon (p-Si) (n-type semiconductor) doped with n-type impurities. The columnar layer 36 is composed of a semiconductor having an impurity concentration that constitutes the Schottky diode SBD together with the first to fourth source line conductive layers 33a to 33d.

（第２実施形態に係る不揮発性半導体記憶の効果）
第２実施形態に係る不揮発性半導体記憶の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有し、第１実施形態と同様の効果を奏する。 (Effects of Nonvolatile Semiconductor Memory According to Second Embodiment)
The effect of the nonvolatile semiconductor memory according to the second embodiment will be described. The nonvolatile semiconductor memory device according to the second embodiment has substantially the same configuration as that of the first embodiment, and has the same effects as those of the first embodiment.

[第３実施形態]
（第３実施形態に係る不揮発性半導体記憶の具体的構成）
次に、図１９Ａ〜図１９Ｃを参照して、第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１９Ａは、第３実施形態に係るメモリ素子領域１Ｂの上面図である。図１９Ｂは、図１９ＡのＡ−Ａ’断面図であり、図１９Ｃは、図１９ＡのＢ−Ｂ’断面図である。図１９Ａの右側は、配線層１０、及び選択トランジスタ２０の一部の層の上面を示している。また、図１９Ｂの左側は、後述するメモリ部３０Ａの上面を示している。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Third embodiment]
(Specific Configuration of Nonvolatile Semiconductor Memory According to Third Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device according to the third embodiment will be described with reference to FIGS. 19A to 19C. FIG. 19A is a top view of the memory element region 1B according to the third embodiment. 19B is a cross-sectional view taken along line AA ′ of FIG. 19A, and FIG. 19C is a cross-sectional view taken along line BB ′ of FIG. 19A. The right side of FIG. 19A shows the upper surface of the wiring layer 10 and some layers of the select transistor 20. Further, the left side of FIG. 19B shows an upper surface of a memory unit 30A described later. Note that in the third embodiment, identical symbols are assigned to configurations similar to those in the first and second embodiments and descriptions thereof are omitted.

メモリ素子領域１Ｂは、図１９Ｂ、図１９Ｃに示すように、第１及び第２実施形態と異なるメモリ層３０Ａを有する。メモリ層３０Ａは、第１実施形態異なる第１〜第４ソース線導電層３３Ａａ〜３３Ａｄ、及び柱状層３６Ａを有する。   As shown in FIGS. 19B and 19C, the memory element region 1B has a memory layer 30A different from the first and second embodiments. The memory layer 30A includes first to fourth source line conductive layers 33Aa to 33Ad and a columnar layer 36A different from the first embodiment.

第１〜第４ソース線導電層３３Ａａ〜３３Ａｄは、ｎ型の不純物がドープされたポリシリコン（ｐ−Ｓｉ）（ｎ型半導体）にて構成されている。第１〜第４ソース線導電層３３Ａａ〜３３Ａｄは、柱状層３６Ａと共にショットキーダイオードＳＢＤを構成する不純物濃度をもつ半導体にて構成されている。   The first to fourth source line conductive layers 33Aa to 33Ad are composed of polysilicon (p-Si) (n-type semiconductor) doped with n-type impurities. The first to fourth source line conductive layers 33Aa to 33Ad are made of a semiconductor having an impurity concentration that constitutes the Schottky diode SBD together with the columnar layer 36A.

柱状層３６Ａは、金属層にて構成されている。柱状層３６Ａは、例えば、Ｐｔ、ＷＣ、ＷＢ、ＴａＣ、Ｗ、Ｐｔ、ＴｉＮ、ＣｏＳｉ、Ｃｏのいずれかで構成されている。   The columnar layer 36A is composed of a metal layer. The columnar layer 36A is made of, for example, any one of Pt, WC, WB, TaC, W, Pt, TiN, CoSi, and Co.

上記メモリ層３０Ａの構成において、第１〜第４ソース線導電層３３Ａａ〜３３Ａｄ、及び柱状層３６Ａは、ショットキーダイオードＳＢＤとして機能する。   In the configuration of the memory layer 30A, the first to fourth source line conductive layers 33Aa to 33Ad and the columnar layer 36A function as a Schottky diode SBD.

（第３実施形態に係る不揮発性半導体記憶の効果）
次に、第３実施形態に係る不揮発性半導体記憶の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、高集積化可能であり、且つ低コストで製造可能である。 (Effects of Nonvolatile Semiconductor Memory According to Third Embodiment)
Next, the effect of the nonvolatile semiconductor memory according to the third embodiment will be described. As in the first embodiment, the nonvolatile semiconductor memory device according to the third embodiment can be highly integrated and can be manufactured at low cost.

さらに、第３実施形態に係る不揮発性半導体記憶装置において、柱状層３６Ａは、金属層にて構成されたている。したがって第３実施形態に係る不揮発性半導体記憶装置、その配線抵抗を低減させ、動作の信頼性を高めることができる。   Furthermore, in the nonvolatile semiconductor memory device according to the third embodiment, the columnar layer 36A is configured by a metal layer. Therefore, the nonvolatile semiconductor memory device according to the third embodiment, its wiring resistance can be reduced, and the operation reliability can be increased.

[第４実施形態]
（第４実施形態に係る不揮発性半導体記憶の具体的構成）
次に、図２０を参照して、第４実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２０は、第４実施形態に係るメモリ素子領域１Ｃの断面図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Fourth embodiment]
(Specific Configuration of Nonvolatile Semiconductor Memory According to Fourth Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device according to the fourth embodiment will be described with reference to FIG. FIG. 20 is a cross-sectional view of the memory element region 1C according to the fourth embodiment. Note that in the fourth embodiment, identical symbols are assigned to configurations similar to those in the first through third embodiments and descriptions thereof are omitted.

メモリ素子領域１Ｃにおいて、図２０に示すように、選択トランジスタ層２０は、第１実施形態と異なり、メモリ層３０の上層に位置する。また、配線層１０は、選択トランジスタ層２０の上層に位置する。   In the memory element region 1C, as shown in FIG. 20, the select transistor layer 20 is located in an upper layer of the memory layer 30 unlike the first embodiment. The wiring layer 10 is located above the selection transistor layer 20.

（第４実施形態に係る不揮発性半導体記憶の効果）
次に、第４実施形態に係る不揮発性半導体記憶の効果について説明する。第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有し、第１実施形態と同様の効果を奏する。 (Effects of Nonvolatile Semiconductor Memory According to Fourth Embodiment)
Next, effects of the nonvolatile semiconductor memory according to the fourth embodiment will be described. The nonvolatile semiconductor memory device according to the fourth embodiment has substantially the same configuration as that of the first embodiment, and has the same effects as those of the first embodiment.

さらに、第４実施形態に係る不揮発性半導体記憶装置は、配線層１０、及び選択トランジスタ層２０をメモリ層３０の上層に設けている。したがって、第４実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬ、及びワード線ＷＬの配線の自由度を高めることができる。   Further, in the nonvolatile semiconductor memory device according to the fourth embodiment, the wiring layer 10 and the select transistor layer 20 are provided in the upper layer of the memory layer 30. Therefore, the nonvolatile semiconductor memory device according to the fourth embodiment can increase the degree of freedom of wiring of the bit line BL and the word line WL.

[第５実施形態]
（第５実施形態に係る不揮発性半導体記憶の具体的構成）
次に、図２１を参照して、第５実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２１は、第５実施形態に係るメモリ素子領域１Ｄの断面図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。 [Fifth Embodiment]
(Specific Configuration of Nonvolatile Semiconductor Memory According to Fifth Embodiment)
Next, a specific configuration of the nonvolatile semiconductor memory device according to the fifth embodiment will be described with reference to FIG. FIG. 21 is a cross-sectional view of the memory element region 1D according to the fifth embodiment. Note that in the fifth embodiment, identical symbols are assigned to configurations similar to those in the first through fourth embodiments and descriptions thereof are omitted.

メモリ素子領域１Ｄは、第１実施形態と同様に、配線層１０、選択トランジスタ層２０、及びメモリ層３０を有する。メモリ素子領域１Ｄは、さらに、基板Ｂａと配線層１０との間に、制御回路層５０を有する。制御回路層５０は、メモリストリングＭＳ、選択トランジスタＳＴｒを制御する制御回路（例えば、センスアンプ、ローデコーダ）として機能する。   The memory element region 1D includes a wiring layer 10, a select transistor layer 20, and a memory layer 30 as in the first embodiment. The memory element region 1D further includes a control circuit layer 50 between the substrate Ba and the wiring layer 10. The control circuit layer 50 functions as a control circuit (for example, a sense amplifier or a row decoder) that controls the memory string MS and the selection transistor STr.

基板Ｂａは、その表面にベース領域Ｂａ１、及び一対のソース／ドレイン領域Ｂａ２、Ｂａ３を有する。例えば、ベース領域Ｂａ１が、ｐ型半導体にて構成され、ソース／ドレイン領域Ｂａ２、Ｂａ３が、ｎ型半導体にて構成されている。また、ベース領域Ｂａ１が、ｎ型半導体にて構成され、ソース／ドレイン領域Ｂａ２、Ｂａ３が、ｐ型半導体にて構成されていても良い。   The substrate Ba has a base region Ba1 and a pair of source / drain regions Ba2 and Ba3 on its surface. For example, the base region Ba1 is made of a p-type semiconductor, and the source / drain regions Ba2 and Ba3 are made of an n-type semiconductor. Further, the base region Ba1 may be composed of an n-type semiconductor, and the source / drain regions Ba2 and Ba3 may be composed of a p-type semiconductor.

制御回路層５０は、基板Ｂａの上面であって、ソース／ドレイン領域Ｂａ２、Ｂａ３を跨いで形成されたゲート絶縁層５１と、そのゲート絶縁層５１上に形成されたゲート導電層５２を有する。   The control circuit layer 50 includes a gate insulating layer 51 formed on the upper surface of the substrate Ba and straddling the source / drain regions Ba2 and Ba3, and a gate conductive layer 52 formed on the gate insulating layer 51.

また、制御回路層５０は、第１コンタクト層５３ａ、５３ｂ、５３ｃ、及び第１配線層５４ａ、５４ｂ、５４ｃを有する。第１コンタクト層５３ａ、５３ｂ、５３ｃは、各ソース／ドレイン領域Ｂａ２、Ｂａ３、ゲート導電層５２の上面に接して設けられ且つ積層方向に延びるように形成されている。第１配線層５４ａ、５４ｂ、５４ｃは、第１コンタクト層５３ａ，５３ｂ、５３ｃのそれぞれに接続されている。   The control circuit layer 50 includes first contact layers 53a, 53b, and 53c, and first wiring layers 54a, 54b, and 54c. The first contact layers 53a, 53b, and 53c are provided in contact with the upper surfaces of the source / drain regions Ba2 and Ba3 and the gate conductive layer 52, and are formed to extend in the stacking direction. The first wiring layers 54a, 54b, 54c are connected to the first contact layers 53a, 53b, 53c, respectively.

また、制御回路層５０は、第２コンタクト層５５ａ、５５ｂ、及び第２配線層５６ａ、５６ｂを有する。第２コンタクト層５５ａ、５５ｂは、第１配線層５４ａ、５４ｂの上面に接して設けられ且つ積層方向に延びるように形成されている。第２配線層５６ａ、５６ｂは、第２コンタクト層５５ａ、５５ｂのそれぞれに接続されている。   The control circuit layer 50 includes second contact layers 55a and 55b and second wiring layers 56a and 56b. The second contact layers 55a and 55b are provided in contact with the upper surfaces of the first wiring layers 54a and 54b and are formed to extend in the stacking direction. The second wiring layers 56a and 56b are connected to the second contact layers 55a and 55b, respectively.

上記制御回路層５０の構成において、ソース／ドレイン領域Ｂａ２、Ｂａ３、ゲート絶縁層５１、及びゲート導電層５２は、トランジスタＴｒとして機能する。   In the configuration of the control circuit layer 50, the source / drain regions Ba2, Ba3, the gate insulating layer 51, and the gate conductive layer 52 function as a transistor Tr.

（第５実施形態に係る不揮発性半導体記憶の効果）
次に、第５実施形態に係る不揮発性半導体記憶の効果について説明する。第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有し、第１実施形態と同様の効果を奏する。 (Effects of Nonvolatile Semiconductor Memory According to Fifth Embodiment)
Next, effects of the nonvolatile semiconductor memory according to the fifth embodiment will be described. The nonvolatile semiconductor memory device according to the fifth embodiment has substantially the same configuration as that of the first embodiment, and has the same effects as those of the first embodiment.

さらに、第５実施形態に係る不揮発性半導体記憶装置は、基板Ｂａと配線層１０との間に制御回路層５０を有する。したがって、第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも、その占有面積を縮小化することができる。   Furthermore, the nonvolatile semiconductor memory device according to the fifth embodiment includes a control circuit layer 50 between the substrate Ba and the wiring layer 10. Therefore, the non-volatile semiconductor memory device according to the fifth embodiment can reduce the occupied area as compared with the first embodiment.

［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。 [Other embodiments]
Although one embodiment of the nonvolatile semiconductor memory device has been described above, the present invention is not limited to the above-described embodiment, and various modifications, additions, substitutions, and the like can be made without departing from the spirit of the invention. Is possible.

本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略構成図である。1 is a schematic configuration diagram of a nonvolatile semiconductor memory device 100 according to a first embodiment of the present invention. メモリ素子領域１を示す回路図である。2 is a circuit diagram showing a memory element region 1. FIG. メモリ素子領域１の概略斜視図である。2 is a schematic perspective view of a memory element region 1. FIG. 図３の上面図である。FIG. 4 is a top view of FIG. 3. 図４ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 4A. 図４ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 4A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図５ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 5A. 図５ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 5A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図６ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 6A. 図６ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 6A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図７ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 7A. 図７ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 7A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図８ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 8A. 図８ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 8A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図９ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 9A. 図９ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 9A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図１０ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 10A. 図１０ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 10A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図１１ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 11A. 図１１ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 11A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図１２ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 12A. 図１２ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 12A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図１３ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 13A. 図１３ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 13A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図１４ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 14A. 図１４ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 14A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図１５ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 15A. 図１５ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 15A. 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the nonvolatile semiconductor memory device 100 in accordance with the first embodiment. 図１６ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 16A. 図１６ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 16A. 読み出し動作時における比較例Ｄ１を示す図である。It is a figure which shows the comparative example D1 at the time of read-out operation | movement. 読み出し動作時における第１実施形態Ｄ２を示す図である。It is a figure which shows 1st Embodiment D2 at the time of read-out operation | movement. 本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリ素子領域１Ａを示す回路図である。FIG. 6 is a circuit diagram showing a memory element region 1A of a nonvolatile semiconductor memory device according to a second embodiment of the present invention. 本発明の第３実施形態に係るメモリ素子領域１Ｂの上面図である。FIG. 6 is a top view of a memory element region 1B according to a third embodiment of the present invention. 図１９ＡのＡ−Ａ’断面図である。It is A-A 'sectional drawing of FIG. 19A. 図１９ＡのＢ−Ｂ’断面図である。It is B-B 'sectional drawing of FIG. 19A. 本発明の第４実施形態に係るメモリ素子領域１Ｃの断面図である。It is sectional drawing of 1 C of memory element area | regions concerning 4th Embodiment of this invention. 本発明の第５実施形態に係るメモリ素子領域１Ｄの断面図である。It is sectional drawing of memory element area | region 1D based on 5th Embodiment of this invention.

符号の説明Explanation of symbols

１、１Ａ〜１Ｄ…メモリ素子領域、 ２…ビット線駆動回路、 ３…ワード線駆動回路、 ４…ソース線駆動回路、 １０…配線層、 ２０…選択トランジスタ層、 ３０、３０Ａ…メモリ層、 ５０…制御回路層、 Ｂａ…基板、 ＭＳ、ＭＳａ…メモリストリング、 ＭＣ１〜ＭＣ４、ＭＣａ１〜ＭＣａ４…メモリ素子、 ＳＢＤ…ショットキーダイオード、Ｒ…抵抗変化素子、１００…不揮発性半導体記憶装置。   DESCRIPTION OF SYMBOLS 1, 1A-1D ... Memory element area | region, 2 ... Bit line drive circuit, 3 ... Word line drive circuit, 4 ... Source line drive circuit, 10 ... Wiring layer, 20 ... Selection transistor layer, 30, 30A ... Memory layer, 50 ... Control circuit layer, Ba ... Substrate, MS, MSa ... Memory string, MC1 to MC4, MCa1 to MCa4 ... Memory element, SBD ... Schottky diode, R ... Variable resistance element, 100 ... Nonvolatile semiconductor memory device.

Claims (5)

メモリ素子を複数有する複数のメモリ素子群を備え、
前記メモリ素子群は、
積層方向に伸びる第１柱状層と、
前記第１柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第１絶縁層と、
前記第１絶縁層を介して前記第１柱状層を取り囲むように形成された第１導電層とを備え、
前記第１導電層は、金属にて構成され、
前記第１柱状層は、破壊された第１絶縁層を介して前記第１導電層と接することにより前記第１導電層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されている
ことを特徴とする不揮発性半導体記憶装置。 A plurality of memory element group including a plurality of memory devices,
The memory element group includes:
A first columnar layer extending in the stacking direction;
A first insulating layer that is formed on a side surface of the first columnar layer and functions as a resistance change element, and is destroyed by applying a predetermined voltage ;
A first conductive layer formed so as to surround the first columnar layer via the first insulating layer,
The first conductive layer is made of metal,
The first columnar layer functions as a Schottky diode together with the first conductive layer by contacting the first conductive layer via the destroyed first insulating layer, and an impurity concentration for configuring the Schottky diode A non-volatile semiconductor memory device, comprising: 前記メモリ素子群を制御する制御回路を備え、
前記制御回路は、前記メモリ素子群の下層に形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 A control circuit for controlling the memory element group;
The nonvolatile semiconductor memory device according to claim 1, wherein the control circuit is formed in a lower layer of the memory element group. 前記メモリ素子群の一端に接続され、前記メモリ素子群への導通を制御する選択トランジスタを備え、
前記選択トランジスタは、
前記第１柱状層の上面又は下面から積層方向にのびる第２柱状層と、
前記第２柱状層の側面に形成された第２絶縁層と、
前記第２絶縁層を介して前記第２柱状層を取り囲むように形成された第２導電層とを備える
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。 A selection transistor connected to one end of the memory element group and controlling conduction to the memory element group;
The selection transistor is:
A second columnar layer extending in the stacking direction from the upper surface or the lower surface of the first columnar layer;
A second insulating layer formed on a side surface of the second columnar layer;
3. The nonvolatile semiconductor memory device according to claim 1, further comprising: a second conductive layer formed so as to surround the second columnar layer with the second insulating layer interposed therebetween. メモリ素子を複数有する複数のメモリ素子群を備え、
前記メモリ素子群は、
積層方向に伸びる第１柱状層と、
前記第１柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第１絶縁層と、
前記第１絶縁層を介して前記第１柱状層を取り囲むように形成された第１導電層とを備え、
前記第１柱状層は、金属にて構成され、
前記第１導電層は、破壊された第１絶縁層を介して前記第１柱状層と接することにより前記第１柱状層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されている
ことを特徴とする不揮発性半導体記憶装置。 A plurality of memory element group including a plurality of memory devices,
The memory element group includes:
A first columnar layer extending in the stacking direction;
A first insulating layer that is formed on a side surface of the first columnar layer and functions as a resistance change element, and is destroyed by applying a predetermined voltage ;
A first conductive layer formed so as to surround the first columnar layer via the first insulating layer,
The first columnar layer is made of metal,
The first conductive layer functions as a Schottky diode together with the first columnar layer by contacting the first columnar layer via the destroyed first insulating layer, and an impurity concentration for configuring the Schottky diode A non-volatile semiconductor memory device, comprising: 前記メモリ素子群を制御する制御回路を備え、
前記制御回路は、前記メモリ素子群の下層に形成されている
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。 A control circuit for controlling the memory element group;
The nonvolatile semiconductor memory device according to claim 4, wherein the control circuit is formed in a lower layer of the memory element group.
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