CN107611126B - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置，所述半导体装置包括：基底；位线结构，位于基底上；第一接触结构，位于位线结构的侧壁上；第二接触结构，位于位线结构上并且跨过位线结构与第一接触结构分隔开；以及绝缘图案，位于位线结构与第一接触结构之间。第二接触结构覆盖位线结构的顶表面的至少一部分。绝缘图案包括从绝缘图案的与位线结构直接相邻的侧壁突出的突起。突起沿与基底的顶表面平行的第一方向突出。

Description

半导体装置
本申请要求于2016年7月12日提交的第10-2016-0087821号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思涉及半导体装置，更具体地，涉及具有增强的可靠性的半导体装置。
背景技术
由于半导体装置的诸如尺寸小、多功能和/或低制造成本等特点，因此半导体装置可以在电子工业中占有重要低位。半导体装置可被分类为存储逻辑数据的半导体存储器装置、处理逻辑数据操作的半导体逻辑装置或者兼具存储器和逻辑元件的混合半导体装置。
对具有高速度和/或低操作电压的半导体装置的需求已日益增加。为满足上述需求，半导体装置已经更加高度集成。半导体装置的高集成度会导致半导体装置的可靠性的劣化。然而，随着电子工业的进步，对半导体装置的高可靠性的需求会日益增加。
发明内容
本发明构思的实施例提供了一种能够将组件电分离以使其电分开的半导体装置。
本发明构思的实施例提供了一种具有高可靠性的半导体装置。
然而，本发明构思不限于在此提及的被描述的实施例。
根据本发明构思的一些实施例。一种半导体装置包括在其上具有导电接触结构的基底。导电接触结构分别包括第一导电图案和在第一导电图案上堆叠的第二导电图案，第二导电图案的材料与第一导电图案的材料不同。不对称的绝缘图案将导电接触结构彼此电隔离。不对称的绝缘图案包括从其第一侧壁表面侧向延伸到导电接触结构中的一个导电接触结构的第一导电图案中的突起。不对称的绝缘图案的与第一侧壁表面相对的第二侧壁表面不具有突起并且沿着导电接触结构中的另一个导电接触结构的第二导电图案延伸。
根据本发明构思的一些实施例，一种半导体装置可以包括：基底；位线结构，位于基底上；第一接触结构，位于位线结构的侧壁上；第二接触结构，位于位线结构上并且跨过位线结构与第一接触结构分隔开；绝缘图案，位于位线结构与第一接触结构之间。第二接触结构可以在位线结构的顶表面的至少一部分上延伸或者覆盖位线结构的顶表面的至少一部分。绝缘图案可以包括从绝缘图案的与位线结构最为相邻的侧壁突出的突起。突起可以沿与基底的顶表面平行的第一方向突出。
根据本发明构思的一些实施例，一种半导体装置可以包括：基底；位线结构，位于基底上；第一接触结构，位于位线结构的侧壁上；第二接触结构，位于位线结构上并且跨过位线结构与第一接触结构分隔开；绝缘图案，位于位线结构与第一接触结构之间。第二接触结构可以在位线结构的顶表面的至少一部分上延伸或者覆盖位线结构的顶表面的至少一部分。绝缘图案可以包括在位线结构与第一接触结构之间的突起。突起可以在与基底的顶表面交叉的方向上从绝缘图案的底表面突出。
附图说明
图1是示出根据本发明构思的一些实施例的半导体装置的平面图。
图2示出沿着图1的线I-I'和线II-II'截取的剖视图。
图3是用于解释根据本发明构思的一些实施例的半导体装置的制造方法的平面图。
图4至图6示出沿着图3的线I-I'和线II-II'截取的剖视图。
图7是示出根据本发明构思的一些实施例的半导体装置的平面图。
图8示出沿着图7的线I-I'和线II-II'截取的剖视图。
图9是示出根据本发明构思的一些实施例的半导体装置的平面图。
图10示出沿着图9的线I-I'和线II-II'截取的剖视图。
图11示出与图1的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
图12至图14是与图1的线I-I'和线II-II'对应的用于解释根据本发明构思的一些实施例的半导体装置的制造方法的剖视图。
图15示出与图7的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
图16示出与图9的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
图17示出与图1的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
图18至图21是与图3的线I-I'和线II-II'对应的用于解释根据本发明构思的一些实施例的半导体装置的制造方法的剖视图。
图22示出与图7的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
图23示出与图9的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
图24示出与图9的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
图25至图27是与图9的线I-I'和线II-II'对应的用于解释根据本发明构思的一些实施例的半导体装置的制造方法的剖视图。
图28示出与图9的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
图29是示出根据本发明构思的一些实施例的半导体装置的平面图。
图30是沿着图29的线Ι-Ι'截取的剖视图。
图31是与图29的线I-I'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
图32是与图29的线I-I'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。
具体实施方式
图1是示出根据本发明构思的一些实施例的半导体装置的平面图。图2示出沿着图1的线I-I'和线II-II'截取的剖视图。
参照图1和图2，可以提供基底100。基底100可以是半导体基底。例如，基底100可以是体硅(bulk silicon)基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或通过执行选择性外延生长(SEG)获得的外延层基底。
有源区110可以设置在基底100的上部。如在平面图中所示，有源区110可以具有沿与第一方向D1和第二方向D2交叉的第三方向D3延伸的条状。第一方向D1、第二方向D2和第三方向D3可以平行于基底100的顶表面102。在一些实施例中，多个有源区110可以在基底100的上部上设置为彼此分开。
基底100的上部可以设置有限定有源区110的器件隔离层120。如在平面图中所示，器件隔离层120可以围绕有源区110。器件隔离层120可以设置在多个有源区110之间。例如，器件隔离层120可以填充在多个有源区110之间。器件隔离层120可以包括绝缘材料(例如，氧化硅层、氮化硅或氮氧化硅)。
源/漏极区130可以设置在有源区110中。源/漏极区130可以具有第一导电类型。例如，源/漏极区130可以具有n型或p型的导电性。
字线结构200可以设置在基底100中。字线结构200可以是掩埋在基底100中的掩埋字线结构。字线结构200可以沿第一方向D1延伸。字线结构200可以包括字线图案210、栅极介电层220和覆盖图案230。
字线图案210可以掩埋在基底100中。例如，字线图案210可以具有设置在比基底100的顶表面102低的位置的顶表面。字线图案210可以沿第一方向D1延伸。字线图案210可以包括导电材料。例如，字线图案210可以包括多晶硅、掺杂多晶硅、金属或金属硅化物。
栅极介电层220可以设置在字线图案210与基底100之间。栅极介电层220可以沿着字线图案210的底表面和侧表面延伸。栅极介电层220可以包括绝缘材料。在一些实施例中，栅极介电层220可以是设置在栅电极与沟道之间的绝缘层。例如，栅极介电层220可以包括氧化硅、氮氧化硅、具有比氧化硅的介电常数高的介电常数的高k介电材料或者它们的任意组合。
覆盖图案230可以设置在字线图案210和栅极介电层220上。覆盖图案230可以沿着字线图案210的顶表面和栅极介电层220的顶表面延伸。覆盖图案230可以具有与基底100的顶表面102共面的顶表面。覆盖图案230可以包括绝缘材料。例如，覆盖图案230可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。
在一些实施例中，可以设置多个字线结构200。多个字线结构200可以沿第二方向D2布置。例如，多个字线结构200可以以相同的间隔彼此分隔开。单个有源区110可以具有贯穿该有源区的沿第二方向D2彼此直接相邻的一对字线结构200。
缓冲层140可以设置在基底100上。缓冲层140可以在基底100的顶表面102和覆盖图案230的顶表面上延伸，或者覆盖基底100的顶表面102和覆盖图案230的顶表面。缓冲层140可以包括单层或多层。缓冲层140可以包括绝缘材料。例如，缓冲层140可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。
位线节点接触件340可以设置在有源区110中。位线节点接触件340可以设置在彼此直接相邻的字线结构200之间。例如，位线节点接触件340可以设置在有源区110的中部中。例如，位线节点接触件340可以沿与基底100的顶表面102垂直的第四方向D4延伸。位线节点接触件340可以电连接到源/漏极区130。例如，位线节点接触件340可以在贯穿有源区110的一部分和缓冲层140之后与源/漏极区130直接接触。位线节点接触件340可以水平地或侧向地(laterally)与器件隔离层120和缓冲层140分隔开。如图1和图2中未示出的，位线节点接触件340可以水平地或侧向地与有源区110分隔开。位线节点接触件340可以具有与缓冲层140的顶表面共面的顶表面。位线节点接触件340可包括导电材料。例如，位线节点接触件340可包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨(W)、钛(Ti)、钽(Ta)或它们的任意组合)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属-半导体化合物(例如，金属硅化物)或者它们的任意组合。
在一些实施例中，多个位线节点接触件340可以设置在有源区110中。多个位线节点接触件340可以沿第二方向D2布置。例如，多个位线节点接触件340可以沿第二方向D2以相同的间隔彼此分隔开。多个位线节点接触件340可以沿第一方向D1布置。例如，多个位线节点接触件340可以沿第一方向D1以相同的间隔彼此分隔开。
位线结构300可以设置在基底100上。位线结构300可以沿第二方向D2延伸。位线结构300的一部分可以设置在缓冲层140上。位线结构300的另一部分可以设置在位线节点接触件340上。位线结构300可以包括位线图案310、覆盖图案320和一对分隔件330。图2示出了该对分隔件330。
位线结构300可包括设置在位线节点接触件340上的位线图案310。位线图案310可以沿第二方向D2延伸。位线图案310可以电连接到位线节点接触件340。例如，位线图案310的一部分可以与位线节点接触件340直接接触。位线图案310的另一部分可以与缓冲层140直接接触。位线图案310可以包括导电材料。例如，位线图案310可包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨(W)、钛(Ti)、钽(Ta)或它们的任意组合)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属-半导体化合物(例如，金属硅化物)或者它们的任意组合。在位线图案310包括金属材料的情况下，位线图案310可以包括钨(W)、铝(Al)、铜(Cu)、镍(Ni)、钴(Co)、其合金或者它们的任意组合。
与图2中所示的不同，位线图案310可以包括下位线图案和设置在下位线图案上的上位线图案。下位线图案和上位线图案可以包括彼此不相同的材料。例如，下位线图案可以包括多晶硅或掺杂多晶硅，上位线图案可以包括金属。在一些实施例中，可以在下位线图案与上位线图案之间设置扩散阻挡层，从而能够减少或防止上位线图案中包括的材料扩散到下位线图案内。
覆盖图案320可以设置在位线图案310上。覆盖图案320可以沿着位线图案310的顶表面在第二方向D2上延伸。覆盖图案320可以在第四方向D4上具有厚度。例如，覆盖图案320的厚度可以大于位线图案310的在第四方向D4上的厚度。覆盖图案320可以包括绝缘材料。例如，覆盖图案320可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。例如，覆盖图案320可以包括SiN。
该对分隔件330可以设置在位线图案310和覆盖图案320的侧壁上。例如，该对分隔件330可以在位线图案310的相对侧壁上延伸，或者覆盖位线图案310的相对侧壁。例如，该对分隔件330可以在覆盖图案320的相对侧壁上延伸，或者覆盖覆盖图案320。该对分隔件330可以延伸到位线节点接触件340的侧壁上。该对分隔件330可以在位线节点接触件340的侧壁上延伸，或者覆盖位线节点接触件340的侧壁。该对分隔件330可以沿着位线图案310和覆盖图案320的侧壁在第二方向D2上延伸。该对分隔件330可以跨过位线图案310和覆盖图案320沿第一方向D1彼此分隔开。该对分隔件330中的每个可以在第一方向D1上具有宽度。该对分隔件330中的每个可以具有其在相应分隔件330的上部的尺寸小于在相应分隔件330的下部的尺寸的宽度。例如，该对分隔件330中的每个可以具有其尺寸沿着从下部向上部的方向逐渐减小的宽度。分隔件330可以包括绝缘材料。例如，分隔件330可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。例如，分隔件330可以包括SiN。
在一些实施例中，多个位线结构300可以设置在基底100上。多个位线结构300可以沿第一方向D1布置。例如，多个位线结构300可以沿第一方向D1以相同的间隔彼此分隔开。
接触结构400和分隔图案440可以设置在彼此直接相邻的一对位线结构300之间。接触结构400和分隔图案440可以沿第二方向D2交替地布置。例如，分隔图案440可以沿第二方向D2布置并且可以竖直地与字线结构200叠置。接触结构400可以设置在分隔图案440之间。
分隔图案440可以设置在缓冲层140上。分隔图案440可以沿第四方向D4延伸。分隔图案440中的每个可以具有凹的顶表面。在一些实施例中，可以执行蚀刻工艺以形成分隔图案440中的每个的凹的顶表面。分隔图案440可以具有其高度比相对侧壁的高度高的一个侧壁。分隔图案440可以包括绝缘材料。例如，分隔图案440可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。例如，分隔图案440可以包括SiBCN、SiCN、SiOCN、SiN或它们的任意组合。
接触结构400可以包括存储节点接触件430、第一导电图案410和第二导电图案420。接触结构400可以具有设置在基底100中的下部。例如，接触结构400的下部可以设置在当基底100的上部凹进时形成的区域中。接触结构400可以沿着彼此直接相邻的一对分隔件330中的一个的侧壁延伸并且因此在位线结构300的顶表面上延伸或者覆盖位线结构300的顶表面。其顶表面被接触结构400覆盖的位线结构300可以是与该接触结构400直接相邻的一对位线结构300中的一个。所述一对分隔件330中的一个分隔件可以是所述一对位线结构300中的一个位线结构所包括的分隔件330。
存储节点接触件430可以设置在彼此直接相邻的字线结构200之间。存储节点接触件430可以贯穿基底100的一部分和缓冲层140。存储节点接触件430可以具有被设置在基底100中的下部。存储节点接触件430可以电连接到源/漏极区130。例如，存储节点接触件430可以与源/漏极区130直接接触。存储节点接触件430可以沿第四方向D4延伸并且因此在与存储节点接触件430直接相邻的一对分隔件330的下侧壁上延伸或者覆盖与存储节点接触件430直接相邻的一对分隔件330的下侧壁。存储节点接触件430可以具有与基底100的顶表面102平行的顶表面，但本发明构思不限于此。存储节点接触件430可以包括导电材料。例如，存储节点接触件430可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨(W)、钛(Ti)、钽(Ta)或它们的任意组合)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属-半导体化合物(例如，金属硅化物)或者它们的任意组合。
在一些实施例中，多个存储节点接触件430可以设置在彼此直接相邻的一对位线结构300之间。多个存储节点接触件430可以沿第二方向D2布置。例如，多个存储节点接触件430可以沿第二方向D2以相同的间隔彼此分隔开。字线结构200可以设置在沿第二方向D2彼此直接相邻并且彼此分隔开的一对存储节点接触件430之间。
第一导电图案410可以在存储节点接触件430的顶表面上延伸，或者覆盖存储节点接触件430的顶表面。第一导电图案410可以沿着与第一导电图案410直接相邻的一对分隔件330的侧壁延伸。第一导电图案410可以在与第一导电图案410直接相邻的一对位线结构300中的一个位线结构的顶表面上延伸，或者覆盖与第一导电图案410直接相邻的一对位线结构300中的一个位线结构的顶表面。第一导电图案410可以在与第一导电图案410直接相邻的所述一对分隔件330中的一个分隔件的侧壁上延伸，或者覆盖与第一导电图案410直接相邻的所述一对分隔件330中的一个分隔件的侧壁。第一导电图案410可以在与第一导电图案410直接相邻的所述一对分隔件330中的另一个分隔件的下侧壁上延伸，或者覆盖与第一导电图案410直接相邻的所述一对分隔件330中的另一个分隔件的下侧壁。换言之，第一导电图案410可以暴露与第一导电图案410直接相邻的所述一对分隔件330中的另一个分隔件的上侧壁。在一些实施例中，第一导电图案410可以在位线结构300的顶表面上、分隔件330的彼此面对的侧壁上以及存储节点接触件430的顶表面上共形地延伸，或者共形地覆盖位线结构300的顶表面、分隔件330的彼此面对的侧壁以及存储节点接触件430的顶表面。第一导电图案410可以沿着分隔图案440的侧壁延伸。例如，第一导电图案410可以在彼此直接相邻的一对分隔图案440的面对的侧壁上延伸，或者覆盖彼此直接相邻的一对分隔图案440的面对的侧壁。如图2中未示出的，第一导电图案410可以延伸到分隔图案440的顶表面上。在一些实施例中，第一导电图案410可以在存储节点接触件430的顶表面和彼此直接相邻的一对分隔图案440的面对的侧壁上共形地延伸，或者共形地覆盖存储节点接触件430的顶表面和彼此直接相邻的一对分隔图案440的面对的侧壁。
第一导电图案410可以包括第一端面414A和第二端面414B。第一端面414A可以与相邻的位线结构300中的一个位线结构直接相邻。例如，第一端面414A可以布置在相邻的位线结构300中的一个位线结构的顶表面上。第二端面414B可以与该相邻的位线结构300中的另一个位线结构直接相邻。例如，第二端面414B可以布置在该相邻的位线结构300中的另一个位线结构的分隔件330的侧壁上。例如，第一端面414A和第二端面414B可以沿第一方向D1彼此分隔开。与下面描述的数据存储元件600直接相邻的第一导电图案410可以包括第三端面416A和第四端面416B。例如，第三端面416A和第四端面416B中的每个可以布置在分隔图案440的顶表面上。例如，第三端面416A和第四端面416B可以沿第二方向D2彼此分隔开。位于相邻的数据存储元件600之间的第一导电图案410可以包括第五端面418A和第六端面418B。例如，第五端面418A和第六端面418B中的每个可以布置在分隔图案440的侧壁上。例如，第五端面418A和第六端面418B可以沿第二方向D2彼此分隔开。第一端面414A、第二端面414B、第三端面416A、第四端面416B、第五端面418A和第六端面418B可以是凹的。例如，第一端面414A、第二端面414B、第三端面416A、第四端面416B、第五端面418A和第六端面418B可以是向第一导电图案410内部突起的圆的表面。
第一端面414A可以在位线结构300的顶表面上远离位线结构300的侧壁水平地或侧向地移动或延伸，从而可以暴露位线结构300的顶表面。第三端面416A可以在分隔图案440的顶表面上远离分隔图案440的侧壁水平地或侧向地移动或延伸，从而可以暴露分隔图案440的顶表面。第五端面418A可以在分隔图案440的侧壁上在分隔图案440的顶表面的下方竖直地移动或延伸，从而可以暴露分隔图案440的侧壁。
第二端面414B可以在分隔件330的侧壁上布置在低于分隔件330的顶表面的位置，从而可以暴露分隔件330的侧壁或者使分隔件330的侧壁无第一导电图案410。第四端面416B可以在分隔图案440的顶表面上远离分隔图案440的侧壁水平地或侧向地移动或延伸，从而可以暴露分隔图案440的顶表面。第六端面418B可以在分隔图案440的侧壁上在分隔图案440的顶表面的下方竖直地移动或延伸，从而可以暴露分隔图案440的侧壁。
第一导电图案410可以是减少或防止第二导电图案420的金属元素扩散到位线结构300的分隔件330和覆盖图案320中的扩散阻挡图案。第一导电图案410可以包括导电材料。例如，第一导电图案可以包括TiN、Ti/TiN、TiSiN、TaN、WN或它们的任意组合。
第二导电图案420可以设置在第一导电图案410上。第二导电图案420可以在第一导电图案410的顶表面上延伸，或者覆盖第一导电图案410的顶表面。第一导电图案410的第一端面414A和第二端面414B可以被第二导电图案420和位线结构300暴露。第二导电图案420可以具有设置在位线结构300之间的下部。第二导电图案420的下部可以与存储节点接触件430竖直地叠置。第二导电图案420可以沿第一导电图案410延伸。第二导电图案420可以具有与位线结构300竖直地叠置的上部。第二导电图案420的上部可以设置在覆盖位线结构300的顶表面的第一导电图案410上。第二导电图案420可以包括与基底100的顶表面102平行的第一顶表面。在一些实施例中，第二导电图案420的第一顶表面可以与位线结构300竖直地叠置。第二导电图案420还可以包括凹的第二顶表面。在一些实施例中，第二导电图案420的第二顶表面可以与存储节点接触件430竖直地叠置。例如，第二导电图案420的第二顶表面可以是朝向存储节点接触件430突起的圆的表面。
第二导电图案420可以设置在彼此直接相邻的分隔图案440之间。第二导电图案420可以设置在彼此直接相邻的分隔图案440所包括的面对的侧壁中的长侧壁之间，并且设置在彼此直接相邻的分隔图案440所包括的面对的侧壁中的短侧壁之间。第二导电图案420可以填充一对分隔图案440之间的空间。第二导电图案420可以与存储节点接触件430竖直地叠置。第二导电图案420可以沿着第一导电图案410的顶表面延伸。
在第二导电图案420设置在彼此直接相邻的分隔图案440所包括的面对的侧壁中的长侧壁之间的情况下，第二导电图案420可以延伸到该对分隔图案440的顶表面上。例如，第二导电图案420的上部可以设置在该对分隔图案440的顶表面上。第一导电图案410的第三端面416A和第四端面416B可以被第二导电图案420和分隔图案440暴露。第二导电图案420的端部可以侧向地突出超出或超过第一导电图案410的端部。第二导电图案420的端部可以因此具有被第一导电图案410的端部暴露的底表面。
在第二导电图案420设置在彼此直接相邻的分隔图案440所包括的面对的侧壁中的短侧壁之间的情况下，第二导电图案420的顶表面可以布置在与该对分隔图案440的顶表面相同或者比该对分隔图案440的顶表面低的位置。第一导电图案410的第五端面418A和第六端面418B可以被第二导电图案420和分隔图案440暴露。第二导电图案420的端部可以竖直地突出超出或超过第一导电图案410的端部。第二导电图案420的端部可以因此具有被第一导电图案410的端部暴露的侧壁。
第二导电图案420可以具有与第一导电图案410的材料不同的材料。第二导电图案420可以包括导电材料。例如，第二导电图案420可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨(W)、钛(Ti)、钽(Ta)或其组合)或者它们的任意组合。在一些实施例中，多个第二导电图案420可以设置在第一导电图案410上。多个第二导电图案420可以物理地且电气地彼此分离。
绝缘图案500可以设置在接触结构400之间。绝缘图案500可以填充在接触结构400之间。绝缘图案500可以设置在第二导电图案420的凹的顶表面上。绝缘图案500可以具有与第二导电图案420的与基底100的顶表面102平行的顶表面共面的顶表面。绝缘图案500可以暴露如上所述的第二导电图案420的与基底100的顶表面102平行的顶表面。如在平面图中所示，绝缘图案500可以围绕第二导电图案420的与基底100的顶表面102平行的顶表面。绝缘图案500可以包括绝缘材料。例如，绝缘图案500可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。
绝缘图案500可以在相邻的位线结构300之间不对称，绝缘图案500可以包括从其一个侧壁水平地或侧向地突出的第一突起510，而其相对的侧壁没有这样的第一突起510。第一突起510中的一个可以设置在位线结构300的顶表面与接触结构400之间。第一突起510中的另一个可以设置在分隔图案440的顶表面与接触结构400之间。第一突起510中的一个可以具有与位线结构300的顶表面、第一导电图案410的第一端面414A和第二导电图案420的端部的底表面相接触的表面。第一突起510中的一个可以具有与第一端面414A对应的凸的侧壁。第一突起510中的另一个可以具有与分隔图案440的顶表面、第一导电图案410的第三端面416A和第二导电图案420的端部的底表面相接触的表面。第一突起510中的另一个可以具有与第三端面416A对应的凸的侧壁。第一突起510中的另一个可以具有与分隔图案440的顶表面、第一导电图案410的第四端面416B和第二导电图案420的端部的底表面相接触的表面。第一突起510中的另一个可以具有与第四端面416B对应的凸的侧壁。第一突起510中的每个可以在与其突出的方向垂直的方向上具有厚度。第一突起510中的每个的厚度可以基本上与第一导电图案410的厚度相同。
绝缘图案500可以包括从其底表面竖直突出的第二突起520。第二突起520中的一个可以设置在位线结构300的侧壁与接触结构400之间。第二突起520中的另一个可以设置在分隔图案440的侧壁与接触结构400之间。第二突起520中的一个可以具有与位线结构300的侧壁、第一导电图案410的第二端面414B和第二导电图案420的端部的侧壁相接触的表面。第二突起520中的一个可以具有与第二端面414B对应的凸的底表面。第二突起520中的另一个可以具有与分隔图案440的侧壁、第一导电图案410的第五端面418A和第二导电图案420的端部的侧壁相接触的表面。第二突起520中的另一个可以具有与第五端面418A对应的凸的底表面。第二突起520中的另一个可以具有与分隔图案440的侧壁、第一导电图案410的第六端面418B和第二导电图案420的端部的侧壁相接触的表面。第二突起520中的另一个可以具有与第六端面418B对应的凸的侧壁。第二突起520中的每个可以在与其突出的方向垂直的方向上具有厚度。第二突起520中的每个的厚度可以基本上与第一导电图案410的厚度相同。
数据存储元件600可以设置在接触结构400上。在一些实施例中，数据存储元件600中的每个可以包括电容器。例如，数据存储元件600中的每个可以包括顺序堆叠的底电极、介电层和顶电极。
图3是用于解释根据本发明构思的一些实施例的半导体装置的制造方法的平面图。图4、图5和图6是沿着图3的线I-I'和线II-II'截取的剖视图。
参照图3和图4，可以通过在基底100中形成器件隔离层120来限定有源区110。可以通过在基底100中形成沟槽，然后用绝缘材料填充沟槽来获得器件隔离层120。如在平面图中所示，有源区110可以具有沿第三方向D3延伸的条状。例如，基底100可以是体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或通过执行选择性外延生长(SEG)获得的外延层基底。例如，器件隔离层120可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。
可以在每个有源区110中形成源/漏极区130。可以通过在基底100上形成离子注入掩模，然后对被离子注入掩模暴露或通过离子注入掩模暴露的基底100执行离子注入工艺来获得源/漏极区130。可选地，可以在没有离子注入掩模的情况下实施离子注入工艺。
可以在基底100中形成字线结构200。形成字线结构200的步骤可包括在基底100中形成沟槽的工艺和在沟槽中形成字线结构200的工艺。可以实施蚀刻工艺以形成沟槽。例如，可以利用蚀刻掩模通过干法蚀刻工艺形成沟槽。沟槽可以沿第一方向D1延伸。沟槽可以沿第二方向D2布置。例如，沟槽可以沿第二方向D2以相同的间隔彼此分隔开。
在沟槽中形成字线结构200的步骤可以包括形成栅极介电层220的工艺、形成字线图案210的工艺和形成覆盖图案230的工艺。在一些实施例中，可以通过沉积或热氧化工艺来形成栅极介电层220。栅极介电层220可以在沟槽的表面上共形地延伸或者共形地覆盖沟槽的表面。栅极介电层220可以包括绝缘材料。例如，栅极介电层220可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。
可以在被栅极介电层220围绕的沟槽中形成字线图案210。可以通过在栅极介电层220上形成填充沟槽的导电材料层并且对导电材料层执行蚀刻工艺以将导电材料层的一部分留在沟槽的下部中来获得字线图案210。字线图案210可以包括导电材料。例如，字线图案210可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨(W)、钛(Ti)、钽(Ta)或它们的任意组合)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属-半导体化合物(例如，金属硅化物)或者它们的任意组合。
可以在沟槽的剩余的空间中形成覆盖图案230。覆盖图案230可以形成在字线图案210和栅极介电层220上，并且可以完全地填充沟槽。覆盖图案230可以包括绝缘材料。例如，覆盖图案230可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。
可以在基底100上形成缓冲层140。缓冲层140可以包括单层或多层。缓冲层140可以包括绝缘材料。例如，缓冲层140可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。
可以在有源区110中形成位线节点接触件340以贯穿基底100的一部分和缓冲层140。形成位线节点接触件340的步骤可以包括形成位线节点接触孔的工艺和在位线节点接触孔中形成位线节点接触件340的工艺。
可以部分地蚀刻缓冲层140和基底100以在有源区110中形成位线节点接触孔。如在平面图中所示，位线节点接触孔可以暴露设置在与有源区110叠置的一对字线结构200之间的源/漏极区130。形成位线节点接触孔的蚀刻工艺还可以包括部分地蚀刻器件隔离层120的与源/漏极区130相邻的上部。
可以通过完全地填充位线节点接触孔来形成位线节点接触件340。具体而言，可以通过在缓冲层140上形成填充位线节点接触孔的导电层并且对导电层执行平坦化工艺(例如，化学机械抛光(CMP)工艺或回蚀工艺)直到暴露缓冲层140的顶表面为止来获得位线节点接触件340。位线节点接触件340可以包括导电材料。例如，位线节点接触件340可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨(W)、钛(Ti)、钽(Ta)或它们的任意组合)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属-半导体化合物(例如，金属硅化物)或者它们的任意组合。
可以在缓冲层140和位线节点接触件340上形成位线结构300。形成每个位线结构300的步骤可以包括在缓冲层140和位线节点接触件340上形成顺序堆叠的位线图案310和覆盖图案320的工艺以及形成覆盖位线图案310和覆盖图案320的侧壁的分隔件330的工艺。
形成位线图案310和覆盖图案320的步骤可以包括在缓冲层140上顺序地形成导电层和绝缘层，然后使绝缘层和导电层图案化。例如，导电层可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨(W)、钛(Ti)、钽(Ta)或它们的任意组合)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属-半导体化合物(例如，金属硅化物)或者它们的任意组合。例如，绝缘层可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。
可以利用蚀刻掩模通过蚀刻工艺使绝缘层图案化，从而可以形成覆盖图案320。在一些实施例中，可以将覆盖图案320用作蚀刻掩模通过蚀刻工艺使导电层图案化，从而可以形成位线图案310。当执行工艺以形成位线图案310时，可以部分地蚀刻位线节点接触件340以形成第一接触孔CH1。第一接触孔CH1可以暴露位线节点接触件340的侧壁、基底100的侧壁和顶表面以及缓冲层140的侧壁。
形成分隔件330的步骤可以包括如下工艺：形成共形地覆盖位线节点接触件340的侧壁、位线图案310的侧壁、覆盖图案320的侧壁和顶表面、缓冲层140的顶表面以及第一接触孔CH1的表面的分隔层，然后对该分隔层执行回蚀工艺。例如，形成分隔层的步骤可以利用化学气相沉积工艺或物理气相沉积工艺来实施。分隔层可以包括绝缘材料。例如，分隔层可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。
可以在彼此直接相邻的一对位线结构300之间形成存储节点接触件430。形成存储节点接触件430的步骤可以包括如下工艺：在彼此直接相邻的位线结构300之间形成第二接触孔CH2，并且在第二接触孔CH2中形成存储节点接触件430。
形成第二接触孔CH2的步骤可以包括：在彼此直接相邻的一对位线结构300之间形成沿第二方向D2交替设置的绝缘图案和分隔图案440，并且将分隔图案440用作蚀刻掩模来执行图案化工艺。该图案化工艺可以蚀刻基底100的上部、绝缘图案和缓冲层140。因此，可以在彼此直接相邻的位线结构300之间和彼此直接相邻的分隔图案440之间形成第二接触孔CH2。分隔图案440可以包括相对于绝缘图案具有蚀刻选择性的材料。例如，绝缘图案可以包括氧化硅层、氮化硅层、氮氧化硅层或它们的任意组合。分隔图案440可以包括SiBCN层、SiCN层、SiOCN层、SiN层或它们的任意组合。第二接触孔CH2可以暴露形成在有源区110的每个端部中的源/漏极区130。
在第二接触孔CH2中形成存储节点接触件430的步骤可以包括在位线结构300上形成在第二接触孔CH2内部延伸的导电层的工艺以及蚀刻该导电层的工艺(例如，回蚀工艺)。形成存储节点接触件430的工艺可以去除与位线结构300的上部直接相邻的导电层。另一方面，该工艺可以不去除或者几乎不去除与位线结构300的下部直接相邻的导电层。因此，可以在第二接触孔CH2的下部形成存储节点接触件430。例如，导电层可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨(W)、钛(Ti)、钽(Ta)或它们的任意组合)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属-半导体化合物(例如，金属硅化物)或者它们的任意组合。
可以在存储节点接触件430、位线结构300和分隔图案440上形成第一导电层401和第二导电层402。形成第一导电层401和第二导电层402的步骤可以包括在存储节点接触件430、位线结构300和分隔图案440上沉积第一导电层401和第二导电层402。第一导电层401可以在存储节点接触件430的顶表面、位线结构300的顶表面和侧壁以及分隔图案440的顶表面和侧壁上共形地延伸，或者共形地覆盖存储节点接触件430的顶表面、位线结构300的顶表面和侧壁以及分隔图案440的顶表面和侧壁。可以在第一导电层401上沉积第二导电层402，以使第二导电层402在第一导电层401的顶表面上延伸或者覆盖第一导电层401的顶表面。第一导电层401可以是减少或防止第二导电层402的金属元素扩散到位线结构300的分隔件330和覆盖图案320中的扩散阻挡层。例如，第一导电层401可以包括TiN、Ti/TiN、TiSiN、TaN、WN或它们的任意组合。例如，第二导电层402可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨(W)、钛(Ti)、钽(Ta)或其组合)或者它们的任意组合。
可以在第二导电层402的顶表面上设置蚀刻掩模10。每个蚀刻掩模10可以与每个覆盖图案320的整个顶表面竖直叠置(例如，在平面图中观察时叠置)。蚀刻掩模10可以包括旋涂硬掩模(SOH)层或非晶碳层(ACL)。SOH层可以是碳基或硅基的SOH层。
参照图5，可以利用参照图3和图4讨论的蚀刻掩模10通过蚀刻工艺来蚀刻第二导电层402、第一导电层401和分隔图案440。例如，可以执行干法蚀刻工艺(例如，回蚀工艺)对第一导电层401、第二导电层402和分隔图案440进行干蚀刻。第二导电层402的蚀刻可以形成第二导电图案420。第二导电层402的蚀刻可以暴露在位线结构300的侧壁上的第一导电层401的部分412。在位线结构300的侧壁上不会蚀刻第一导电层401。因此，不会暴露位线结构300。第二导电图案420会通过第一导电层401电连接到存储节点接触件430。因此在半导体装置中可能发生电气故障。
参照图6，可以从参照图5讨论的第一导电层401去除部分412。从第一导电层401去除部分412可以包括各向同性蚀刻第一导电层401的工艺。例如，可以执行湿法蚀刻工艺以去除第一导电层401的部分412。湿法蚀刻工艺可以使用包含选择性去除TiN、Ti/TiN、TiSiN、TaN、WN或它们的任意组合的材料的蚀刻剂。各向同性蚀刻工艺可以去除第一导电层401的部分412并且因此可以形成第一导电图案410。第一导电图案410可以包括第一端面414A、第二端面414B、第三端面416A、第四端面416B、第五端面418A和第六端面418B。第一端面414A、第二端面414B、第三端面416A、第四端面416B、第五端面418A和第六端面418B可以与参照图2讨论的第一端面414A、第二端面414B、第三端面416A、第四端面416B、第五端面418A和第六端面418B基本相同。第一导电图案410可以彼此电分离。结果，与图5中所示的不同，第二导电图案420可以与存储节点接触件430电分离。在本说明书中，可以使存储节点接触件430、第一导电图案410和第二导电图案420组合以构成或限定接触结构400。
返回参照图1和图2，可以在参照图5和图6讨论的蚀刻工艺蚀刻出来的区域中形成绝缘图案500。绝缘图案500可以填充被蚀刻的区域。形成绝缘图案500的步骤可以包括：在彼此直接相邻的一对接触结构400上形成绝缘层，并且蚀刻该绝缘层以暴露在位线结构300上的第二导电图案420的顶表面。绝缘图案500可以包括从绝缘图案500的侧壁水平地或侧向地突出的第一突起510和从绝缘图案500的底表面竖直地突出的第二突起520。
可以在接触结构400上设置数据存储元件600。例如，数据存储元件600可以包括电容器。数据存储元件600可以电连接到第二导电图案420。
图7是示出根据本发明构思的一些实施例的半导体装置的平面图。图8示出沿着图7的线I-I'和线II-II'截取的剖视图。为描述的简洁，与参照图1和图6讨论的构造基本相同的构造可被省略。除了蚀刻掩模的位置之外，制造下面的半导体装置的方法可以与参照图1至图6讨论的方法基本相同。
参照图7和图8，蚀刻掩模10可以与沿第二方向D2跨过分隔图案440彼此分隔开的一对接触结构400竖直地叠置。蚀刻掩模10可以与覆盖图案320的一部分竖直地叠置。与图5中所示的不同，第二导电层402的蚀刻工艺可以暴露位于每个分隔图案440的侧壁上的第一导电层401的部分412。换言之，在分隔图案440的侧壁上不会蚀刻第一导电层401。因此，不会暴露分隔图案440。第二导电图案420会通过第一导电层401电连接到存储节点接触件430。因此在半导体装置中可能发生电气故障。可以通过参照图6讨论的第一导电层401的各向同性蚀刻工艺从分隔图案440的侧壁去除第一导电层401。结果，半导体装置可以没有电气故障。与图2中所示的不同，第四端面416B可以在分隔图案440的侧壁上在分隔图案440的顶表面的下方竖直地移动或延伸，从而可以暴露分隔图案440的侧壁。
图9是示出根据本发明构思的一些实施例的半导体装置的平面图。图10示出沿着图9的线I-I'和线II-II'截取的剖视图。为描述的简洁，与参照图1和图6讨论的构造基本相同的构造可被省略。除了蚀刻掩模的位置之外，制造下面的半导体装置的方法可以与参照图1至图6讨论的方法基本相同。
参照图9和图10，蚀刻掩模10可以与覆盖图案320的一部分和分隔图案440的一部分竖直地叠置。与图5中所示的不同，可以分别蚀刻第一导电层401和第二导电层402以形成第一导电图案410和第二导电图案420。然后，可以各向同性地蚀刻第一导电图案410。各向同性蚀刻第一导电图案410的步骤可以与参照图6讨论的工艺基本相同。
图11示出与图1的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，与参照图1和图2讨论的构造基本相同的构造可被省略。
参照图1和图11，基底100可被设置为其上有位线结构300、接触结构400、分隔图案440、绝缘图案500和数据存储元件600。
与图2所示的不同，第五端面418A可以与直接相邻于第五端面418A的分隔图案440和第二导电图案420的顶表面共面。第六端面418B可以与直接相邻于第六端面418B的分隔图案440和第二导电图案420的顶表面共面。彼此直接相邻的一对分隔图案440的顶表面可以与在该对分隔图案440的短侧壁之间的第一导电图案410的第五端面418A和第六端面418B共面。绝缘图案500可以不具有从其底表面竖直突出的第二突起520。绝缘图案500可以包括从其侧壁水平地或侧向地突出的第一突起510。第一突起510可以在覆盖图案320的顶表面的一部分和分隔件330的上侧壁上延伸，或者覆盖覆盖图案320的顶表面的一部分和分隔件330的上侧壁。
图12至图14是与图1的线I-I'和线II-II'对应的用于解释根据本发明构思的一些实施例的半导体装置的制造方法的剖视图。为描述的简洁，与参照图1至图6讨论的构造基本相同的构造可被省略。除了各向同性蚀刻第一导电层以及蚀刻第一导电图案、第二导电图案和分隔图案之外，制造下面的半导体装置的方法可以与参照图1至图6讨论的方法基本相同。
参照图12，当利用蚀刻掩模10蚀刻第二导电层时，可以暴露位于位线结构300的侧壁上的第一导电层401。可以在与图3中示出的位置基本相同的位置上形成蚀刻掩模10。第二导电图案420会通过第一导电层401电连接到存储节点接触件430。因此在半导体装置中可能发生电气故障。
第二导电层402的蚀刻深度可以比参照图5讨论的第二导电层402的蚀刻深度浅。与图5中所示的不同，即使在第二导电层402的蚀刻工艺终止之后，仍可以保留蚀刻掩模10。
参照图13，可以各向同性蚀刻第一导电层401。各向同性蚀刻第一导电层401的步骤可以与参照图6讨论的各向同性蚀刻第一导电层401的步骤基本相同。各向同性蚀刻工艺可以去除位于位线结构300的侧壁上的第一导电层401。结果，半导体装置可以没有电气故障。
参照图14，可以利用蚀刻掩模10进一步蚀刻第一导电图案410、第二导电图案420和分隔图案440。直接彼此相邻的一对分隔图案440的顶表面可以与在该对分隔图案440的短侧壁之间的第一导电图案410的第五端面418A和第六端面418B共面。
图15示出与图7的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，与参照图7、图8和图11至图14讨论的构造基本相同的构造可被省略。除了蚀刻掩模的位置之外，制造下面的半导体装置的方法可以与参照图11至图14讨论的方法基本相同。
参照图7和图15，蚀刻掩模10可以与沿第二方向D2跨过分隔图案440彼此分隔开的一对接触结构400竖直地叠置。蚀刻掩模10可以与覆盖图案320的一部分竖直地叠置。与图8中所示的不同，第二端面414B可以与直接相邻于第二端面414B的第二导电图案420和分隔件330的顶表面共面，第四端面416B和第五端面418A可以与在第四端面416B与第五端面418A之间的分隔图案440的顶表面共面。与图12中所示的不同，第二导电层402的蚀刻工艺可以暴露在分隔图案440的侧壁上的第一导电层401的部分412。换言之，不会在分隔图案440的侧壁上蚀刻第一导电层401。因此，不会暴露分隔图案440的侧壁。第二导电图案420会通过第一导电层401电连接到存储节点接触件430。因此在半导体装置中可能发生电气故障。可以通过参照图13讨论的第一导电层401的各向同性蚀刻工艺从分隔图案440的侧壁去除第一导电层401。结果，半导体装置可以没有电气故障。可以使用蚀刻掩模10进一步蚀刻第一导电图案410、第二导电图案420和分隔图案440。
图16示出与图9的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，与参照图9、图10和图11至图14讨论的构造基本相同的构造可被省略。除了蚀刻掩模的位置之外，制造下面的半导体装置的方法可以与参照图11至图14讨论的方法基本相同。
参照图9和图16，蚀刻掩模10可以与覆盖图案320的一部分和分隔图案440的一部分竖直地叠置。与图10所示的不同，第二端面414B可以与直接相邻于第二端面414B的第二导电图案420和分隔件330的顶表面共面。第五端面418A可以与直接相邻于第五端面418A的分隔图案440和第二导电图案420的顶表面共面。第六端面418B可以与直接相邻于第六端面418B的分隔图案440和第二导电图案420的顶表面共面。直接彼此相邻的一对分隔图案440的顶表面可以与在该对分隔图案440的短侧壁之间的第一导电图案410的第五端面418A和第六端面418B共面。与图12中所示的不同，可以分别蚀刻第一导电层401和第二导电层402以形成第一导电图案410和第二导电图案420。可以各向同性蚀刻第一导电图案410。各向同性蚀刻第一导电图案410的步骤可以与参照图13讨论的工艺基本相同。可以使用蚀刻掩模10进一步蚀刻第一导电图案410、第二导电图案420和分隔图案440。
图17示出与图1的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，与参照图1至图6讨论的构造基本相同的构造可被省略。
参照图1和图17，基底100可被设置为其上有位线结构300、接触结构400、分隔图案440、绝缘图案500和数据存储元件600。与除了第一导电图案410和绝缘图案500的形状之外的构造有关的详细描述可以与参照图1和图2讨论的详细描述基本相同。
与图2中所示的不同，第一导电图案410可以在位线结构300的顶表面上延伸或者覆盖位线结构300的顶表面，并且可以延伸到位线结构300的侧壁上。第一导电图案410的第一端面414A可以设置在位线结构300的侧壁上。第二导电图案420可以包括与在直接彼此相邻的一对分隔图案440之间的第一导电图案410的第三端面416A和第四端面416B共面的侧壁。
绝缘图案500可以包括从其侧壁朝向其底表面和顶表面突出并且沿着分隔件330的一个侧壁延伸的第二突起520。与图2中所示的不同，绝缘图案500可以不具有从其侧壁水平地或侧向地突出的第一突起510。
图18至图21是与图3的线I-I'和线II-II'对应的用于解释根据本发明构思的一些实施例的半导体装置的制造方法的剖视图。为描述的简洁，与参照图1至图6讨论的构造基本相同的构造可被省略。除了形成蚀刻停止分隔件的工艺、各向同性蚀刻第一导电层的工艺以及蚀刻第一导电图案、第二导电图案和分隔图案的工艺之外，制造下面的半导体装置的方法可以与参照图1至图6讨论的方法基本相同。
参照图18，当利用蚀刻掩模10蚀刻第二导电层时，可以暴露位于位线结构300的侧壁上的第一导电层401。可以在与图3中示出的位置基本相同的位置上形成蚀刻掩模10。第二导电图案420会通过第一导电层401电连接到存储节点接触件430。因此在半导体装置中可能发生电气故障。
第二导电层402的蚀刻深度可以比参照图5讨论的第二导电层402的蚀刻深度浅。与图5中所示的不同，即使在第二导电层402的蚀刻工艺终止之后，仍可以保留蚀刻掩模10。
参照图19，可以如参照图18讨论的那样暴露第二导电图案420、第一导电层401和分隔图案440的侧壁。可以在第二导电图案420、第一导电层401和分隔图案440的暴露的侧壁上形成蚀刻停止分隔件450。蚀刻停止分隔件450可以防止第一导电层401被蚀刻。蚀刻停止分隔件450可以包括绝缘材料。例如，蚀刻停止分隔件450可以包括氧化硅、氮化硅、氮氧化硅或它们的任意组合。形成蚀刻停止分隔件450的步骤可以包括在蚀刻掩模10、第二导电图案420、第一导电层401和分隔图案440上形成蚀刻停止层的工艺以及对蚀刻停止层进行蚀刻的工艺(例如，回蚀工艺)。
参照图20，可以执行工艺以蚀刻第一导电层401、第二导电图案420和分隔图案440。例如，可以采用利用蚀刻掩模10的干法蚀刻工艺以蚀刻第一导电层401、第二导电图案420和分隔图案440。蚀刻工艺可以暴露在位线结构300的侧壁上的第一导电层401的部分412。
参照图21，可以各向同性蚀刻第一导电层401以使可以从第一导电层401去除在图20中讨论的部分412。结果，半导体装置可以没有电气故障。例如，可以通过湿法或干法蚀刻工艺来蚀刻第一导电层401。在执行湿法蚀刻工艺以蚀刻第一导电层401的情况下，湿法蚀刻工艺可以使用这样的蚀刻剂，所述蚀刻剂包括选择性去除TiN、Ti/TiN、TiSiN、TaN、WN或它们的任意组合的材料。可以通过去除在每个位线结构300的一个侧壁上的第一导电层401的部分412来形成第一导电图案410。在去除第一导电层401的部分412的蚀刻工艺之后，可以去除蚀刻停止分隔件450和蚀刻掩模10。
返回参照图17，可以在通过参照图21讨论的蚀刻工艺蚀刻出来的区域中形成绝缘图案500。例如，绝缘图案500可以填充被蚀刻的区域。形成绝缘图案500的步骤可以包括：在位线结构300、接触结构400和分隔图案440上形成绝缘层，并且蚀刻该绝缘层以暴露在位线结构300上的第二导电图案420的顶表面。
图22示出与图7的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，与参照图7、图8、图17至图21讨论的构造基本相同的构造可被省略。除了蚀刻掩模的位置之外，制造下面的半导体装置的方法可以与参照图17至图21讨论的方法基本相同。
参照图7和图22，蚀刻掩模10可以与沿第二方向D2跨过分隔图案440彼此分隔开的一对接触结构400竖直地叠置。蚀刻掩模10可以与覆盖图案320的一部分竖直地叠置。与图8中所示的不同，第一导电图案410的第一端面414A可以与直接相邻于第一端面414A的第二导电图案420和覆盖图案320的侧壁共面。第一导电图案410可以在分隔图案440的顶表面上延伸或者覆盖分隔图案440的顶表面，并且延伸到分隔图案440的侧壁上。第一导电图案410的第三端面416A可以设置在分隔图案440的侧壁上。与图18中所示的不同，第二导电层402的蚀刻工艺可以暴露在每个分隔图案440的侧壁上的第一导电层401的部分412。换言之，在分隔图案440的侧壁上不会蚀刻第一导电层401。因此，不会暴露分隔图案440。第二导电图案420会通过第一导电层401电连接到存储节点接触件430。因此在半导体装置中可能发生电气故障。
可以通过参照图19至图21讨论的第一导电层401的各向同性蚀刻工艺从分隔图案440的侧壁去除第一导电层401。例如，第一导电层401的各向同性蚀刻工艺可以包括：在第一导电层401的暴露的侧壁上形成蚀刻停止分隔件450；进一步蚀刻位线结构300、第一导电层401、第二导电图案420和分隔图案440；各向同性蚀刻第一导电层401；去除蚀刻停止分隔件450。结果，半导体装置可以没有电气故障。
图23示出与图9的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，与参照图9、图10、图17至图21讨论的构造基本相同的构造可被省略。除了蚀刻掩模的位置之外，制造下面的半导体装置的方法可以与参照图17至图21讨论的方法基本相同。
参照图9和图23，蚀刻掩模10可以与覆盖图案320的一部分和分隔图案440的一部分竖直地叠置。与图10中所示的不同，第一导电图案410的第一端面414A可以与直接相邻于第一端面414A的第二导电图案420和覆盖图案320的侧壁共面。第一导电图案410的第三端面416A可以与直接相邻于第三端面416A的第二导电图案420和分隔图案440的侧壁共面。第一导电图案410的第四端面416B可以与直接相邻于第四端面416B的第二导电图案420和分隔图案440的侧壁共面。与图18所示不同，可以分别蚀刻第一导电层401和第二导电层402以形成第一导电图案410和第二导电图案420。
图24示出与图9的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，与参照图9和图10讨论的构造基本相同的构造可被省略。
参照图24，可在包括字线结构200的基底100上设置位线结构300、接触结构400、分隔图案440、绝缘图案500和数据存储元件600。除了绝缘图案500的第二突起520的形状和分隔件330之外，根据本实施例的半导体装置可被构造为与参照图9和图10讨论的半导体装置基本相同。
分隔件330可以包括第一分隔件332、第二分隔件336和位于第一分隔件332与第二分隔件336之间的气隙AG。第一分隔件332可以在覆盖图案320的侧壁、位线图案310的侧壁、位线节点接触件340的侧壁、基底100的侧壁和顶表面102以及缓冲层140的侧壁和顶表面上共形地延伸，或者共形地覆盖覆盖图案320的侧壁、位线图案310的侧壁、位线节点接触件340的侧壁、基底100的侧壁和顶表面102以及缓冲层140的侧壁和顶表面。第二分隔件336可以在接触结构400的下侧壁上共形地延伸，或者共形地覆盖接触结构400的下侧壁。第一分隔件332和第二分隔件336可以跨过气隙AG彼此分隔开。气隙AG可以由第一分隔件332和第二分隔件336的侧壁、存储节点接触件430的侧壁以及包括在绝缘图案500中的第二突起520的底表面限定。第一分隔件332和第二分隔件336可以包括绝缘材料。例如，第一分隔件332和第二分隔件336可以包括氮化硅。
绝缘图案500的第二突起520可以在第一分隔件332与第二分隔件336之间延伸。例如，绝缘图案500的第二突起520可以具有与第一分隔件332和第二分隔件336的上侧壁相接触的侧壁。
图25至图27是与图9的线I-I'和线II-II'对应的用于解释根据本发明构思的一些实施例的半导体装置的制造方法的剖视图。为描述的简洁，与参照图9和图10讨论的构造基本相同的构造可被省略。
参照图25，可以在包括字线结构200的基底100上形成位线结构300和接触结构400。除了分隔件330和第一导电图案410之外，制造半导体装置的方法可以与参照图9和图10讨论的方法基本相同。
分隔件330可以包括第一分隔件332、第二分隔件336和位于第一分隔件332与第二分隔件336之间的牺牲分隔件334。形成第一分隔件332、第二分隔件336和牺牲分隔件334的步骤可以包括在基底100和位线结构300上共形地沉积第一分隔层、第二分隔层和牺牲分隔层的工艺以及蚀刻第一分隔层、第二分隔层和牺牲分隔层的工艺(例如，回蚀工艺)。分隔件330可以具有布置在比覆盖图案320的顶表面低的位置的顶表面。换言之，分隔件330可以在覆盖图案320的下侧壁上延伸，或者覆盖覆盖图案320的下侧壁。例如，第一分隔层和第二分隔层可以包括氮化硅。牺牲分隔层可以包括相对于第一分隔层和第二分隔层具有蚀刻选择性的绝缘材料。例如，牺牲分隔层可以包括氧化硅。
第一导电图案410可以在分隔件330的顶表面和上侧壁上延伸，或者覆盖分隔件330的顶表面和上侧壁。在对牺牲分隔件334执行蚀刻工艺的情况下，由于第一导电图案410覆盖住了牺牲分隔件334，所以不会蚀刻牺牲分隔件334。
参照图26，可以各向同性蚀刻第一导电图案410以暴露分隔件330的顶表面。各向同性蚀刻第一导电图案410的步骤可以与参照图9和图10讨论的步骤基本相同地来实施。
参照图27，可以去除牺牲分隔件334。可以利用相对于牺牲分隔件334具有蚀刻选择性的蚀刻配方来去除牺牲分隔件334。可以通过干法蚀刻工艺或湿法蚀刻工艺来去除牺牲分隔件334。去除牺牲分隔件334可以暴露第一分隔件332和第二分隔件336的侧壁。
返回参照图24，可以在接触结构400之间形成绝缘图案500。除第二突起520之外，绝缘图案500可以与参照图9和图10讨论的绝缘图案500基本相同。第二突起520可以在第一分隔件332与第二分隔件336之间延伸。第二突起520可以具有与第一分隔件332和第二分隔件336的上侧壁相接触的侧壁。可以在第一分隔件332与第二分隔件336之间形成气隙AG。可以在接触结构400上形成数据存储元件600。
图28示出与图9的线I-I'和线II-II'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，与参照图9、图10、图18至图21以及图24至图27讨论的构造基本相同的构造可被省略。
参照图28，可在包括字线结构200的基底100上形成位线结构300、接触结构400、分隔图案440、绝缘图案500和数据存储元件600。除了绝缘图案500和第一导电图案410的形状之外，根据本实施例的半导体装置可被构造为与参照图24讨论的半导体装置基本相同。
与图24中所示的不同，在位线结构300上，第一导电图案410的第一端面414A可以与第二导电图案420的侧壁共面。与图24中所示的不同，在分隔图案440上，第一导电图案410的第三端面416A可以与直接相邻于第三端面416A的第二导电图案420和分隔图案440的侧壁共面。与图24中所示的不同，在分隔图案440上，第一导电图案410的第四端面416B可以与直接相邻于第四端面416B的第二导电图案420和分隔图案440的侧壁共面。
除了第一导电图案410和绝缘图案500的形状之外，制造下面的半导体装置的方法可以与参照图25至图27讨论的方法基本相同。在形成参照图25讨论的位线结构300以及第一导电图案410和第二导电图案420之后，可以在与第二导电图案420的侧壁共面的第一导电图案410的第一端面414A、第三端面416A和第四端面416B上形成蚀刻停止分隔件450。可以通过与参照图19讨论的工艺基本相同的工艺来形成蚀刻停止分隔件450。此后，可以执行工艺以去除牺牲分隔件334和覆盖分隔件330的顶表面的第一导电图案410。可以通过与参照图26和图27讨论的工艺基本相同的工艺去除第一导电图案410和牺牲分隔件334。在彼此直接相邻的接触结构400之间，可以形成绝缘图案500以填充在第一分隔件332与第二分隔件336之间。与图24中所示的不同，绝缘图案500可以不具有从其侧壁水平地或侧向地突出的第一突起510。
图29是示出根据本发明构思的一些实施例的半导体装置的平面图。图30是沿着图29的线Ι-Ι'截取的剖视图。为描述的简洁，可以省略与参照图3至图6讨论的构造基本相同的构造。
参照图29和图30，栅极结构700可以设置在基底100上。基底100可以与参照图1和图2讨论的基底100基本相同。栅极结构700可以包括栅极介电图案710、栅电极图案720和覆盖图案730。栅极结构700还可以包括覆盖栅极介电图案710的侧壁、栅电极图案720的侧壁和覆盖图案730的侧壁的栅极分隔件740。栅极介电图案710、栅电极图案720、覆盖图案730和栅极分隔件740可以分别包括与栅极介电层220、字线图案210、覆盖图案230和分隔件330基本相同的材料。
基底100可被设置为其上有与栅极结构700分隔开的源/漏极区130。源/漏极区130可以具有第一导电类型(例如，n型或p型)。
第一绝缘层800可以形成在基底100和栅极结构700上。第一绝缘层800可以在栅极结构700上延伸或者覆盖栅极结构700。第一绝缘层800中可以具有暴露基底100的顶表面的接触孔810。接触孔810可以沿着与基底100的顶表面垂直的方向延伸。
第一接触结构900和第二接触结构1000可以被形成在第一绝缘层800上。第一接触结构900和第二接触结构1000可以通过与参照图3至图6讨论的形成接触结构400的工艺基本相同的工艺来形成。例如，形成第一接触结构900和第二接触结构1000的步骤可以包括形成第一导电层和位于第一导电层上的第二导电层的工艺以及对第一导电层和第二导电层进行图案化的工艺，其中，第一导电层共形地覆盖第一绝缘层800的顶表面以及接触孔810的侧表面和底表面。第一导电层和第二导电层可以分别与参照图3和图4讨论的第一导电层401和第二导电层402基本相同。第一接触结构900和第二接触结构1000可以分别包括通过对第一导电层图案化而形成的第一导电图案910和1010。第一接触结构900和第二接触结构1000可以分别包括通过对第二导电层图案化而形成的第二导电图案920和1020。
第一导电图案910和1010可以被各向同性蚀刻。各向同性蚀刻第一导电图案910和1010的步骤可以与参照图6讨论的工艺基本相同。第一接触结构900的第二导电图案920可以具有从第一导电图案910的第一端面912水平地或侧向地移动或延伸的端部。第一接触结构900的第一导电图案910可以具有位于接触孔810中的第二端面914，第一导电图案910的第二端面914可以布置在第一绝缘层800的顶表面下方。因此，第一绝缘层800的侧壁可以被第一导电图案910暴露。第二接触结构1000的第二导电图案1020可以具有从第二接触结构1000的第一导电图案1010的端面水平地或侧向地移动或延伸的端部。
第一绝缘层800可被设置为其上有覆盖第一接触结构900和第二接触结构1000的第二绝缘层1100。第二绝缘层1100可以包括从其下侧壁水平地或侧向地突出的第一突起1110和从其底表面竖直地突出的第二突起1120。第一突起1110可以形成在第一绝缘层800的顶表面与第二导电图案920和1020之间。第二突起1120可以形成在第一绝缘层800的侧壁与第一接触结构900的第二导电图案920之间。
可以对第一导电图案910和1010执行各向同性蚀刻工艺以使第一接触结构900和第二接触结构1000可以按所需彼此分隔开。
图31是与图29的线I-I'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，可以省略与参照图12至图14、图29和图30讨论的构造基本相同的构造。
参照图31，基底100可以被设置为其上设有栅极结构700、第一绝缘层800、第一接触结构900、第二接触结构1000和第二绝缘层1100。除了第二绝缘层1100的第二突起1120以及与其对应的第一导电图案910之外，根据本实施例的半导体装置可以被构造为与参照图29和图30所讨论的半导体装置基本相同。根据本实施例的第一接触结构900和第二接触结构1000可以通过与参照图12至图14讨论的形成接触结构400的工艺基本相同的工艺来形成。例如，如图13所示，可以各向同性蚀刻第一导电图案910和1010。随后，如图14所示，可以执行工艺以蚀刻第一绝缘层800和第一导电图案910。与图30所示不同，第二绝缘层1100可以不具有第二突起1120。
图32是与图29的线I-I'对应的示出根据本发明构思的一些实施例的半导体装置的剖视图。为描述的简洁，可以省略与参照图18至图21、图29和图30讨论的构造基本相同的构造。
参照图32，基底100可以被设置为其上设有栅极结构700、第一绝缘层800、第一接触结构900、第二接触结构1000和第二绝缘层1100。除了第二绝缘层1100的第一突起1110以及与其相对应的第一导电图案910和1010之外，根据本实施例的半导体装置可以被构造为与参照图29和图30讨论的半导体装置基本相同。根据本实施例的第一接触结构900和第二接触结构1000可以通过与参照图18至图21讨论的形成接触结构400的工艺基本相同的工艺来形成。例如，如图19所示，可以在第一接触结构900和第二接触结构1000的侧壁上形成蚀刻停止分隔件。随后，如图20和图21所示，可以蚀刻第一绝缘层800、第一导电图案910和第二导电图案920，可以各向同性蚀刻位于接触孔810中的第一导电图案910。在蚀刻第一导电图案910之后可以去除蚀刻停止分隔件。与图30中所示的不同，第二绝缘层1100可以不具有从其侧壁水平地或侧向地突出的第一突起。
根据本发明构思的一些实施例，可以各向同性蚀刻第一导电层。接触结构通过第一导电层彼此电连接而导致装置故障，各向同性蚀刻可以去除能够引起该装置故障的第一导电层。结果，能够提供具有高可靠性的半导体装置。然而，本发明构思的效果不局限于上面描述的那些。
这里使用的术语仅出于描述特定实施例的目的，而不意在限制示例实施例。将理解的是，当层被称作“在”另一元件(例如，层或基底)“上”或者“连接到”或“相邻于”另一元件(例如，层或基底)，该层可以直接在其它元件上或者连接到或相邻于其它元件，或者可以存在中间元件。相反，当元件被称为“直接在”另一元件上或者“直接连接到”或“直接相邻于”另一元件时，不存在中间元件。
还将理解的是，虽然这里可使用术语第一、第二等来描述各种元件，但是这些元件不应该受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。因此，在不脱离本发明构思的范围的情况下，下面论述的第一元件可被称为第二元件。
为了便于描述，在这里可使用空间相对术语(诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等)来描述如在图中所示的一个元件或特征与另外的元件或特征的关系。将理解的是，空间相对术语意图包括除了在图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为在其他元件或特征“下方”或“之下”的元件将随后被定位为在所述其他元件或特征“上方”。因此，示例术语“在……下方”可包含上方和下方的两种方位。所述装置可以被另外定位(旋转90度或在其他方位)，并相应地解释在这里使用的空间相对描述语。
术语“一个(种/者)”、“该/所述”和在这里使用的类似称谓将被理解为涵盖单数和复数两种情况，除非这里另有说明或者明显与上下文相矛盾。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应该被理解为开放式的术语(即，意思是“包括，但不限于”)。术语“和/或”包括一个或更多个相关列出项的任意组合和全部组合。
在此参照作为理想实施例(和中间结构)的示意图的剖视图和/或透视图来描述实施例。如此，将预见到由例如制造技术和/或公差导致的示出形状的变化。因此，实施例不应被解释为局限于这里示出的区域的具体形状，而是应该包括因例如制造导致的形状方面的偏差。因此，附图中所示的区域本质上是示意性的，它们的形状不意图说明装置的区域的实际形状，并且不意图限制本发明构思的范围。
上面的描述提供了用于解释本发明构思的一些实施例。因此，本发明构思不局限于上述实施例，本领域的普通技术人员将理解的是，在不脱离发明构思的必要特征和精神的情况下，可以在其中进行形式和细节上的改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
位线结构，位于基底上；
第一接触结构，位于位线结构的侧壁上；
第二接触结构，位于位线结构上并且跨过位线结构与第一接触结构分隔开；以及
绝缘图案，位于位线结构与第一接触结构之间，
其中，第二接触结构在位线结构的顶表面的至少一部分上延伸，
其中，绝缘图案包括从绝缘图案的与位线结构直接相邻的侧壁突出的突起，突起沿与基底的顶表面平行的第一方向突出。
2.如权利要求1所述的半导体装置，其中，绝缘图案的突起被设置在位线结构的顶表面与第二接触结构之间。
3.如权利要求2所述的半导体装置，其中，
第二接触结构包括第一导电图案和位于第一导电图案上的第二导电图案，
绝缘图案的突起具有与第二接触结构的第一导电图案相同的厚度。
4.如权利要求3所述的半导体装置，其中，第二接触结构的第一导电图案覆盖位线结构的侧壁和顶表面的至少一部分。
5.如权利要求3所述的半导体装置，其中，
绝缘图案的突起包括凸的端部，
第二接触结构的第一导电图案包括与绝缘图案的突起的凸的端部对应的凹的端部。
6.如权利要求5所述的半导体装置，其中，
第二接触结构的第一导电图案包括与位线结构的顶表面相邻的第一端面，
第一端面相对于位线结构的侧壁侧向地移动并且暴露位线结构的顶表面。
7.如权利要求3所述的半导体装置，其中，
位线结构包括位线图案、在位线图案上的覆盖图案以及在位线图案的侧壁和覆盖图案的侧壁上的分隔件，
绝缘图案的突起与第二接触结构的第一导电图案和第二导电图案相接触并且与位线结构的覆盖图案相接触。
8.如权利要求7所述的半导体装置，其中，位线结构的分隔件与绝缘图案的与位线结构直接相邻的侧壁相接触。
9.一种半导体装置，所述半导体装置包括：
基底；
位线结构，位于基底上；
第一接触结构，位于位线结构的侧壁上；
第二接触结构，位于位线结构上并且跨过位线结构与第一接触结构分隔开；以及
绝缘图案，位于位线结构与第一接触结构之间，
其中，第二接触结构在位线结构的顶表面的至少一部分上延伸，
其中，绝缘图案包括位于位线结构与第一接触结构之间的突起，突起从绝缘图案的底表面朝向基底突出。
10.如权利要求9所述的半导体装置，其中：
位线结构包括位线图案、在位线图案上的覆盖图案以及在位线图案的侧壁上和覆盖图案的侧壁上的分隔件，
绝缘图案的突起与分隔件的侧壁相接触。
11.如权利要求10所述的半导体装置，其中，所述分隔件包括：
第一分隔件，与位线图案的侧壁和覆盖图案的侧壁相接触；
第二分隔件，与第一接触结构的下侧壁相接触；
气隙，位于第一分隔件与第二分隔件之间。
12.如权利要求11所述的半导体装置，其中，绝缘图案的突起在第一分隔件与第二分隔件之间延伸。
13.如权利要求12所述的半导体装置，其中，绝缘图案的突起包括与第一分隔件和第二分隔件的面对的侧壁相接触的侧壁。
14.如权利要求10所述的半导体装置，其中，
第一接触结构的第一导电图案包括与分隔件的侧壁相邻的端面，
所述端面相对于分隔件的顶表面竖直地移动并且暴露分隔件的侧壁。
15.如权利要求9所述的半导体装置，其中：
第一接触结构包括第一导电图案和位于第一导电图案上的第二导电图案，
绝缘图案的突起包括与第一接触结构的第一导电图案的凹的端部相接触的凸的端部。
16.一种半导体装置，所述半导体装置包括：
基底，包括位于基底上的导电接触结构，导电接触结构分别包括第一导电图案和在第一导电图案上堆叠的第二导电图案，第二导电图案的材料与第一导电图案的材料不同；
不对称的绝缘图案，将导电接触结构彼此电隔离，不对称的绝缘图案包括突起，突起从不对称的绝缘图案的第一侧壁表面侧向地延伸到导电接触结构中的一个导电接触结构的第一导电图案中，其中，不对称的绝缘图案的与第一侧壁表面相对的第二侧壁表面不具有突起并且沿着导电接触结构中的另一个导电接触结构的第二导电图案延伸。
17.如权利要求16所述的半导体装置，其中，突起的尺寸与第一导电图案的厚度相同，其中，突起包括与第一导电图案的相应的凹的部分直接接触的凸的部分。
18.如权利要求17所述的半导体装置，还包括：
位线结构，在存储节点接触件之间沿着基底和存储节点接触件延伸，位线结构分别包括导电位线和位于导电位线上的绝缘层；
其中，导电接触结构分别将存储节点接触件电连接到数据存储结构，
其中，不对称的绝缘图案位于位线结构之间，其中，突起直接接触位线结构中的与不对称的绝缘图案的第一侧壁表面相邻的一个位线结构的绝缘层。
19.如权利要求18所述的半导体装置，其中，突起在导电接触结构中的所述一个导电接触结构的第二导电图案与位线结构中的所述一个位线结构的绝缘层的顶表面之间侧向地延伸。
20.如权利要求16所述的半导体装置，其中，不对称的绝缘图案还包括第二突起，第二突起从不对称的绝缘图案的第一侧壁表面朝向基底延伸，其中，导电接触结构的第一导电图案包括被第一突起和第二突起电隔离的同一个金属阻挡层的部分。
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