CN109494156A - 用于制造金属氧化物半导体场效应晶体管的方法和金属氧化物半导体场效应晶体管 - Google Patents

用于制造金属氧化物半导体场效应晶体管的方法和金属氧化物半导体场效应晶体管 Download PDF

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Abstract

公开了用于制造金属氧化物半导体场效应晶体管的方法和金属氧化物半导体场效应晶体管。一种用于制造MOSFET半导体器件的方法，包括提供晶片，晶片包括：半导体本体，该半导体本体包括第一侧、与第一侧相邻的第一半导体区、与第一侧相邻并且与第一半导体区形成第一pn结的第二半导体区、以及与第一侧相邻并且与第二半导体区形成第二pn结的第三半导体区；布置在第一侧上的第一电介质层；嵌入在第一电介质层中的栅极电极；和布置在第一电介质层上的第二电介质层。在栅极电极旁边形成通过第一电介质层和第二电介质层的沟槽。在沟槽的侧壁处形成电介质间隔壁。沟槽延伸到半导体本体中以形成接触沟槽。

Description

用于制造金属氧化物半导体场效应晶体管的方法和金属氧化 物半导体场效应晶体管
技术领域
本发明的实施例涉及半导体MOSFET（金属氧化物半导体场效应晶体管），特别是涉及竖向功率MOSFET及其制造方法。
背景技术
半导体晶体管，特别是诸如金属氧化物半导体场效应晶体管（MOSFET）或绝缘栅双极晶体管（IGBT）的场效应受控开关器件已经被用于各种应用，包括但是不限制于用作为电源和功率转换器、电动汽车、空调以及甚至立体声系统中的开关。特别地，关于能够对大电流进行开关和/或在更高电压下操作的功率器件，通常想要有低的导通状态电阻Ron和高的击穿电压Ubd。
为了实现低的导通状态电阻Ron和高的击穿电压Ubd，开发了电荷补偿半导体器件。补偿原理是基于在竖向MOSFET的漂移区域中的n掺杂区和p掺杂区（其通常还被称为n掺杂柱形区和p掺杂柱形区）中的电荷的相互补偿。
并非只是出于成本的原因而存在降低在半导体器件上的（多个）尺寸的持续进展。然而，在分别收缩MOSFET单元cell的例如横向宽度和间距的值的情况下，针对可靠地生产器件的要求趋于增长。例如，在MOSFET的源极金属化与MOSFET单元的源极区和本体区之间形成接触可能带来挑战。
因此，存在对于改进MOSFET和MOSFET的制造的需要。
发明内容
根据用于形成MOSFET的方法的实施例，该方法包括提供晶片，晶片包括：半导体本体，该半导体本体包括第一侧、与第一侧相邻的第一半导体区、与第一侧相邻并且与第一半导体区形成第一pn结的第二半导体区以及与第一侧相邻并且与第二半导体区形成第二pn结的第三半导体区；布置在第一侧上的第一电介质层；嵌入在第一电介质层中的栅极电极；以及布置在第一电介质层上的第二电介质层。在栅极电极旁边形成通过第一电介质层和第二电介质层的沟槽。在沟槽的侧壁处形成电介质间隔壁。使沟槽延伸到半导体本体中以形成接触沟槽。
根据用于形成MOSFET的方法的实施例，该方法包括提供晶片，晶片包括：半导体本体，该半导体本体包括第一侧、与第一侧相邻的第一半导体区、与第一侧相邻并且与第一半导体区形成第一pn结的第二半导体区、以及与第一侧相邻并且与第二半导体区形成第二pn结的第三半导体区；被布置在第一侧上并且延伸至上侧的电介质结构；嵌入在电介质结构中的栅极电极；接触沟槽，其延伸通过电介质结构进入到第三半导体区中，并且包括底壁和布置在电介质结构处的侧壁；以及分层的电介质结构，其覆盖底壁和侧壁，并且具有在侧壁处的第一层厚度和在底壁处的低于第一层厚度的第二层厚度。通过在接触沟槽的底壁处的分层的电介质结构将离子注入到半导体本体中。将分层的电介质结构中的至少上层移除以暴露底壁。这包括进行各向同性蚀刻。
根据MOSFET的实施例，MOSFET包括半导体本体，该半导体本体包括第一侧、与第一侧相邻的漂移区、与第一侧相邻并且与漂移区形成第一pn结的本体区、以及与第一侧相邻并且与本体区形成第二pn结的源极区。在垂直于第一侧的竖向横截面中，MOSFET进一步包括：被布置在第一侧上并且具有上侧的电介质结构；嵌入在电介质结构中的第一栅极电极；嵌入在电介质结构中的第二栅极电极；以及接触沟槽，其被布置在第一栅极电极和第二栅极电极之间，延伸通过电介质结构并且至少延伸到源极区。在水平方向上，接触沟槽的宽度在由第一侧限定的第一平面中具有第一值，并且在由上侧限定的第二平面中具有至多为第一值的大约2.5倍的第二值。第一接触结构被布置在电介质结构上。第一接触结构包括被布置在接触沟槽中并且与源极区欧姆接触的通入接触部分。
在阅读以下的详细描述时并且在查看随附附图时，本领域技术人员将认识到附加的特征和优点。
附图说明
各图中的组件不一定按比例，相反重点被放在图示本发明的原理上。此外，在各图中，相同的参考标号指明对应的组件。在附图中：
图1图示根据实施例的通过半导体器件的半导体本体的竖向横截面；
图2图示根据实施例的通过半导体器件的半导体本体的竖向横截面；
图3图示根据实施例的通过半导体器件的半导体本体的竖向横截面；
图4图示根据实施例的通过半导体器件的半导体本体的竖向横截面；
图5图示根据实施例的通过半导体器件的半导体本体的竖向横截面；
图6图示通过半导体器件的半导体本体的竖向横截面；以及
图7至图15图示在根据实施例的方法的方法步骤期间通过半导体本体的竖向横截面。
具体实施方式
在下面的详细描述中，参照随附附图，附图形成在此的一部分，并且其中通过图示的方式示出其中可以实践本发明的特定实施例。在这点上，参照正被描述的（多个）图的定向使用诸如“顶部”，“底部”，“前方”，“后方”，“先头部”，“末尾部”等的方向性术语。由于实施例的组件可以被定位在许多不同的定向上，所以方向性术语被用于说明的目的并且绝不是进行限制。要理解的是，在不脱离本发明的范围的情况下，可以利用其它的实施例并且可以作出结构或逻辑上的改变。因此，以下的详细描述不是在限制的意义上取得的，并且本发明的范围由所附权利要求限定。
现在将详细参照各种实施例，其中的一个或多个示例被图示在各图中。每个示例是通过解释的方式提供的，并且不意味着限制本发明。例如，被图示或描述为一个实施例的部分的特征可以被使用在其它实施例上或者与其它实施例结合使用，以又产生进一步的实施例。意图的是本发明包括这样的修改和变化。使用特定的语言描述各示例，该特定的语言不应当被解释为是对所附权利要求的范围进行限制。附图并非是按比例的并且仅用于说明的目的。为了清楚，如果没有另外声明，否则相同的元件或制造步骤在不同的附图中已经由相同的参考标号指明。
如在本说明书中使用的术语“水平的”意图描述实质上平行于半导体衬底或本体的第一侧或主水平侧（典型地为相应的实质上平坦的表面）的定向。这可以是例如晶片或管芯的表面。
如在本说明书中使用的术语“竖向的”意图描述被实质上布置为垂直于第一表面（即平行于半导体衬底或本体的第一表面的法线方向）的定向。同样，如在本说明书中使用的术语“水平的”意图描述被实质上布置为平行于第一表面的定向。
在本说明书中，半导体本体的半导体衬底的第二表面被认为是由下表面或背侧表面形成，而第一表面被认为是由半导体衬底的上表面、前表面或主表面形成。因此，如在本说明书中使用的术语“在…之上”和“在…之下”描述在考虑该定向的情况下一个结构特征对于另一结构特征的相对位置。
在本说明书中，n掺杂被称为第一导电类型，而p掺杂被称为第二导电类型。替换地，可以利用相反的掺杂关系形成半导体器件，从而第一导电类型可以是p掺杂并且第二导电类型可以是n掺杂。更进一步地，一些图通过在掺杂类型旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”意味着小于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有与“n”掺杂区相比更大的掺杂浓度。然而，除非另外声明，否则指示相对掺杂浓度并不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区可以具有不同的绝对掺杂浓度。这同样适用于例如n+掺杂区和p+掺杂区。
在本说明书中描述的特定实施例涉及但是不限制于如下：场效应半导体器件（特别是涉及MOSFET）以及针对其的制造方法。在本说明书中，术语“半导体器件”和“半导体组件”被同义地使用。场效应半导体器件典型地是竖向半导体器件（诸如竖向MOSFET），具有被布置在第二表面上的漏极金属化以及被布置在相对于第二表面布置的第一表面上的源极金属化和绝缘的栅极电极。典型地，MOSFET是功率半导体器件，其具有带有多个MOSFET单元的有源区以用于承载和/或控制负载电流。更进一步地，功率半导体器件典型地具有外周区，当从上方看时该外周区具有至少部分地围绕有源区的至少一个边缘终止结构。然而场效应半导体器件也可以是IGBT，特别是竖向功率IGBT。
如在本说明书中使用的术语“功率半导体器件”意图描述在具有高电压和/或高电流开关能力的单个芯片上的半导体器件。换句话说，功率半导体器件意图用于典型地在安培范围内的高电流和/或如下的电压：多于大约10V或甚至多于大约100V或大约500V或大约1000V或大约3000V。在本说明书中，术语“功率半导体器件”和“功率半导体组件”被同义地使用。
如在本说明书中使用的术语“边缘终止结构”意图描述如下的结构：其被配置为在阻断模式中提供过渡区，在该过渡区中高电气电压（即与地相比高绝对值的电压，诸如半导体器件的有源区周围的漏极电压）逐渐地改变到在器件的边缘处或靠近器件的边缘的电位，并且/或者改变到诸如地、源极电位或栅极电位的基准电位。边缘终止结构可以例如通过跨终止区扩展电场线来降低在整流结的终止区周围的场强。
如在本说明书中使用的术语“场效应”意图描述以电场为媒介形成第一导电类型的导电“沟道”和/或以电场为媒介控制在第二导电类型的半导体区（典型地是第二导电类型的本体区）中的沟道的导电性和/或形状。归因于场效应，在第一导电类型的源极区和第一导电类型的漂移区之间形成通过沟道区的单极电流路径和/或对通过沟道区的单极电流路径进行控制。漂移区可以与漏极区接触。漂移区和漏极区典型地处于与漏极电极（漏极金属化）低欧姆连接。源极区典型地处于与源极电极（源极金属化）低欧姆连接。
在本说明书的上下文中，术语“处于欧姆连接”意图描述当没有电压或仅有小的探针电压施加到和/或跨半导体器件时，在半导体器件的相应的元件或部分之间存在欧姆电流路径（例如低欧姆电流路径）。在本说明书中术语“处于欧姆连接”、“处于电阻性电连接”、“电耦合”以及“处于电阻性电连接”被同义地使用。在本说明书的上下文中，术语“处于欧姆接触”意图描述半导体器件的两个元件或部分处于直接机械（物理上紧密的）接触并且处于欧姆连接。
术语“电连接”和“被电连接的”描述在两个特征之间的欧姆连接。
在本说明书的上下文中，术语“MOS”（金属氧化物半导体）应当被理解为包括更一般的术语“MIS”（金属绝缘体半导体）。例如，术语MOSFET（金属氧化物半导体场效应晶体管）应当被理解为包括具有并非是氧化物的栅极绝缘体的FET，即术语MOSFET是分别在IGFET（绝缘栅场效应晶体管）和MISFET（金属绝缘体半导体场效应晶体管）的更一般的术语意义上使用的。用于MOSFET的栅极材料的术语“金属”应当被理解为包括或包括有导电材料，如例如金属、合金、掺杂的多晶半导体和金属半导体化合物（如金属硅化物）。
在本说明书的上下文中，术语“栅极电极”意图描述如下的电极：该电极被定位在本体区旁边并且与本体区绝缘，并且被配置为形成和/或控制通过本体区的沟道区。
如在本说明书中使用的术语“pn结”意图描述在不同导电类型的（直接）邻接的半导体区或半导体部分之间的边界表面。
在下面，主要参照硅（Si）半导体器件来解释关于半导体器件和用于形成半导体器件的制造方法的实施例。因此，单晶半导体区或层典型地是单晶Si区或Si层。然而，应当理解的是，半导体本体可以由适合于制造半导体器件的任何半导体材料制成。这样的材料的示例包括但是不限制于如下：诸如硅（Si）或锗（Ge）的元素半导体材料；诸如碳化硅（SiC）或硅锗（SiGe）的IV族化合物半导体材料；二元、三元或四元的III-V族半导体材料，诸如氮化镓（GaN）。对于功率半导体应用而言，当前主要使用Si、SiC、GaAs和GaN材料。如果半导体本体包括高带隙材料，即具有高于1eV的带隙的半导体材料，诸如分别具有高的击穿场强和高的临界雪崩场强的SiC或GaN，则相应的半导体区的掺杂可以被选取为更高，这降低了在后文中的导通状态电阻Ron（还被称为导通电阻Ron）。
参照图1，解释半导体器件100的第一实施例。图1图示通过被典型地实现为MOSFET的半导体器件100的半导体本体40的竖向横截面。半导体本体40在面向竖向方向z的典型地为平坦的第一表面101的第一侧和被与第一侧（第一表面）101相对布置的典型地为平坦的第二表面（背表面，图1中未示出）的第二侧之间延伸。
在实质上平行于第一表面101的水平方向x上，半导体本体40由边缘或切缝（例如锯切边缘，其典型地至少实质上正交于第一侧或第一表面101）界定。在下文中，边缘还被称为侧向边缘。然而，典型地分别图示半导体器件100的有源区的一部分和半导体本体40的图1未示出边缘。
除了接触开口，电介质结构13可以实质上或甚至完全地覆盖第一侧101。
典型地，半导体器件100的有源区包括多个MOSFET单元，每个MOSFET单元具有一个栅极电极12。在图1中示出的区段可以对应于两个MOSFET单元的相邻部分。
典型地，MOSFET单元中的每个典型地在第一侧101处包括嵌入在形成于第一侧101上的电介质结构13中的栅极电极12。
在示例性实施例中，每个栅极电极12被布置在电介质结构13的相应的栅极电介质部分13a上。栅极电介质部分13a被布置在相应的栅极电极12和第一侧101之间。
在涉及n沟道MOSFET的实施例中，半导体本体典型地包括n型漂移区1、与漂移区1形成第一pn结14的p型本体区2、以及与本体区2形成第二pn结15的源极区3。在涉及p沟道MOSFET的实施例中，掺杂关系是相反的。
在所图示的竖向扩散MOSFET（VDMOS）的实施例中，当分别从上方查看以及在平面图中查看时，（多个）平面栅极电极12典型地与第一pn结14和第二pn结15交迭。
进一步地，漂移区1，本体区2和/或源极区3可以邻接（延伸到）第一侧101（在有源区中）。
如图1中图示那样，接触沟槽50典型地被布置在下文中还分别被称为第一栅极电极12和第二栅极电极12的两个栅极电极12之间。接触沟槽50延伸通过电介质结构13并且延伸到源极区3，更典型地延伸到源极区3中。
根据实施例，在接触沟槽50的水平方向x上的宽度w在由第一侧101和/或第二侧（半导体本体的背侧）限定的第一平面中具有第一值w1，并且在由电介质结构13的上侧103限定的第二平面中具有第二值w2，该第二值w2至多为第一值w1的大约2.5倍。在下文中，比率w2/w1还分别被称为电介质结构13中的接触沟槽50的锥度比率和在电介质结构13中的接触沟槽50的扩宽比率。
进一步地，连续的导电的第一接触结构10（例如金属接触结构10）典型地被布置在电介质结构13上。第一接触结构10可以包括：通入接触部分10"，其被布置在接触沟槽50中，并且与源极区3欧姆接触；以及覆盖部分10'，其被布置在接触沟槽50之上。在下文中，通入接触部分10"还被称为通入接触。
覆盖部分10'可以形成MOSFET 100的源极端子。进一步地，覆盖部分10'可以至少实质上覆盖MOSFET 100的有源区。
进一步地，第二接触结构（图1中未示出）可以被布置在电介质结构13上，第二接触结构典型地形成分别与栅极电极欧姆连接的栅极端子和栅极焊盘。在下文中，第一接触结构和第二接触结构还分别被称为源极接触结构10和栅极接触结构。
源极接触结构10可以包括金属。同样，栅极接触结构可以包括金属。源极端子10'和栅极端子可以甚至是同一导电材料或导电材料层的被图案化的各部分。栅极端子和源极端子10'可以例如由于平版印刷图案化而是共同的金属布线层或堆叠层的分离的部分。
如下面关于图6进一步详细解释的那样，使用2.5或更小（典型地在从大约0.8到2.5的范围内，更典型地在从大约1到1.8的范围内）的接触沟槽50的锥度比率w2/w1至少实质上降低在制造期间或在随后的应力测试（诸如HTGS（高温栅极应力）和UHAST（无偏置高加速度应力测试））中在第一接触结构10中形成裂痕线18或裂缝18的风险。因此，MOSFET 100被对于来自外部的运动离子更可靠地密封。注意，从外部扩散到半导体本体40和/或电介质13中的运动离子可能使MOSFET的功能（例如MOSFET的阈值电压）劣化。
典型地，MOSFET 100在电介质结构13中具有多个接触沟槽50，每个接触沟槽50具有至多2.5的锥度比率。更典型地，在电介质结构13中各接触沟槽50均不具有多于2.5的锥度比率。
在电介质结构中可靠地制造具有至多2.5的锥度比率（w2/w1）的（多个）接触沟槽50迄今为止是有挑战的，特别是对于至少为1或者至少为2的接触沟槽50的高宽比（沟槽高度对于平均沟槽宽度（例如（w2+w1）/2））而言和/或对于小的横向大小，即对于具有至多大约为1μm、更典型地至多大约为950nm的第二值w2的接触沟槽50而言。
第一值w1也可以被限定为在竖向横截面中的两个点（在该两个点处接触沟槽50邻接源极区3和电介质结构13，即由三个区3、12、50共享各点）之间的（水平）距离。进一步地，第二值w2也可以被限定为在竖向横截面中在接触沟槽50的上端处接触沟槽50的水平宽度。
接触沟槽50可以具有圆形或多边形的形状，例如当从上方查看时（在平面图中）具有矩形形状。
同样，通入接触部分10"可以具有圆形或多边形的形状，例如当从上方查看时（在平面图中）具有矩形形状。
如在图1中图示那样，通过被布置在下方的、邻接本体区2并且具有与本体区2相同的导电类型的可选的补偿区5，MOSFET 100可以被实现为补偿半导体器件，典型地被实现为具有至少大约100V的额定击穿电压的功率补偿半导体器件。
在这些实施例中，由n型掺杂剂提供的自由电子的总数典型地实质上与由补偿区5和在补偿区5之间的漂移部分1a中的p型掺杂剂提供的自由空穴的总数相匹配。典型地，由n型掺杂剂提供的自由电子的总数从由p型掺杂剂提供的自由空穴的总数变化少于5％，更典型地少于1％。因此，漂移部分1a和补偿区5可以形成pn补偿结构。
更进一步地，n型漂移区1可以附加地包括用于空穴的复合中心，诸如铂。
甚至进一步地，典型地将第一导电类型（在示例性实施例中为n型）的漏极区（在图1中未示出）提供在半导体本体40的第二侧处和在漂移区1和第二侧之间。
典型地，漏极区的掺杂浓度高于漂移区1的掺杂浓度。因此，可以改进半导体器件100的开关行为。
更进一步地，与漏极区欧姆接触的漏极金属化（图1中未示出）典型地被布置在第二侧上和/或被布置在第二侧处。
在涉及IGBT的实施例中，替代漏极区，可以提供第二导电类型的集电极区110。
图2图示通过类似于上面关于图1解释的半导体器件100的半导体器件200的横截面。半导体器件200典型地还被实现为MOSFET。
然而，接触沟槽50和通入接触部分10"延伸通过源极区3部分地进入到本体区2中。因此，可以改进MOSFET 200的闩锁行为。
进一步地，分别在接触结构10的通入接触部分10"与覆盖部分10'（例如，源极金属化或端子）之间的过渡区以及在接触沟槽50的侧壁51与上侧103之间的过渡区中，电介质结构13在竖向横截面中被构型成类似尖头或鼻状部9。这可能归因于下面关于图7至图15解释的制造处理。在示例性实施例中，这两个类似尖头或类似鼻状部的结构9指向上方并且略微成角度地朝向彼此。类似尖头或类似鼻状部的结构9可以具有在从大约20nm至大约50nm的范围内、更典型地在从大约30nm至大约40nm的范围内的大小。
在所图示的竖向横截面中，形成在接触沟槽50的侧壁51与上侧103的邻接部分之间的界面可以至少在相应的过渡区中被实质上描述为具有在数学意义上的尖点（奇点）的参数平面曲线。
如图2中图示那样，在第一侧101和上侧103之间的竖向距离h（|x-x0|）可以随着从接触沟槽50的相应的侧壁51起和/或从过渡区的相邻部分中的通入接触部分10"起的水平距离|x-x0|增加而减小。在这里，x0表示在所使用的笛卡尔坐标系xz中相应的（最接近的）侧壁51的上端的水平坐标。
典型地，从第一侧101起的（多个）侧壁51的上端的竖向距离h（0）大于在第一侧101和上侧103之间的最小竖向距离hmin，典型地大至少大约10nm。
（多个）侧壁51的上端的竖向距离h（0）典型地至多比第一侧101和上侧103之间的最小竖向距离大出大约100nm。
更进一步地，竖向距离h（|x-x0|）可以达到最低值hmin，其典型地为在水平距离的相应的值|x1-x0|（其在到第一侧101上的投影中小于源极区3的最大水平距离|x3-x0|）处的最小值。
甚至进一步地，竖向距离h（|x-x0|）典型地仅针对小于大约70nm、更典型地小于20nm的水平距离|x-x0|的值而减小。
所图示的结构可以至少关于行进通过接触沟槽50的中心竖向轴是实质上镜像对称的。
图3图示半导体器件300的横截面，该半导体器件300类似于上面关于图2解释的半导体器件200。半导体器件300典型地也实现为MOSFET。
然而，更高的（p掺杂的）本体接触区4被布置在本体区2和通入接触部分10"之间。因此，可以与通入接触部分10"之间以及与本体区2之间形成更好的欧姆连接。
如图3中图示那样，相应的侧壁电介质13s可以被布置在接触沟槽50的侧壁51处。这也可能归因于确保了接触沟槽50的低锥度比率的制造。
侧壁电介质13s可以具有至多大约10nm或者甚至至多大约5nm或2nm的层厚度。
典型地，侧壁电介质13s是由原硅酸四乙酯（TEOS）、更典型地是由退火的TEOS制成的。
图4图示通过类似于上面关于图3解释的半导体器件300的半导体器件400的横截面。半导体器件400典型地还被实现为MOSFET。
然而，半导体器件400的源极接触结构10由三个导电层10a、10b和10c构成。
根据实施例，被布置在电介质结构13处的下导电层10a是钛层，更典型地是堆叠的钛/氮化钛（Ti/TiN）层。在其上布置有中间导电层（典型地为中间钨层10b）。被布置在中间层10b上的上导电层10c可以由金属或包括铝、铜和/或硅的合金制成。
例如，上导电层10c可以由铝（Al）、铜（Cu）或者铝或铜的合金（例如AlSi、AlCu或AlSiCu）制成。
下导电层10a可以形成针对铝的阻挡层。
更进一步地，下导电层10a可以是相当薄的，例如，可以具有在从大约10nm至大约70nm的范围中的层厚度。
中间层10b的层厚度典型地更大，例如具有在从大约100nm至大约300nm的范围中的层厚度。
在接触沟槽50的下部分中形成有空隙16的情况下，中间层10b承载通过接触沟槽50的源极漏极电流的主要部分。
上层10b（在接触沟槽50的外侧）的层厚度典型地甚至更大，典型地在从大约3微米至大约5微米的范围中。
如图4中图示那样，除了典型地由热氧化硅、氮化硅或氮氧化硅制成的栅极电介质部分13a以外，电介质结构13还可以包括布置在（多个）栅极电极12处的下电介质层13b和（多个）栅极电介质部分13a。典型地，下电介质层13b由诸如非掺杂的硅酸盐玻璃（USG）的电介质材料制成。
更进一步地，上电介质层13c可以被布置在下电介质层13b上。典型地，上电介质层13c由硼磷硅酸盐玻璃（BPSG）制成。因此，与具有由USG制成的上电介质层13c的半导体器件相比，可以降低制造成本。
为了清楚起见，典型地由与下电介质层13b相同的材料制成的可选的侧壁电介质（13s）在图4中未被示出。
该材料组合允许高效地制造具有想要的（多个）接触沟槽50的锥度比率的可靠的半导体器件。
在（多个）栅极电极12之上的下电介质层13b的厚度可以在从大约250nm到大约350nm的范围中。
在（多个）栅极电极12之上的上电介质层13c的厚度可以在从大约1微米到大约1.5微米的范围中。
图5图示通过类似于上面关于图4解释的半导体器件400的半导体器件401的竖向横截面。半导体器件401典型地还被实现为MOSFET并且是如下面关于图7至图15解释的那样制造的。对图5的更接近探察——其对应于使用电子束显微镜获得的横截面视图的形式上的线绘制，在电介质结构13中的接触沟槽50的锥度比率（w2/w1）为大约1.8，并且因此在确保覆盖部分10'在半导体本体40和电介质结构13上形成均匀的密封层的想要的范围内。因此，安全地保护半导体器件401免受离子的扩散。
与此不同，图6图示与半导体器件401类似地获得的（然而在制造期间没有利用侧壁电介质（13s）保护接触沟槽50的侧壁）半导体器件600的对应的横截面。这导致大约3：1的更大的锥度比率（w2/w1），并且最终导致完全行进通过第一接触结构10并且甚至略微进入半导体本体40中的裂缝18。因此，半导体器件600具有改变其特性或者甚至由于离子的进入扩散而在器件工作期间失效的高风险。
在下文中，在相应的竖向横截面中解释如上面关于图1至图4解释的用于制造半导体器件100至401的方法的方法步骤。
在第一处理中，可以提供由半导体本体40形成的晶片，晶片具有第一侧101以及被布置在第一侧101上的电介质结构13，并且在竖向横截面中包括与半导体本体40分离开的两个栅极电极12。半导体本体40可以例如是硅半导体本体。
如图7中图示那样，半导体本体40典型地包括与第一侧101相邻的第一半导体区1、与第一侧101相邻并且与第一半导体区1形成第一pn结14的第二半导体区2、以及与第一侧101相邻并且与第二半导体区2形成第二pn结15的第三半导体区3。
在涉及MOSFET的制造的实施例中，第一半导体区1、第二半导体区2和第三半导体区3可以分别形成漂移区1、本体区2和源极区3。
典型地，图7仅对应于晶片的小的区段，更典型地对应于要在晶片级别上并行地制备的许多半导体器件中的一个半导体器件500的有源区的小的区段。
换句话说，所提供的晶片典型地包括多个器件区，其中每个器件区包括多个晶体管结构（更典型地，竖向功率FET结构，特别是诸如在半导体本体40中形成的多个VDMOS结构的MOSFET结构）。
更进一步地，至少所提供的半导体本体40的（多个）有源区可以包括如上面关于图1解释的补偿结构。
电荷补偿半导体器件可以是利用所谓的“多重外延”处理生产的。在这种情况下，首先在高度n掺杂的衬底上生长n掺杂的外延层，其可以是几μm厚，并且通常被称为“缓冲层外延”。除了在外延步骤中引入的掺杂水平之外，还使用注入通过掩模将掺杂离子引入到缓冲层外延中，其中掺杂离子在第一荷电位置（例如用于磷掺杂的硼）。还可以利用注入（或者通过掩模，或者在整个表面上）来运用反掺杂。然而，还可能的是使具有所要求的掺杂的各个外延层分离开。此后，将整个处理重复如所要求的那么多次，直到创建了具有足够的厚度并且被配备有电荷中心的n（多重外延）层为止。电荷中心被相互调节至彼此并且被竖向地一个堆叠在另一个的顶部上。这些中心然后在有波动的竖向柱中与向外的热扩散混合，以形成相邻的p型电荷补偿区（补偿区）和n型电荷补偿区（漂移部分）。然后可以在该时点执行实际器件的制造。
另一种用于制备电荷补偿半导体器件的技术涉及沟槽蚀刻和利用沟槽填充进行补偿。在高度n掺杂的衬底上的单个外延步骤（n掺杂外延）中沉积吸收电压的体积，从而厚度对应于多层外延结构的总厚度。此后，蚀刻深沟槽，这确定p柱（补偿区）的形状。然后利用至少实质上没有晶体缺陷的p掺杂的外延来填充深沟槽。
这两种技术都可以被用于制造如上文关于图1至图5解释的电荷补偿半导体器件。
在图7中图示的示例性实施例中，第一电介质层13a、13b被布置在第一侧101上以及被布置在第一侧101处，并且第二电介质层13c被布置在第一电介质层13a、13b上以及被布置在第一电介质层13a、13b处，其中栅极电极12被嵌入在第一电介质层13a、13b中。
第一电介质层可以仅由一种材料制成。然而，第一电介质层还可以包括形成栅极电介质层13a的下子层和至少覆盖栅极电极12的中间电介质层13b。
提供晶片可以包括提供半导体本体40以及在半导体本体40的第一侧101处形成栅极电介质层13a。
在涉及制造硅半导体器件的实施例中，可以通过在第一侧101处对半导体本体40进行热氧化来形成栅极电介质层13a。
可以在栅极电介质层13a上例如通过沉积掺杂的多晶硅来形成栅极电极层12。
之后，可以对栅极电极层12进行平版印刷结构化以形成栅极电极12。
之后，例如可以在栅极电极12和栅极电介质层12a上将USG沉积为共形层13b。在所制造的半导体器件500中，沉积的层13b典型地形成电介质结构13的中间电介质层13b。
中间电介质层13b可以具有在从大约250nm至大约350nm的范围中的层厚度。
之后，可以沉积另一电介质材料（诸如BPSG）以形成上电介质层13c。在图7中图示了所得到的结构。
上电介质层13c可以具有在从大约纳米到大约微米的范围中、更典型地在从大约1微米至大约1.5微米的范围中的层厚度。
之后，可以将沟槽50'形成为通过第二电介质层13c和第一电介质层13a、13b，例如蚀刻到第一侧101。
如在图8中图示那样，被平版印刷结构化的掩模17可以被用于蚀刻通过第一和第二电介质层13a-13c的沟槽50'。
沟槽50的锥度比率典型地接近于1或者例如在从大约0.8至大约1.2的范围中、更典型地在从大约0.9至1.1的范围中。
沟槽50的高宽比（高度对于宽度）可以在从大约0.5至大约5的范围中、更典型地在从大约0.8至大约2的范围中。
之后，可以移除掩模17。
之后，可以在沟槽50的侧壁51处形成电介质间隔壁13s。
为此目的，可以将不同于第二电介质层13c的材料的材料（更典型地，TEOS）沉积为共形层13s，其在下文中还被称为电介质保护层13s。在图9中图示了所得到的结构500。
典型地，电介质保护层13s具有在从大约10nm至大约50nm的范围中、更典型地在从大约20nm至大约40nm的范围中的层厚度。例如，电介质保护层13s的层厚度可以为大约30nm。
之后，可以对电介质保护层13s进行各向异性蚀刻，以把电介质保护层13s从第二电介质层13c的上侧103和沟槽50'的底壁52'移除。在图10中示出了包括所形成的电介质间隔壁13s的所得到的结构500。
因此，在侧壁51中的每个的上端部处形成相应的类似尖头或类似鼻状部的结构9。
之后，可以使沟槽50'延伸到半导体本体40中以形成接触沟槽50。这典型地通过在由保护层13s保护沟槽50'侧壁51的同时进行蚀刻来实现。在图11中示出了包括在半导体本体40中的接触沟槽50的所形成的（下部）底壁52和相邻的下部侧壁部分51'的所得到的结构500。
因此，在使沟槽50'延伸期间没有或者至少实质上没有分别对沟槽50'的锥度比率和在第一侧101上方的接触沟槽50进行改变。
使沟槽50'延伸典型地包括对半导体材料进行各向异性蚀刻。
如在图11（和图13）中图示那样，可以执行蚀刻，从而所形成的接触沟槽50延伸通过第三半导体区3并且部分地进入到第二半导体区2中。
之后，可以在第二电介质层13c上并且在接触沟槽50中形成接触结构10。在图12中示出了所得到的结构501。下面关于图15解释用于形成接触结构10的处理。
在形成接触结构10之前，可以典型地将电介质杂散层13s'沉积为共形层。在图13中示出了所得到的结构500。
典型地，电介质杂散层13s'和电介质间隔壁13s由相同的材料制成，或者至少由关于稍后执行的各向同性蚀刻是类似的材料制成。
电介质杂散层13s'和（多个）电介质间隔壁13s典型地形成分层的电介质结构13s，13s'，其在第一侧101之上的侧壁51处具有与接触沟槽50的在第一侧101下方的底壁52和下部侧壁部分51'处的第二层厚度L2相比更高的第一层厚度L1。
在示例性实施例中，分层的电介质结构13s，13s'分别由被布置在侧壁51处的并且在（多个）侧壁51处形成电介质间隔壁的下层13s以及覆盖底壁52、下层13s和电介质结构13的上层13s'构成。
典型地，下层13s和上层13s'是相应的电介质氧化物层。例如，上层（电介质杂散层）13s'和下层（电介质间隔壁）13s可以由TEOS制成。
分层的电介质结构13s，13s'可以被用作为用于注入离子（例如铝离子）的杂散掩模。这在图13中通过虚线箭头图示。
根据实施例，以上关于图7至图11和图13解释的处理也可以被描述为提供晶片，晶片包括：半导体本体40，半导体本体40包括第一侧101、与第一侧相邻的第一半导体区1、与第一侧相邻并且与第一半导体区1形成第一pn结14的第二半导体区2、以及与第一侧相邻并且与第二半导体区2形成第二pn结15的第三半导体区3；电介质结构13a，13b，13c，其被布置在第一侧101处并且延伸到上侧103电介质结构；栅极电极12，其嵌入在电介质结构13a，13b，13c中；接触沟槽50，其在栅极电极12旁边延伸通过电介质结构13a，13b，13c进入到第三半导体区3中；以及侧壁51，其被布置在电介质结构13a，13b，13c处；以及底壁52；以及覆盖底壁52和侧壁51并且包括在侧壁51处的第一层厚度和在底壁52处的低于第一层厚度的第二层厚度的电介质材料的分层的结构13s，13s'。
在通过电介质杂散层13s'以及接触沟槽50的底壁52将离子注入到半导体本体40中之后，可以使用热退火处理来激活在半导体材料中的所注入的离子。
之后，可以使用各向同性蚀刻（典型地，湿法化学蚀刻）来移除电介质杂散层13s'。在示例性实施例中，这造成在接触沟槽50的在第一侧101之下的底部部分中暴露半导体体40。典型地，在接触沟槽50的在第一侧101之下的底壁52和相邻的下部侧壁部分51'处暴露半导体本体40。
典型地执行各向同性蚀刻，从而与（多个）电介质间隔壁13s和电介质杂散层13s'的蚀刻速率相比第二电介质层13c的蚀刻速率高至至少两倍，更典型地高至至少五倍。
如在图14中图示那样，在各向同性蚀刻电介质杂散层13s'之后，由于电介质层13s的薄的剩余部分，例如至多几纳米厚的剩余部分可能仍然覆盖侧壁51。
在其它实施例中，电介质层（电介质间隔壁）13s至少实质上被移除。
如果在没有由（多个）电介质间隔壁13s保护侧壁51的情况下移除电介质杂散层13s'，则锥度比率很有可能被不利地增加。注意，与TEOS和USG相比，BPSG可以具有更高大约10倍的蚀刻速率。这可能造成易于受外部离子影响的如图6中所图示的结构。
之后，可以在第二电介质层13c上并且在沟槽50中形成接触结构10。在图15中示出了所得到的结构500。
典型地，接触结构10被形成为分层的结构，如上面在图4中示出那样。
在可选地清洗接触沟槽50和电介质结构13a，13b，13c的暴露表面之后，可以沉积一个或多个导电层。
例如，可以使用诸如HF蚀刻的湿法化学蚀刻来清洗暴露的表面。
之后，可以典型地将薄的钛层在（经清洁的）暴露的表面上并且在（经清洁的）暴露的表面处沉积为共形层。由于典型地在稍后使用的退火，可以在钛层和半导体本体40之间形成硅化钛层。
之后，可以典型地将氮化钛层在氮化钛层上并且在氮化钛层处沉积为共形层。
之后，可以典型地将钨层在氮化钛层上并且在氮化钛层处沉积为共形层。
之后，可以典型地将合金在钨层上并且在钨层处沉积为共形层。
所沉积的合金可以包括铝和铜。附加地，所沉积的合金可以包括硅。
之后，可以例如通过化学机械抛光将所沉积的合金的上表面平坦化。
进一步地，可以对在第一侧上的所形成的接触结构10的覆盖部分10'进行照相平版印刷结构化以形成源极端子和栅极端子。
之后，可以与第一接触结构10相对地形成漏极金属化（端子）。
之后，可以例如通过沿着锯切线或划刻线进行锯切来将半导体本体（晶片）分离成单独的半导体器件，从而各半导体器件具有对应的侧向边缘，该侧向边缘在实质上平行于第一侧101的水平方向上界定半导体器件。
根据用于制造MOSFET的方法的实施例，方法包括提供晶片，晶片包括：半导体本体40，半导体本体40包括第一侧101、与第一侧相邻的第一半导体区1、与第一侧相邻并且与第一半导体区1形成第一pn结14的第二半导体区2、以及与第一侧相邻并且与第二半导体区2形成第二pn结15的第三半导体区3；在第一侧101和上侧103之间延伸的电介质结构13a，13b，13c；嵌入在电介质结构13a，13b，13c中的栅极电极12；接触沟槽50，其延伸通过电介质结构13a，13b，13c进入到第三半导体区3中，并且包括布置在电介质结构13a，13b，13c处的侧壁51和底壁52；以及分层的电介质氧化物结构13s，13s'，其包括布置在侧壁51处的下电介质氧化物层13s以及覆盖底壁52和下电介质氧化物层13s的上电介质氧化物层13s'。从第一侧101起进一步处理半导体本体。进一步的处理可以包括通过分层的电介质氧化物13s，13s'和接触沟槽50的底壁52将离子注入到半导体本体40中。使用各向同性氧化物蚀刻来使底壁52暴露，从而下电介质氧化物层13s仅被部分地移除，或者如果在侧壁51处的下电介质氧化物层13s被至少实质上移除，则停止氧化物刻蚀。
根据实施例，场效应半导体器件包括半导体本体，半导体本体包括第一侧、与第一侧相邻的漂移区、与第一侧相邻并且与漂移区形成第一pn结的本体区、以及与第一侧相邻并且与本体区形成第二pn结的源极区。在垂直于第一侧的竖向横截面中，MOSFET进一步包括：电介质结构，其被布置在第一侧上并且具有上侧；嵌入在电介质结构中的第一栅极电极；嵌入在电介质结构中的第二栅极电极；以及接触沟槽，其被布置在第一栅极电极和第二栅极电极之间，延伸通过电介质结构并且至少延伸至源极区。在竖向横截面中，接触沟槽的锥度比率至多为大约2.5。第一接触结构被布置在电介质结构上。第一接触结构包括通入接触部分，其被布置在接触沟槽中并且与源极区欧姆接触。
根据实施例，场效应半导体器件包括半导体本体，半导体本体包括第一侧、与第一侧相邻的第一半导体区、与第一侧相邻并且与第一半导体区形成第一pn结的第二半导体区、以及与第一侧相邻并且与第二半导体区形成第二pn结的第三半导体区。在垂直于第一侧的竖向横截面中，场效应半导体器件进一步包括：布置在第一侧上的电介质结构；嵌入在电介质结构中的第一栅极电极；嵌入在电介质结构中的第二栅极电极；接触沟槽，其被布置在第一栅极电极和第二栅极电极之间，延伸通过电介质结构并且延伸至第三半导体区；以及第一接触结构，其被布置在电介质结构上和/或被布置在电介质结构处。第一接触结构包括：通入接触部分，其被布置在接触沟槽中并且与第三半导体区欧姆接触；以及覆盖部分，其邻接通入接触部分并且在接触沟槽的外部与电介质结构形成界面。在竖向横截面中，至少分别在接触沟槽的侧壁和通入接触部分附近，第一侧和界面之间的竖向距离随着从接触沟槽的侧壁起和/或从通入接触部分起的水平距离增加而减小。
虽然已经公开了本发明的各种示例性实施例，但是对于本领域技术人员将显而易见的是，可以在不脱离本发明的精神和范围的情况下做出将实现本发明的优点中的一些的各种改变和修改。对于本领域技术人员将明显的是，可以适当地替代为执行相同功能的其它组件。应当提及的是，参照特定的图解释的特征可以与其它图中的特征组合，即使在其中这尚未被明确提及的那些情况中也如此。意图由所附权利要求覆盖对创新构思的这样的修改。
为了易于描述而使用了诸如“在…下方”，“在…之下”，“下方”，“在…上方”和“上方”等空间上相对的术语，以解释一个元件相对于第二元件的定位。除了与各图中描绘的那些不同的定向之外，这些术语还意图涵盖器件的不同的定向。进一步地，诸如“第一”，和“第二”等的术语也被用于描述各种元件、区、区段等并且也不意图进行限制。同样的术语贯穿于描述指代同样的元件。
如本文所使用的那样，术语“具有”，“包含”，“包括”和“包括有”等是指示所声明的元件或特征的存在但是不排除附加的元件或特征的开放式术语。除非上下文另外清楚地指示，否则量词“一”，“一个”和指代词“该”意图包括复数个以及单数个。
在谨记以上的变化和应用的范围的情况下，应当理解的是，本发明不由前面描述限制，其也不由随附附图限制。相反，本发明仅受随后的权利要求及其法律等同物限制。

Claims (21)

1.一种用于制造MOSFET（100-501）的方法，所述方法包括：
-提供晶片，晶片包括：
-半导体本体（40），包括第一侧（101）、与第一侧相邻的第一半导体区（1）、与第一侧相邻并且与第一半导体区（1）形成第一pn结（14）的第二半导体区（2）、以及与第一侧相邻并且与第二半导体区（2）形成第二pn结（15）的第三半导体区（3）；
-第一电介质层（13a，13b），被布置在第一侧（101）上；
-嵌入在第一电介质层（13a，13b）中的栅极电极（12）；和
-布置在第一电介质层（13a，13b）上的第二电介质层（13c）；
-在栅极电极（12）旁边形成通过第一电介质层（13a，13b）和第二电介质层（13c）的沟槽（50'）；
-在沟槽（50'）的侧壁（51）处形成电介质间隔壁（13s）；和
-使沟槽（50'）延伸到半导体本体（40）中以形成接触沟槽（50）。
2.根据权利要求1所述的方法，其中形成电介质间隔壁（13s）包括以下中的至少一个：
-沉积与第二电介质层（13c）的材料不同的材料的电介质保护层（13s）；以及
-对电介质保护层进行各向异性蚀刻以形成电介质间隔壁（13s）。
3.根据权利要求1或2所述的方法，其中电介质保护层（13s）和/或电介质间隔壁包括TEOS，和/或其中电介质保护层（13s）和/或电介质间隔壁（13s）的层厚度在从大约10nm至大约50nm的范围中、更典型地在从大约20nm至大约40nm的范围中。
4.根据前述权利要求中的任何一项所述的方法，其中使沟槽（50'）延伸包括以下中的至少一个：
-对半导体本体（40）选择性地蚀刻直至电介质间隔壁（13s）；
-蚀刻第三半导体区（3）；以及
-部分地蚀刻到第二半导体区（2）中。
5.根据前述权利要求中的任何一项所述的方法，在形成电介质间隔壁（13s）之后进一步包括以下中的至少一个：
-沉积电介质杂散层（13s'）；
-通过电介质杂散层（13s'）和接触沟槽（50）的底壁（52）将离子注入到半导体本体（40）中；
-进行快速热退火；和
-各向同性地蚀刻电介质杂散层（13s'）。
6.根据前述权利要求中的任何一项所述的方法，其中形成沟槽（50'）包括蚀刻和/或其中沟槽（50'）被形成在两个相邻的栅极电极（12）之间。
7.根据权利要求5或6所述的方法，其中电介质杂散层（13s'）和电介质间隔壁（13s）由相同的材料制成，其中电介质杂散层（13s'）包括TEOS，和/或其中执行各向同性蚀刻，从而与电介质间隔壁（13s）和电介质杂散层（13s'）中的至少之一的蚀刻速率相比第二电介质层（13c）的蚀刻速率高至至少两倍，更典型地高至至少五倍。
8.一种用于制造MOSFET（100-501）的方法，所述方法包括：
-提供晶片，晶片包括：
-半导体本体（40），其包括第一侧（101）、与第一侧相邻的第一半导体区（1）、与第一侧相邻并且与第一半导体区（1）形成第一pn结（14）的第二半导体区（2）、以及与第一侧相邻并且与第二半导体区（2）形成第二pn结（15）的第三半导体区（3）；
-电介质结构（13a，13b，13c），其被布置在第一侧（101）上并且延伸到上侧（103）；
-栅极电极（12），其嵌入在电介质结构（13a，13b，13c）中；
-接触沟槽（50），其延伸通过电介质结构（13a，13b，13c）进入到第三半导体区（3）中，并且包括底壁（52）和被布置在电介质结构（13a，13b，13c）处的侧壁（51）；以及
-分层的电介质结构（13s，13s'），其覆盖底壁（52）和侧壁（51），并且包括在侧壁（51）处的第一层厚度（L1）和在底壁（52）处的低于第一层厚度的第二层厚度（L2）；
-通过分层的电介质结构（13s，13s'）和接触沟槽（50）的底壁（52）将离子注入到半导体本体（40）中；以及
-移除分层的电介质结构（13s，13s'）中的至少上层（13s'）以暴露底壁（52）包括进行各向同性蚀刻。
9.根据权利要求8所述的方法，其中分层的电介质结构（13s，13s'）包括被布置在侧壁（51）处并且被上层（13s'）覆盖的下层（13s），其中下层（13s）和上层（13s'）中的至少一个由TEOS制成，其中第一层厚度在从大约30nm至大约90nm的范围中，并且/或者其中第二层厚度在从大约20nm至大约40nm的范围中。
10.根据前述权利要求中的任何一项所述的方法，其中半导体本体包括硅，其中注入离子包括将掺杂剂离子注入到第二半导体区（2）中，和/或其中注入离子包括将铂离子注入到第二半导体区（2）和/或第一半导体区（1）中。
11.根据前述权利要求中的任何一项所述的方法，进一步包括在第二电介质层（13c）上并且在接触沟槽（50）中形成接触结构（10）。
12.根据权利要求11所述的方法，其中形成接触结构（10）包括以下中的至少一个：
-清洁接触沟槽（50）和/或电介质结构（13a，13b，13c）的暴露表面；
-沉积钛；
-沉积氮化钛；
-沉积钨；以及
-沉积包括铝、铜和硅中的至少一种的合金。
13.根据前述权利要求中的任何一项所述的方法，其中提供晶片包括以下中的至少一个：
-提供半导体本体（40）；
-在第一侧（101）处形成栅极电介质层（13a）；
-在第一侧（101）处对半导体本体（40）进行氧化以形成栅极电介质层（13a）；
-在栅极电介质层（13a）上形成栅极电极层（12）；
-沉积多晶硅以用于形成栅极电极层（12）；
-对栅极电极层（12）进行结构化；
-沉积USG以用于形成覆盖被结构化的多晶硅层（12）的中间电介质层（13b）；以及
-沉积BPSG以用于形成上电介质层（13c）。
14.一种MOSFET（100），包括：
-半导体本体（40），其包括第一侧（101）、与第一侧相邻的漂移区（1）、与第一侧相邻并且与漂移区（1）形成第一pn结（14）的本体区（2）、以及与第一侧相邻并且与本体区（2）形成第二pn结（15）的源极区（3）；
在垂直于第一侧（101）的竖向横截面中，所述MOSFET进一步包括：
-电介质结构（13），其被布置在第一侧（101）上并且具有上侧（103）；
-第一栅极电极（12），其被嵌入在电介质结构（13）中；
-第二栅极电极（12），其被嵌入在电介质结构（13）中；
-接触沟槽（50），其被布置在第一栅极电极（12）和第二栅极电极（12）之间，延伸通过电介质结构（13）并且至少延伸至源极区（3），在水平方向（x）上，接触沟槽（50）的宽度（w）在由第一侧（101）限定的第一平面中具有第一值（w1），并且在由上侧（103）限定的第二平面中具有第二值（w2），该第二值（w2）至多为第一值（w1）的大约2.5倍；以及
-第一接触结构（10），其被布置在电介质结构（13）上，并且包括布置在接触沟槽（50）中的通入接触部分（10''），并且与源极区（3）欧姆接触。
15.根据权利要求14所述的MOSFET，其中，第二值（w2）至多为大约1μm，更典型地至多为大约950nm，其中第一侧（101）和上侧（103）之间的竖向距离（h）随着从接触沟槽（50）的侧壁（51）起和/或从通入接触部分（10"）起的水平距离（x-x0）增加而减小，其中从第一侧（101）起的侧壁（51）的上端的竖向距离大于在第一侧（101）和上侧（103）之间的最小竖向距离，典型地大至少大约10nm，其中从第一侧（101）起的侧壁（51）的上端的竖向距离至多比第一侧（101）和上侧（103）之间的最小竖向距离大出大约100nm，和/或其中竖向距离（h）在水平距离（x-x0）的值（x1-x0）处具有最低值，水平距离（x-x0）的值（x1-x0）小于源极区（3）的在到第一侧（101）上的投影中的最大距离（x3-x0），其中竖向距离（h）仅针对小于大约70nm、更典型地小于20nm的水平距离（x-x0）的值而减小。
16.根据权利要求14或15所述的MOSFET，其中所述MOSFET在竖向横截面中包括多个MOSFET单元，每个MOSFET单元包括相应的接触沟槽（50），接触沟槽（50）被布置在两个相邻的栅极电极（12）之间并且延伸通过电介质结构（13）并且至少延伸至相应的源极区（3），其中所述MOSFET被实现为功率半导体器件，和/或其中所述MOSFET被实现为补偿半导体器件。
17.根据权利要求14至16中的任何一项所述的MOSFET，其中，在侧壁（51）与上侧（103）之间的过渡区和/或接触结构（10）的在通入接触部分（10"）与第一接触结构（10）的覆盖部分（10'）之间的过渡区中的表面在竖向横截面中能够被实质上描述为包括尖头（9）的参数平面曲线。
18.根据权利要求14至17中的任何一项所述的MOSFET，其中漂移区（1）包括n型掺杂剂和/或用于空穴的复合中心。
19.根据权利要求14至18中的任何一项所述的MOSFET，其中电介质结构（13）在竖向横截面中包括以下中的至少一个：
-第一栅极电介质部分（13a），其被布置在第一栅极电极（12）和第一侧（101）之间；
-第二栅极电介质部分（13a），其被布置在第二栅极电极（12）和第一侧（101）之间；
-下电介质层（13b），其被布置在第一栅极电极（12）和第二栅极电极（12）处；
-上电介质层（13c），其被布置在下电介质层（13b）上；以及
-侧壁电介质（13s），其被布置在侧壁（51）处，具有至多大约10nm的层厚度。
20.根据权利要求14至19中的任何一项所述的MOSFET，其中第一接触结构（10）在竖向横截面中包括以下中的至少一个：
-下导电层（10a），其在上侧（103）处与电介质结构（13）形成界面；
-中间导电层（10b），其被布置在下导电层（10a）上；以及
-上导电层（10c），其被布置在中间导电层（10b）上。
21.根据权利要求20所述的MOSFET，其中下导电层（10a）包括钛，其中中间导电层（10b）包括钨，并且其中上导电层（10c）包括含有铝、铜和硅中的至少一种的合金。
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