KR102068091B1 - 반도체 디바이스 및 전력 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 및 전력 반도체 디바이스 제조 방법 Download PDF

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로버트 하세
마틴 헨닝 비엘렘메이어
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

반도체 디바이스 제조 방법으로서, 제 1 측을 갖는 반도체 기판을 제공하는 단계와, 반도체 기판에 트렌치를 형성하는 단계―트렌치는 저면 및 저면으로부터 반도체 기판의 제 1 측으로 연장되는 측벽을 가짐―와, 트렌치의 측벽 및 저면 상에 적어도 제 1 절연층 및 제 2 절연층을 포함하는 절연 구조체를 형성하는 단계와, 트렌치의 하위 부분에 하위 전도 구조체를 형성하는 단계와, 트렌치의 상위 부분에서 제 2 절연층을 제거하되 트렌치의 하위 부분에 적어도 부분적으로 제 2 절연층을 남기는 단계와, 트렌치의 상위 부분에 상위 전도 구조체를 형성하는 단계를 포함하되, 하위 전도 구조체 및 상위 전도 구조체 중 적어도 하나는 금속, 금속 합금, 금속 규화물 또는 이들의 조합을 포함한다.

Description

반도체 디바이스 및 전력 반도체 디바이스 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE AND POWER SEMICONDUCTOR DEVICE}
본원에 설명된 실시예들은 반도체 디바이스 및 전력 반도체 디바이스를 제조하는 방법에 관한 것이다.
반도체 디바이스로 집적되는 전도 구조체는 반도체 디바이스의 신뢰할 수 있는 기능을 보장하기 위해 디바이스의 다른 부분으로부터 전기적으로 절연될 필요가 있다. 이러한 전도 구조체의 예는 산화층과 같은 절연층에 의해 반도체 기판으로부터 절연되는 필드 전극 및 게이트 전극이다. 트렌치 MOSFET에서, 게이트 전극 및 소스 전극은 일반적으로 도핑된 폴리실리콘으로 형성된다. 고농도 도핑에도 불구하고, 전극의 저항은 작은 측단면 때문에 매우 높아질 수 있다. 높은 저항은 트렌치 및 셀 피치의 축소, 및 특히 저전압 MOSFET의 경우 RDS(on) 감소를 제한할 수 있다.
전도 구조체에 적용되는 전위의 스위칭은 높은 빈도로 발생하므로, 전도 구조체 또는 전도 구조체 중 적어도 일부를 저저항을 갖는 재료로 형성하는 것이 바람직할 수 있다. 그러나, 저저항을 갖는 재료의 사용은 후속 프로세싱 단계에 대한 온도 예산(thermal budget)을 감소시킬 수 있다. 특히 이것은, 필드 전극이 게이트 산화물을 형성하기 이전에 일반적으로 형성되기 때문에, 금속으로 만들어진 필드 전극에 대한 단점이 될 수 있다. 게이트 산화물은 일반적으로 이전에 형성된 금속 전극과 호환가능하지 않는 온도 예산(temperature budget)을 갖는다.
위의 관점에서, 향상에 대한 필요성이 존재한다.
실시예에 따르면, 반도체 디바이스 제조 방법이 제공된다. 방법은 제 1 측을 갖는 반도체 기판을 제공하는 단계와, 반도체 기판에 트렌치를 형성하는 단계―트렌치는 저면 및 저면으로부터 반도체 기판의 제 1 측으로 연장되는 측벽을 가짐―와, 트렌치의 측벽 및 저면 상에 적어도 제 1 절연층 및 제 2 절연층을 포함하는 절연 구조체를 형성하는 단계와, 트렌치의 하위 부분에 하위 전도 구조체를 형성하는 단계와, 트렌치의 상위 부분에서 제 2 절연층을 제거하되 트렌치의 하위 부분에 적어도 부분적으로 제 2 절연층을 남기는 단계와, 트렌치의 상위 부분에 상위 전도 구조체를 형성하는 단계를 포함하되, 하위 전도 구조체 및 상위 전도 구조체 중 적어도 하나는 금속, 금속 합금, 금속 규화물 또는 이들의 조합을 포함한다.
실시예에 따르면, 전력 반도체 디바이스가 제공된다. 전력 반도체 디바이스는, 제 1 측을 갖는 반도체 기판과, 반도체 기판에 형성된 트렌치―트렌치는 저면 및 저면으로부터 반도체 기판의 제 1 측으로 연장되는 측벽을 가짐―와, 절연 구조체―절연 구조체는, 트렌치의 저면을 커버하고 트렌치의 측벽을 따라 트렌치의 저면으로부터 반도체 기판의 제 1 측으로 연장되는 적어도 제 1 절연층과, 제 1 절연층 상에 위치하며 제 1 절연층을 따라 자신의 상위 종단으로 연장되되 반도체 기판의 제 1 측에 대해 우묵하게 되어 있는 제 2 절연층을 포함하며, 제 1 절연층 및 제 2 절연층은 상이한 재료로 구성되고, 제 2 절연층의 상위 종단은 트렌치의 하위 부분의 상위 종단을 정의함―와, 트렌치의 하위 부분에서의 하위 전도 구조체―제 1 절연층 및 제 2 절연층의 각각은 하위 전도 구조체와 반도체 기판 사이에 배치됨―와, 하위 부분 위의 트렌치의 상위 부분에서의 상위 전도 구조체를 포함하되, 제 1 절연층은 상위 전도 구조체와 반도체 기판 사이에 배치된다.
당업자는 다음의 상세한 설명을 읽고, 첨부 도면을 볼 때 추가적인 특징 및 장점을 인식할 것이다.
도면들의 구성요소는 반드시 일정 비율로 도시되는 것이 아니고, 대신에 본 발명의 원리를 도시하는 것에 중점을 두고 있다. 또한, 도면에서, 유사한 참조 부호는 대응 부분들을 지정한다. 도면에서,
도 1a 및 도 1b는 실시예에 따른 프로세스를 반도체 기판의 단면도로 도시한다.
도 2a 내지 2f는 실시예에 따른 추가 프로세스를 반도체 기판의 단면도로 도시한다.
도 3a 내지 3d는 실시예에 따른 추가 프로세스를 반도체 기판의 단면도로 도시한다.
도 4a 내지 4g는 실시예에 따른 추가 프로세스를 반도체 기판의 단면도로 도시한다.
도 5는 실시예에 따른 추가 프로세스를 반도체 기판의 단면도로 도시한다.
도 6은 실시예에 따른 추가 프로세스를 반도체 기판의 단면도로 도시한다.
다음의 상세한 설명에서, 본원의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시의 방식으로 도시하는 첨부 도면에 대한 참조가 이루어질 수 있다. 이와 관련하여, "상부", "하부", "전면", "후면", "선행", "후행", "측면", "수직" 등과 같은 방향성 용어가 설명된 도면들의 방향과 관련하여 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방향 뿐만 아니라 디바이스의 상이한 방향을 포함하는 것이다. 실시예들의 구성요소는 다수의 상이한 방향으로 위치될 수 있기 때문에, 방향성 용어가 제한이 아닌 예시의 목적으로 사용된다. 또한, "제 1", "제 2" 등과 같은 용어는 또한 다양한 요소들, 영역들, 섹션들 등을 설명하는데 사용되고 제한하기 위한 것은 아니다. 상세한 설명 전반에서 유사한 용어들은 유사한 요소들을 지칭한다. 다른 실시예들이 이용될 수 있고 구조적 또는 논리적 변경이 본 발명의 범위로부터 벗어남이 없이 이루어질 수 있다는 것을 이해할 수 있다. 따라서, 다음의 상세한 설명은 제한의 의미로 취해지는 것이 아니고, 본 발명의 범위는 첨부된 청구항에 의해 정의된다. 설명된 실시예는 특정 언어를 사용하고, 첨부된 청구항의 범위를 제한하는 것으로서 해석되어서는 안된다.
본 명세서에서, 반도체 기판의 제 2 표면은 하위 또는 후면에 의해 형성되도록 고려되는 반면 제 1 표면은 반도체 기판의 상위, 전면, 또는 주면에 의해 형성되도록 고려된다. 제 2 표면 및 제 1 표면에 대한 이 설명은 또한 기판의 표면으로 라우팅될 수 있는 매설된 전도층을 포함할 수 있다. 따라서 본 명세서에서 사용되는 용어 "위" 및 "아래"는 이 방향을 고려하여 한 구조적 특징의 다른 구조적 특징에 대한 상대적인 위치를 설명한다.
용어 "전기 접속" 및 "전기적으로 접속된"은 두 요소들 사이의 옴 접속을 설명한다.
일부 실시예들은 도면들과 관련하여 다음에 설명된다. 각각의 예시는 본 개시의 설명에 의해 제공되고 본 개시의 제한을 의미하는 것이 아니다. 또한, 일 실시예의 부분으로서 예시되거나 설명된 특징들은 다른 실시예들에 대해 사용되거나 함께 사용되어 추가 실시예들로 또한 대체될 수 있다. 상세한 설명은 이러한 수정 및 변형을 포함하도록 의도된다.
도면에서 도시된 실시예들은 주로 제한된 것 없이 전력 반도체 디바이스와 주로 관련된다. 전력 반도체 디바이스는 통상적으로 반도체 기판의 상위 또는 제 1 측 상의 제 1 주요 전극 및 반도체 기판의 하위 또는 제 2 측 상의 제 2 주요 전극을 포함한다. 전류 경로는 제 1 주요 전극과 제 2 주요 전극 사이에 정의되고, 전류 경로는 제 1 측과 제 2 측 사이의 반도체 기판에 형성된 적어도 하나의 pn-접합을 가로질러 연장된다. 전류 경로는 게이트 전극으로서 또한 지칭되는 제어 전극을 통해 제어가능할 수 있다.
도 1a는 반도체 기판(101)을 도시한다. 반도체 기판(101)은 제 1 측(101a)을 가질 수 있다. 또한, 반도체 기판(101)은 제 1 측(101a)에 대향하는 제 2 측(101b)을 가질 수 있다. 실시예에 따르면, 반도체 기판(101)은 가볍게 n 도핑될 수 있는 드리프트 영역(112)을 포함한다. 이하에서, 반도체 기판은 기판으로서 지칭된다.
예를 들어, 기판(101)은 반도체 구성요소를 제조하기에 적합한 임의의 반도체 재료로 만들어질 수 있다. 이러한 재료의 예시들은 실리콘(Si)과 같은 기본 반도체 재료, 실리콘 카바이드(SiC) 또는 실리콘 게르마늄(SiGe)과 같은 IV족 화합물 반도체 재료, 갈륨 비소(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 질화 갈륨(GaN), 알루미늄 질화 갈륨(AlGaN), 인듐 갈륨 인화물(InGaPa) 또는 인듐 갈륨 비소 인화물(InGaAsP)과 같은 2원, 3원 또는 4원 III-V 반도체 재료 및 카드뮴 텔루라이드(CdTe) 및 수은 카드뮴 텔루라이드(HgCdTe)와 같은 2원 또는 3원 II-VI 반도체 물질 등을 포함하지만, 이에 제한되지 않는다. 상술된 반도체 재료들은 또한 동종접합 반도체 재료로 또한 지칭된다. 두 상이한 반도체 재료들을 통합할 경우 이종접합 반도체 재료가 형성된다. 이종접합 반도체 재료들의 예시들은 실리콘(SixC1-x) 및 SiGe 이종접합 반도체 재료를 포함하지만, 이에 제한되지 않는다. 전력 반도체 적용예에 대해, 현재 주요하게 Si, SiC, GaN 재료들이 기판(101)에 대해 사용된다. 또한, 기판(101)은 드리프트 영역을 형성할 수 있는 에피택셜로 성장된 층을 포함할 수 있다. 또한, 드리프트 영역과 함께 pn-접합을 형성하는 p-도핑된 바디 영역과 같은 도핑 영역은 기판(101)으로 집적될 수 있다.
일부 실시예에 따르면, 적어도 하나의 트렌치(120)가 반도체 기판(101)에서 형성될 수 있다. 특히, 적어도 하나의 트렌치(120)가 기판(101)의 드리프트 영역에 형성될 수 있다. 실시예에 따르면, 복수의 트렌치(120)가 기판(102)에 형성될 수 있다.
이에 제한되지 않고, 기판(101), 특히 기판(101)의 제 1 측(101a) 상에 예를 들어, 하드 마스크(도시되지 않음) 또는 포토레지스트(도시되지 않음)를 형성함으로써, 적어도 하나의 트렌치가 형성될 수 있다. 예를 들어, 하드 마스크는 산화물과 같은 무기물 재료를 증착시킴으로써 형성될 수 있다. 일례는 TEOS(Tetraethyl Orthosilicate)를 증착시키는 것이다. 포토레지스트는 증착된 무기물 재료 상에 증착될 수 있다. 형성될 적어도 하나의 트렌치(120)의 위치에 대응하는 포토레지스트의 일부는 포토리소그래피 기술에 의해 제거될 수 있어서, 적어도 하나의 트렌치(120)의 위치에 대응하는 증착된 재료를 노출시킨다. 따라서, 적어도 하나의 트렌치(120)에 대응하는 증착된 재료의 일부는, 예를 들어, 에칭에 의해 제거되어 하드 마스크를 형성할 수 있다. 그 후에, 포토레지스트가 제거될 수 있다. 적어도 하나의 트렌치(120)는 하드 마스크를 에칭 마스크로서 사용하여 반도체 기판(101)을 에칭함으로써 형성될 수 있다.
일부 실시예에 따라, 적어도 하나의 트렌치(120)는 저면(120a) 및 저면(120a)으로부터 반도체 기판(101)의 제 1 측(101a)으로 연장되는 측벽(120b)을 가질 수 있다. 적어도 하나의 트렌치(120)는 0.1μm 이상, 특히 0.5μm 이상, 통상적으로 1μm 이상, 및/또는 15μm 이하, 특히 3μm 이하, 통상적으로 1μm 이하의 깊이를 가질 수 있다. 특히, 적어도 하나의 트렌치(120)의 깊이는 반도체 디바이스의 정격 전압에 따른다. 저전압 반도체 디바이스에 대해, 적어도 하나의 트렌치(120)의 깊이는 0.1μm 내지 3μm의 범위가 될 수 있다. 전력 반도체 디바이스에 대해, 적어도 하나의 트렌치(120)의 깊이는 1μm 내지 15μm의 범위가 될 수 있다.
또한, 적어도 하나의 트렌치(120)는 100nm 이상, 특히 200 nm이상, 통상적으로 300nm 이상, 및/또는 900nm 이하, 특히 700nm 이하, 통상적으로 500nm 이하의 최저 측면 치수를 가질 수 있다. 일부 실시예에 따르면, 적어도 하나의 트렌치(120)는 적어도 2:1, 특히 적어도 4:1의 최저 측면 치수에 대한 깊이의 종횡비를 갖도록 형성될 수 있다. 적어도 하나의 트렌치(120)의 기하학적 치수, 특히 깊이는 통상적으로 최종 디바이스의 정격 차단 전압에 의해 좌우된다.
도 1b에 도시된 바와 같이, 절연 구조체(123)가 형성될 수 있다. 절연 구조체(123)는 기판(101)의 제 1 측(101a) 상에 형성될 수 있다. 특히, 절연 구조체(123)는 적어도 하나의 트렌치(120)의 측벽(120b) 및 저면(120a) 상에 형성될 수 있다. 절연 구조체(123)는 적어도 하나의 트렌치(120)의 측벽(120b) 및 저면(120a) 상의 적어도 제 1 절연층(123a) 및 제 2 절연층(123b)을 포함할 수 있다. 제 2 절연층(123b) 및 제 1 절연 층(123a)은 상이한 재료로 만들어질 수 있다.
제 1 절연층(123a)은 트렌치(120)의 저면을 커버할 수 있고 트렌치(120)의 측벽을 따라 트렌치(120)의 저면으로부터 반도체 기판(101)의 제 1 측(101a)으로 연장될 수 있다. 제 1 절연층(123a)은 제 1 절연 재료에 의해 형성될 수 있다. 예를 들어, 제 1 절연층(123a)은 적어도 하나의 트렌치(120)의 측벽(120b) 및 저면을 산화시킴으로써 형성될 수 있다.
제 1 절연층(123a)은 예를 들어, 반도체 기판(101) 상에서 및/또는 트렌치(120) 내에서 증착될 수 있는, 제 1 절연 재료에 의해 형성될 수 있고, 특히 트렌치(120)의 저면을 커버하기 위한 것이고 트렌치(120)의 측벽을 따라 트렌치(120)의 저면으로부터 반도체 기판(101)의 제 1 측(101a)으로 연장될 수 있다. 예를 들어, 제 1 절연 재료는 CVD(chemical vapour deposition), HTO CVD(high temperature oxide CVD), HDP CVD(high density plasma chemical vapour deposition), TEOS(Tetraethyl Orthosilicate) 증착, PSG(phosphosilicate glass) 증착, 또는 BPSG(borophosphosilicate glass) 증착에 의해 증착될 수 있다. 제 1 절연 재료는 실리콘 산화물, 실리콘 이산화물, 하프늄 산화물 및 지르코늄 산화물이 될 수 있다. 또한, 제 1 절연 재료는 실리콘 이산화물과 같은, 산화되고 증착된 산화물의 조합이 될 수 있다. 실시예에 따르면, 제 1 절연층(123a)은 게이트 산화물 및/또는 게이트 산화물의 일부로서 기능할 수 있다.
제 2 절연층(123b)은 적어도 적어도 하나의 트렌치(120)에서 제 1 절연층(123a) 상에 형성되어 제 1 절연층을 커버할 수 있다. 특히, 제 2 절연층(123b)은 제 1 절연층(123a)을 따라 제 2 절연층(123b)의 상위 종단으로 연장될 수 있다. 제 2 절연층(123b)은 예를 들어, 제 1 절연층(123a) 상에 증착될 수 있는, 제 2 절연 재료에 의해 형성될 수 있다. 제 2 절연 재료는 제 1 절연 재료와 상이하고/거나 제 1 절연 재료에 대해 선택적으로 에칭가능할 수 있다. 특히, 제 2 절연 재료는 산소 내성 재료, 특히 산소 확산에 영향을 받지 않는 재료가 될 수 있다. 예를 들어, 제 2 절연 재료는 질화 실리콘이 될 수 있고, 제 2 절연층(123b)은 질화 실리콘 층이 될 수 있다.
일부 실시예에 따라, 절연 구조체(123)는 제 2 절연 층(123b) 상의 제 3 절연층(123c)을 더 포함할 수 있다. 제 3 절연층(123c)은 적어도 적어도 하나의 트렌치(120)에서 제 2 절연층(123b) 상에 형성되어 제 2 절연층을 커버할 수 있다. 특히, 제 3 절연층(123c)은 제 2 절연층(123b)을 따라 제 3 절연층(123c)의 상위 종단으로 연장될 수 있다. 제 3 절연층(123c)은 예를 들어, 제 2 절연층(123b) 상에 증착될 수 있는, 제 3 절연 재료에 의해 형성될 수 있다. 제 3 절연 재료는 제 2 절연 재료와 상이할 수 있다. 예를 들어, 제 3 절연 재료는 CVD(chemical vapour deposition), HTO CVD(high temperature oxide CVD), HDP CVD(high density plasma chemical vapour deposition), TEOS(Tetraethyl Orthosilicate) 증착, PSG(phosphosilicate glass) 증착, 또는 BPSG(borophosphosilicate glass) 증착에 의해 증착될 수 있다. 제 3 절연 재료는 실리콘 산화물과 같은 산화물이 될 수 있다.
일부 실시예에 따르면, 절연 구조체(123)는 적어도 하나의 트렌치(120) 내에서 공간(125)을 유지하도록 형성될 수 있다. 특히, 절연 구조체(123)는 적어도 하나의 트렌치(120) 내에서 공간(125)을 정의하거나 경계를 나타낼 수 있다.
도 2a에 도시된 바와 같이, 하위 전도 구조체(131)는 적어도 트렌치(120)의 하위 부분에서 형성될 수 있다. 특히, 적어도 하나의 트렌치(120)의 공간(125)의 하위 부분은 적어도 하나의 트렌치(120)의 하위 부분에서 하위 전도 구조체(131)를 형성하기 위한 제 1 전도 재료로 적어도 부분적으로 충진될 수 있다. 예를 들어, 제 1 전도 재료는 금속과 같은 저저항을 갖는 재료가 될 수 있다. 특히, 제 1 전도 재료는 TiN 및 W과 같은 금속 또는 금속 조성물이 될 수 있다. 대안으로, 제 1 전도성 재료는 텅스텐 규화물, 내화 금속 규화물(refractory metal silicide), 티타늄 질화물, 내화 금속 및/또는 이들의 조합이 될 수 있다.
또한, 하위 전도 구조체는 제 1 및 제 2 절연층(123a, 123b)의 각각이 하위 전도 구조체(131)와 반도체 기판(101) 사이에 배치되도록 형성될 수 있다. 실시예에 따르면, 제 3 절연층(123c)은 하위 전도 구조체(131)와 반도체 기판(101) 사이에 배치될 수 있다. 예를 들어, 제 1 전도 재료는 XX와 같은 프로세스에 의해 증착될 수 있다. 제 1 전도 재료의 증착 이후에, 과도한 제 1 전도 재료는 예를 들어, CMP(chemical-mechanical planarization) 프로세스에 의해, 기판의 제 1 측(101a)으로부터 제거되고 예를 들어, 에칭에 의해 적어도 하나의 트렌치(120)로부터 제거될 수 있다. TiN 및 W의 조성이 제 1 전도 재료가 되는 경우에, TiN에 대해 선택적일 수 있는, W 에치백(etchback)이 W를 우묵(recess)하게 하도록 수행될 수 있다. 또한, NH4OH+H2O2 비율 TBD는 노출된 TiN을 제거하도록 수행될 수 있다.
도 2b에 도시된 바와 같이, 제 3 절연층(123c)이 트렌치(120)의 상위 부분에서 제거되되 제 3 절연층(123c)이 트렌치(120)의 하위 부분에 적어도 부분적으로 남아있을 수 있다. 특히, 부분적으로 제거된 제 3 절연층(123c)의 상위 종단이 하위 전도 구조체(131)의 상위 종단 아래에 있을 정도로 제 3 절연층(123c)이 제거될 수 있다. 예를 들어, 제 3 절연 재료(123c)는 습식 에칭, 특히 HF 증기 또는 희석 HF 용액과 같은 등방성 에칭 속도를 갖는 습식 에칭 프로세스에 의해, 제거될 수 있다. 실시예에 따르면, 제 3 절연 재료는 제 2 절연 재료에 대해 선택적으로 에칭될 수 있어서 제 1 절연층(123a) 및 제 2 절연층(123b)으로부터 제 3 절연층(123c)을 부분적으로 제거할 수 있다.
도 2c에 도시된 바와 같이, 절연 플러그(126)는 적어도 하나의 트렌치(120), 특히 제 3 절연층(123c)이 적어도 하나의 트렌치(120)의 상위 부분에서 제거된 이후에 하위 전도 구조체(131) 상에서 형성될 수 있다. 예를 들어, 절연 플러그(126)는 적어도 트렌치(120) 상에서 및/또는 트렌치 내에서, 특히 하위 전도 구조체(131) 상에서 산화물과 같은, 유전체 재료(122c)의 증착에 의해 형성될 수 있다. 일부 실시예에 따르면, 유전체 재료(122c)가 완전하게 증착된다. 대안으로, 제 1 전도 재료가 다결정 반도체 재료가 되는 경우에, 제 1 전도 재료가 산화될 수 있다.
도 2d에서 도시된 바와 같이, 유전체 재료(122c)의 증착 이후에, 과도한 유전체 재료(122c)가 예를 들어, CMP 프로세스 및/또는 에칭에 의해, 기판(101)의 제 1 측(101a) 및 적어도 하나의 트렌치(120)로부터 제거될 수 있다.
도 2e에서 도시된 바와 같이, 제 2 절연층(123b)이 트렌치(120)의 상위 부분에서 제거되되, 제 2 절연층(123b)은 트렌치(120)의 하위 부분에서 적어도 부분적으로 남아있을 수 있다. 또한, 제 2 절연층(123b)의 상위 종단은 트렌치(120)의 하위 부분의 상위 종단을 정의할 수 있다. 특히, 제 2 절연층(123b)의 상위 종단은 절연 플러그(126)의 상위 종단과 동일 평면 상에 있을 수 있다. 도 2e에 도시된 바와 같이, 제 2 절연층(123b)이 트렌치(120)의 상위 부분에서 제거된 이후에 제 3 절연층(123c)이 제 2 절연층(123b)의 상위 종단 아래에 있도록 제 3 절연층(123c)이 제거될 수 있다. 실시예에 따르면, 제 3 절연층(123c)의 상위 종단은 제 2 절연층(123b)의 상위 종단에 대해 우묵(recess)하다.
일부 실시예에 따르면, 유전체 층(124)이 적어도 하나의 트렌치(120), 특히 절연 플러그(126) 상에서 증착될 수 있다. 유전체 층(124)은 나중에 게이트 산화물로서 기능할 수 있는 고품질 유전체 층이 될 수 있다. 일부 실시예를 실시할 경우, 게이트 산화물의 성능은 유전체 층(124)에 의해 향상될 수 있다.
일부 실시예에 따르면, 상위 전도 구조체(132)가 트렌치(120)의 상위 부분에서 형성될 수 있다. 특히, 상위 전도 구조체(132)가 절연 플러그(126) 상에서 형성될 수 있다. 예를 들어, 적어도 하나의 트렌치(120)의 공간(125)의 상위 부분은 적어도 하나의 트렌치(120)의 상위 부분에서 상위 전도 구조체(132)를 형성하기 위한 제 2 전도 재료로 적어도 부분적으로 충진될 수 있다. 제 2 전도 재료는, 예를 들어, 도핑, 예를 들어, 인으로 도핑되거나 비도핑된, 폴리 실리콘과 같은 다결정 반도체 재료, 도핑된 비정질 실리콘, 텅스텐 규화물, 내화 금속 규화물, 티타늄 질화물, 내화 금속 및/또는 이들의 조합이 될 수 있다. 대안으로, 제 2 전도성 재료는 금속과 같은 저저항을 갖는 재료가 될 수 있다. 특히, 제 2 전도 재료는 TiN 및 W와 같은 금속 또는 금속 조성물이 될 수 있다.
제 1 전도성 재료와 유사하게, 제 2 전도성 재료의 증착 이후에, 과도한 제 2 전도성 재료가 예를 들어, CMP 프로세스 및/또는 에칭에 의해, 기판(101)의 제 1 측(101a) 및 적어도 하나의 트렌치(120)로부터 제거될 수 있다. 또한, 상위 전도 구조체(132)가 형성되는, 적어도 하나의 트렌치(120)의 상위 부분은, 적어도 하나의 트렌치(120)의 하위 부분 위에 존재할 수 있다. 또한, 제 1 절연층(123a)이 상위 전도 구조체(132)와 반도체 기판(101) 사이에 배치될 수 있다.
실시예에 따르면, 트렌치(120)의 상위 부분에서 제 2 절연층(123b)을 제거하는 것은 트렌치(120)의 상위 부분에서 공간을 확장시키는 것을 포함한다. 즉, 적어도 하나의 트렌치(120)는 제 2 절연층(123b) 및/또는 제 3 절연층(123c)의 제거에 의해 확장될 수 있다. 따라서, 상위 전도 구조체(132)는 하위 전도 구조체(131)의 측면 폭 보다 더 큰 측면 폭을 가질 수 있다.
따라서, 절연 플러그(126)는 적어도 하나의 트렌치(120)의 상위 부분에서 제 2 절연층(123b)을 제거하기 이전에 형성될 수 있다. 또한, 하위 전도 구조체(131)는 제 2 절연층(123b)이 트렌치(120)의 상위 부분에서 제거되기 이전에 형성될 수 있다. 또한, 상위 전도 구조체(132)는 제 2 절연층(123b)이 트렌치(120)의 상위 부분에서 제거된 이후에 적어도 하나의 트렌치(120)의 상위 부분에서 형성될 수 있다.
도 2e에서 도시된 바와 같이, 절연 플러그(126)는 하위 전도 구조체(131)와 상위 전도 구조체(132) 사이에 배치되어 하위 전도 구조체(131)를 상위 전도 구조체(132)로부터 전기적으로 절연시킨다. 하위 전도 구조체(131)는 필드 전극을 형성할 수 있고/거나 상위 전도 구조체(132)는 게이트 전극을 형성할 수 있다.
도 2f에 도시된 바와 같이, 반도체 기판(101)은 드리프트 영역(112)에 추가로 도핑 영역(114a)을 포함할 수 있다. 도핑 영역(114a)은 소스 영역(114) 및 드리프트 영역(112)과 소스 영역(114) 사이의 바디 영역(113)을 포함할 수 있다. 실시예에 따르면, 적어도 하나의 트렌치(120)에서 도핑 영역(114a)과 하위 전도 구조체(131) 사이에 전기 접속이 형성될 수 있다. 따라서, 소스 전위와 같은, 특정 전위가 도핑 영역(148), 특히 소스 영역(114)에 인가될 경우, 이 전위는 하위 전도 구조체(131)에 또한 인가될 수 있다. 실시예를 실시할 경우, 하위 전도 구조체(131)는 도핑 영역(114a), 구체적으로 소스 영역(114)과 동일한 전위를 갖는다.
도펀트가 드리프트 영역(112)으로 주입되어 드리프트 영역(112)의 전도성 타입과 반대인 전도성 타입을 갖는 바디 영역(113)을 형성할 수 있다. 예를 들어, 기판(101)이 n-타입 반도체일 경우, 바디 영역(113)은 p-타입 도펀트로 도핑될 수 있고, 그 반대도 가능하다. 바디 영역(113)의 도핑은 반도체 전도성 타입의 변경, 예를 들어, n-타입에서 p-타입으로, 및 그 반대로 이어질 수 있다. 실시예에 따르면,특히 바디 영역(113)의 주입을 위한 도펀트는 60keV에서 1.6 E13/cm2의 농도로 주입될 수 있는 붕소(B)가 될 수 있다. 그 후에, 열 처리가 수행될 수 있다. 예를 들어, 반도체 디바이스(100)는 약 60분 동안 약 1000℃의 열 처리의 대상이 될 수 있다(바디 드라이브).
또한, 소스 영역(114)은 바디 영역(113)이 형성된 적어도 일부 영역에서 형성될 수 있다. 소스 영역(114)을 형성하기 위해, 포토레지스트 및 포토레지스트를 패터닝하는 것을 포함하는 리소그래피 방법에 의한 추가 패터닝 프로세스가 수행될 수 있다. 실시예에 따르면, 소스 영역(114)의 주입을 위한 도펀트는 30keV에서 3 E15/cm2의 농도로 주입될 수 있는 비소(As)가 될 수 있다. 실시예에 따르면, 소스 영역(114)의 절대 도펀트 농도는 바디 영역(113)에서의 도펀트 농도보다 더 높을 수 있다. 그 후, 포토레지스트가 제거될 수 있고/거나 열 처리가 수행될 수 있다.
따라서, 게이트 전극 밑에 필드 전극을 포함하는 전력 반도체 디바이스가 제공될 수 있다. 실시예에 따르면 필드 전극은 금속 전극이 될 수 있다. 일반적인 제조 프로세스를 사용하면, 게이트 전극의 형성과 같은, 후속 프로세싱 단계가 금속 필드 전극의 금속을 열화시키거나 심지어 용융시키는 온도를 요구할 것이므로, 금속으로 만들어진 필드 전극을 제공하는 것이 불가능하다. 그 중에서도, 나중에 게이트 산화물로서 기능할 수 있는, 제 1 절연층(123a)의 증착에 의해, 높은 온도 예산을 필요로 하는 프로세싱 단계가 금속 필드 전극이 증착되기 이전에 수행될 수 있다. 따라서, 빠른 스위칭 필드 전극을 갖는 전력 반도체 디바이스가 제공될 수 있다.
특히, 본 개시는 게이트 산화 프로세스가 필드 전극을 형성하기 이전으로 이동될 수 있는 반도체 디바이스 제조 방법을 제공한다. 따라서, 필드 전극 형성 이후의 고온 프로세스가 회피될 수 있다. 따라서, 금속 필드 전극의 사용이 가능하게 될 수 있다.
일부 실시예에 따르면, 다음의 관계 중 적어도 하나가 충족될 수 있다. 제 1 전도 재료 및 제 2 전도 재료는 동일한 전도 재료임. 제 1 전도 재료 및 제 2 전도 재료는 금속, 금속 합금, 금속 규화물, 또는 이들의 조합을 포함함. 제 2 전도 재료 및 제 2 전도 재료는 상이한 전도 재료로 구성됨. 제 1 전도 재료는 금속, 금속 합금, 금속 규화물, 또는 이들의 조합을 포함하고 제 2 전도 재료는 도핑된 폴리실리콘을 포함함. 이 중에서, 금속, 금속 합금, 금속 규화물, 또는 이들의 조합을 포함하는 제 1 전도 재료 및 도핑된 폴리실리콘을 포함하는 제 2 전도 재료의 조합이 특히 유리할 수 있다.
도 3a 내지 3d는 본 개시의 추가 실시예를 더 도시한다. 도 3a에 도시된 상황은, 도 2a에 도시된 하위 전도 구조체(131) 대신에 하위 전도 구조체(331)가 형성되었다는 것을 제외하면, 도 2b에 도시된 상황과 비교될 수 있다. 즉, 도 1 내지 도 2b와 관련하여 설명된 일부 또는 모든 프로세스 또는 도 1 내지 도 2b와 관련하여 설명되지 않은 추가적인 프로세스가 도 3a에 도시된 상황이 되도록 수행될 수 있다. 하위 전도 구조체(331)는 하위 전도 구조체(131)에 대해 설명된 프로세스 및 재료에 의해 형성될 수 있다.
도 3a는 제 3 절연층(123c)이 트렌치(120)의 상위 부분에서 제거되되, 제 3 절연층(123c)이 트렌치(120)의 하위 부분에서 적어도 부분적으로 남아있을 수 있다. 특히, 부분적으로 제거된 제 3 절연층(123c)이 하위 전도 구조체(131)의 상위 종단 아래에 있을 정도로 제 3 절연층(123c)이 제거될 수 있다. 예를 들어, 제 3 절연층(123c)은 습식 에칭, 특히 HF 증기 또는 희석 HF 용액과 같은 등방성 에칭 속도를 갖는 습식 에칭 프로세스에 의해, 제거될 수 있다. 실시예에 따르면, 제 3 절연 재료는 제 2 절연 재료에 대해 선택적으로 에칭될 수 있어서 제 1 절연층(123a) 및 제 2 절연층(123b)으로부터 제 3 절연층(123c)을 부분적으로 제거할 수 있다.
도 3b에 도시된 바와 같이, 절연 플러그(326)가 적어도 하나의 트렌치(120), 특히 제 3 절연층(123c)이 적어도 하나의 트렌치(120)의 상위 부분에서 제거된 이후에 하위 전도 구조체(331) 상에서 형성될 수 있다. 본원에서 설명된 바와 같이, 절연 플러그(126)는 유전체 재료(122c)의 증착 및 과도한 유전체 재료(122c)의 제거에 의해 형성될 수 있다. 예를 들어, 절연 플러그(326)는 산화물과 같은 유전체 재료의 증착에 의해, 트렌치(120) 상에, 특히 하위 전도 구조체(331) 상에서 형성될 수 있다. 일부 실시예에 따르면, 유전체 재료가 완전하게 증착될 수 있다. 대안으로, 제 1 전도 재료가 다결정 반도체 재료가 되는 경우에, 제 1 전도 재료가 산화될 수 있다. 유전체 재료의 증착 이후에, 과도한 유전체 재료가 예를 들어, CMP 프로세스 및/또는 에칭에 의해, 기판(101)의 제 1 측(101a) 및 적어도 하나의 트렌치(120)로부터 제거될 수 있다.
도 3c에서 도시된 바와 같이, 제 2 절연층(123b)이 트렌치(120)의 상위 부분에서 제거되되, 제 2 절연층(123b)이 트렌치(120)의 하위 부분에서 적어도 부분적으로 남아있을 수 있다. 또한, 제 2 절연층(123b)의 상위 종단은 트렌치(120)의 하위 부분의 상위 종단을 정의할 수 있다. 특히, 제 2 절연층(123b)의 상위 종단은 절연 플러그(126)의 상위 종단과 동일 평면 상에 있을 수 있다. 도 2e에 도시된 바와 같이, 제 2 절연층(123b)이 트렌치(120)의 상위 부분에서 제거된 이후에 제 3 절연층(123c)이 제 2 절연층(123b)의 상위 종단 아래에 있도록 제 3 절연층(123c)이 제거될 수 있다.
도 3c는 하위 전도 구조체(331) 및 절연 플러그(326)가 상이한 폭을 갖는다는 것을 도시한다. 특히, 하위 전도 구조체(331)는 제 1 폭 w1을 갖도록 형성될 수 있다. 절연 플러그(326)는 제 2 폭 w2를 갖도록 형성될 수 있다. 제 2 폭 w2는 제 1 폭 w1 보다 더 클 수 있다. 특히, 제 2 폭 w2는 제 1 폭 w1의 방향을 따라 제 3 절연층(123c)의 측면 연장의 양만큼 제 1 폭 w1 보다 더 클 수 있다.
또한, 트렌치(120)의 상위 부분에서 제 2 절연층(123b)을 제거하는 것은 트렌치(120)의 상위 부분에서 공간을 확장시키는 것을 포함한다. 즉, 적어도 하나의 트렌치(120)는 제 2 절연층(123b) 및/또는 제 3 절연층(123c)의 제거에 의해 확장될 수 있다. 따라서, 적어도 하나의 트렌치(120)의 대향 부분 상에 형성된 제 1 절연층(123a)은 제 1 폭 w1 및 제 2 폭 w2 보다 더 클 수 있는 제 3 폭 w3에 의해 분리될 수 있다. 특히, 제 3 폭 w3은 제 1 폭 w1의 방향을 따라 제 2 절연층(123b)의 측면 연장의 양만큼 제 1 폭 및 제 2 폭 w2보다 더 클 수 있다.
도 3d에 도시된 바와 같이, 유전체 층(324)은 적어도 하나의 트렌치(120), 특히 절연 플러그(326) 상에 증착될 수 있다. 유전체 층(324)은 또한 기판(101)의 제 1 측(101a) 상에 증착될 수 있다. 유전체 층(124)은 기판(101)의 제 1 측(101a) 및/또는 적어도 하나의 트렌치(120)의 측벽(120b)으로부터 제거되되, 유전체 층(324)이 기판(101)의 제 1 측(101a) 및/또는 적어도 하나의 트렌치(120)의 측벽(120b) 상에 남아있을 수 있다. 유전체 층(324)은 나중에 게이트 산화물로서 기능할 수 있는 고품질 유전체층이 될 수 있다. 일부 실시예를 실시할 경우, 게이트 산화물의 성능이 유전체 층(324)에 의해 향상될 수 있다.
또한, 상위 전도 구조체(332)가 트렌치(120)의 상위 부분에서 형성될 수 있다. 상위 전도 구조체(332)는 상위 전도 구조체(132)에 대해 설명된 프로세스 및 재료에 의해 형성될 수 있되 상위 전도 구조체(332)는 하나 이상의 서브 구조체에 의해 형성될 수 있다.
예를 들어, 상위 전도 구조체(332)는 제 1 전도 서브 구조체(332a) 및 제 2 전도 서브 구조체(332b)를 포함할 수 있다. 제 1 전도 서브 구조체(332a)는 적어도 하나의 트렌치(120)의 절연 플러그(326) 및/또는 측벽(120b)을 커버하도록 형성될 수 있다. 유전체 층(324)이 존재할 경우, 제 1 전도 서브 구조체(332a)는 절연 플러그(326) 및/또는 적어도 하나의 트렌치(120)의 측벽(120b) 상에서 절연 층(324)을 커버하도록 형성될 수 있다. 제 1 전도 서브 구조체(332a)는 기판(101)의 제 1 측(101a) 보다 낮게 배치될 수 있는 상위 종단을 가질 수 있다.
제 2 전도 서브 구조체(332b)는 제 1 전도 서브 구조체(332a)의 상위 종단과 동일 평면 상에 있는 상위 종단을 갖도록 형성될 수 있다. 제 1 전도 서브 구조체(332a) 및 제 2 전도 서브 구조체(332b)는 상이한 재료 및/또는 상이한 프로세스에 의해 형성될 수 있다. 예를 들어, 제 1 전도 서브 구조체(332a)는 제 2 전도 서브 구조체(332b) 보다 더 높은 전도성을 갖는 재료에 의해 형성될 수 있다. 실시예를 실시할 경우, 게이트 전극으로서 기능하는 상위 전도 구조체(332)의 성능이 증가될 수 있다.
도 3d에 도시된 상황 이후에, 도 2f와 관련하여 설명된 프로세스가 수행될 수 있다. 특히, 바디 영역(113) 및 소스 영역(114)은 도펀트의 주입에 의해 형성될 수 있다.
도 4a 내지 4g는 본 개시의 추가 실시예를 도시한다. 도 4a에 도시된 상황은 도 1a 및 도 1b와 관련하여 설명된 프로세스가 선행될 수 있다. 도 4a에 도시된 바와 같이, 희생 구조체(427)는 적어도 하나의 트렌치(120)에서 형성될 수 있다. 특히, 희생 구조체(427)는 적어도 하나의 트렌치(120) 및/또는 기판(101)의 제 1 측(101a)에 희생 재료를 증착시킴으로써 형성될 수 있다. 예를 들어, 희생 재료는 탄소 및/또는 저항 재료가 되고/거나 포함할 수 있다. 희생 재료의 증착 이후에, 과도한 희생 재료는 예를 들어, CMP 프로세스 또는 에칭에 의해 기판의 제 1 측(101)으로부터 제거될 수 있다.
도 4b에 도시된 바와 같이, 희생 구조체(427)가 적어도 부분적으로 제거될 수 있다. 특히, 희생 구조체(427)의 상위 종단이 기판(101)의 제 1 측(101a)과 동일 평면 상에 있도록 희생 구조체(427)가 적어도 부분적으로 제거될 수 있다. 예를 들어, 희생 구조체(427)는 에칭, 특히 습식 에칭에 의해 제거될 수 있다.
또한, 제 3 절연층(123c)이 적어도 부분적으로 제거될 수 있다. 특히, 제 3 절연층(123c)의 상위 종단이 기판(101)의 제 1 측(101a) 및/또는 희생 구조체(427)의 상위 종단과 동일 평면 상에 존재하도록 제 3 절연층(123c)이 적어도 부분적으로 제거될 수 있다. 예를 들어, 제 3 절연층(123c)은 에칭, 특히 습식 에칭에 의해 제거될 수 있다.
도 4c에 도시된 바와 같이, 도핑 영역(114a)이 기판(101)에 형성될 수 있다. 도핑 영역(114a)은 바디 영역(113)을 포함할 수 있다. 특히, 도펀트는 드리프트 영역(112)으로 주입되어 드리프트 영역(112)의 전도성 타입과 반대인 전도성 타입을 갖는 바디 영역(113)을 형성할 수 있다. 예를 들어, 기판(101)이 n-타입 반도체일 경우, 바디 영역(113)은 p-타입 도펀트로 도핑될 수 있고, 그 반대도 가능하다. 바디 영역(113)의 도핑은 반도체 전도성 타입의 변화, 예를 들어, n-타입에서 p-타입으로, 및 그 반대로 이어질 수 있다. 실시예에 따르면, 특히 바디 영역(113)의 주입을 위한 도펀트는 60keV에서 1.6 E13/cm2의 농도로 주입될 수 있는 붕소(B)가 될 수 있다. 그 후에, 열 처리가 수행될 수 있다. 예를 들어, 반도체 디바이스(100)는 약 60분 동안 약 1000℃의 열 처리의 대상이 될 수 있다(바디 드라이브).
도 4d에 도시된 바와 같이, 소스 영역(114)은 바디 영역(113)이 형성된 적어도 일부 영역에 형성될 수 있다. 소스 영역(114)을 형성하기 위해, 포토레지스트 및 포토레지스트를 패터닝하는 것을 포함하는 리소그래피 방법에 의한 추가 패터닝 프로세스가 수행될 수 있다. 실시예에 따르면, 소스 영역(114)의 주입을 위한 도펀트는 30keV에서 3 E15/cm2의 농도로 주입될 수 있는 비소(As)가 될 수 있다. 실시예에 따르면, 소스 영역(114)의 절대 도펀트 농도가 바디 영역(113)에서의 도펀트 농도 보다 더 높을 수 있다. 따라서, 포토레지스트가 제거될 수 있고/거나 열 처리가 수행될 수 있다.
그 이후에, 도 4e에 도시된 바와 같이, 희생 구조체(427)가 제거될 수 있다. 희생 구조체(427)는, 예를 들어, 습식 에칭과 같은 에칭에 의해 제거될 수 있다.
도 4f에 도시된 바와 같이, 하위 전도 구조체(431)가 적어도 하나의 트렌치(120)의 하위 부분에 증착될 수 있다. 하위 전도 구조체(431)는 하위 전도 구조체(131) 및/또는 하위 전도 구조체(331)에 대해 설명된 프로세스 및 재료에 의해 형성된다.
도 4g에 도시된 바와 같이, 제 3 절연층(123c)이 트렌치(120)의 상위 부분에서 추가로 제거되되 제 3 절연층(123c)이 트렌치(120)의 하위 부분에 적어도 부분적으로 남아있을 수 있다. 트렌치(120)의 상위 부분에서의 제 3 절연층(123c)의 제거는 도 2b와 관련하여 설명된 바와 같이 수행될 수 있다.
그 이후에, 도 2c 내지 2d와 관련하여 설명된 일부 또는 모든 프로세스 또는 도 2c 내지 2d와 관련하여 설명되지 않은 추가 프로세스가 수행될 수 있고/거나 도 3b 내지 3d와 관련하여 설명된 일부 또는 모든 프로세스 또는 도 3b 내지 3d와 관련하여 설명되지 않은 추가적인 프로세스가 수행될 수 있다.
도 5는 본 개시에 따른 추가 실시예를 도시한다. 도 5에 도시된 바와 같이, 하위 전도 구조체(531) 및 상위 전도 구조체(532)가 연결되어 공통 전도 구조체(530)를 형성할 수 있다. 하위 전도 구조체(531)는 하위 전도 구조체(131), 하위 전도 구조체(331) 및/또는 하위 전도 구조체(431)에 대해 설명된 것과 동일한 또는 유사한 프로세스에 의해 형성될 수 있다. 상위 전도 구조체(532)는 상위 전도 구조체(132) 및/또는 하위 전도 구조체(331)에 대해 설명된 것과 동일한 또는 유사한 프로세스에 의해 형성될 수 있다. 그러나, 하위 전도 구조체(531) 및 상위 전도 구조체(532)는 적어도 하나의 트렌치(120)의 하위 부분으로부터 상위 부분으로 연장되는 공통 전도 구조체(530)를 형성하도록 공통 프로세스로 형성될 수 있다. 특히, 공통 전도 구조체(530)는 적어도 하나의 트렌치(120)의 하위 부분과 상위 부분 사이의 천이부(transition)에 계단(step)(533)을 포함할 수 있다.
예를 들어, 공통 전도 구조체(530), 즉, 하위 전도 구조체(531) 및 상위 전도 구조체(532)는 제 2 절연층(123b)이 트렌치(120)의 상위 부분에서 제거된 이후에 형성될 수 있다. 대안으로, 하위 전도 구조체(531) 및 상위 전도 구조체(532)는 예를 들어, 하위 전도 구조체(531) 및 상위 전도 구조체(532)의 기계적 및/또는 전기적 접속으로 이어지는 개별 프로세스로 형성될 수 있다. 이 상황에서, 공통 전도 구조체(530)는 서로 전기적으로 및/또는 기계적으로 연결되는 하위 전도 구조체(531) 및 상위 전도 구조체(532)에 의해 구성되는 것으로서 이해될 수 있다.
실시예에 따르면, 전력 반도체 디바이스는, 제 1 측(101a)을 갖는 반도체 기판(101)과, 반도체 기판에 형성된 트렌치―트렌치는 저면 및 저면으로부터 반도체 기판의 제 1 측으로 연장되는 측벽을 가짐―와, 절연 구조체―절연 구조체는, 트렌치의 저면을 커버하고 트렌치의 측벽을 따라 트렌치의 저면으로부터 반도체 기판의 제 1 측으로 연장되는 적어도 제 1 절연층과, 제 1 절연층 상에서 제 1 절연층을 따라 반도체 기판의 제 1 측에 대해 우묵한(recessed) 제 2 절연층의 상위 종단으로 연장되는 제 2 절연층을 포함하며, 제 1 절연층 및 제 2 절연층은 상이한 재료로 구성되고, 제 2 절연층의 상위 종단은 트렌치의 하위 부분의 상위 종단을 정의함―와, 트렌치의 하위 부분에서의 하위 전도 구조체―제 1 절연층 및 제 2 절연층의 각각은 하위 전도 구조체와 반도체 기판 사이에 배치됨―와, 하위 부분 위의 트렌치의 상위 부분에서의 상위 전도 구조체를 포함하되, 제 1 절연층은 상위 전도 구조체와 반도체 기판 사이에 배치되고, 특히 하위 전도 구조체(531) 및 상위 전도 구조체(532)는 서로 전기적 및/또는 기계적으로 연결된다.
도 6은 본 개시에 따른 추가 실시예를 도시한다. 하위 전도 구조체(131, 331, 431)는 제 3 절연층(123c)에 의해 실질적으로 정의된 형상, 즉 실질적으로 일직선의 측벽을 가질 수 있되, 하위 전도 구조체(631)는 측벽이 제 3 절연층(123c) 및 제 2 절연층(123b)과 접촉하도록 형성될 수 있다. 실시예를 실시할 경우, 게이트 전극으로부터 분리된 계단형 필드 전극이 형성될 수 있다.
하위 전도 구조체(631)를 형성하기 위해, 제 1 전도 재료가 적어도 하나의 트렌치(120) 및/또는 기판(101)의 제 1 측(101a)에 증착될 수 있다. 그 이후에, 과도한 제 1 전도 재료는 예를 들어, CMP 프로세스에 의해, 기판의 제 1 측(101a)으로부터, 그리고 예를 들어, 에칭에 의해, 적어도 하나의 트렌치(120)로부터 제거될 수 있다. 또한, 제 3 절연층(123c)의 상위 종단이 제 2 절연층(123b)의 상위 종단에 대해 우묵하게 되도록 제 3 절연층(123c)이 적어도 하나의 트렌치(120)의 상위 부분 및 적어도 하나의 트렌치(120)의 하위 부분에서 부분적으로 제거될 수 있다. 또한, 하위 전도 구조체(631)가 제 3 절연층(123c)의 상위 종단의 밑으로부터 제 3 절연층(123c)의 상위 종단의 위로 연장되도록 하위 전도 구조체(631)가 적어도 하나의 트렌치(120)의 하위 부분에서 형성될 수 있다.
특히, 하위 전도 구조체(631)는 제 3 절연층(123c)의 상위 종단 위에서 제 2 절연층(123b)과 접촉할 수 있다. 이로써, 하위 전도 구조체(631)의 계단형 부분이 형성될 수 있다. 또한, 절연 플러그(626)가 적어도 하나의 트렌치(120), 특히 하위 전도 구조체(631) 상에 형성될 수 있다. 절연 플러그(626)는 절연 플러그(126)의 하위 종단이 하위 전도 구조체(631)의 상위 종단과 접촉하도록 형성될 수 있다. 특히, 절연 플러그(626)는 절연 플러그(126)의 하위 종단의 전체 표면이 하위 전도 구조체(631)의 상위 종단의 전체 표면과 접촉하도록 형성될 수 있다. 하위 전도 구조체(631) 및 절연 플러그(626)의 이러한 구성 이외에, 절연 플러그(626)가 절연 플러그(126) 및/또는 절연 플러그(426)에 대해 설명된 것과 동일한 또는 유사한 프로세스 및 재료에 의해 형성될 수 있다.
그 이후에, 도 2e 및 도 2f와 관련하여 설명된 일부 또는 모든 프로세스 또는 도 2e 내지 2f와 관련하여 설명되지 않은 추가적인 프로세스가 수행될 수 있고/거나 도 3d와 관련하여 설명된 일부 또는 모든 프로세스 또는 도 3d와 관련하여 설명되지 않은 추가적인 프로세스가 수행될 수 있다. 대안으로 또는 추가로, 도 4a 내지 4e와 관련하여 설명된 일부 또는 모든 프로세스 또는 도 4a 내지 4e와 관련하여 설명되지 않은 추가적인 프로세스가 하위 전도 구조체(631)를 형성하기 이전에 수행될 수 있다. 하위 전도 구조체(631)가 도 4e와 관련하여 설명된 바와 같이 형성될 경우, 도 4f와 관련하여 설명된 추가적인 프로세스가 또한 수행될 수 있다.
일부 실시예에 따르면, 소스 금속화가 수행될 수 있다. 바디 영역(113)의 영역이 노출되고/거나 바디 접촉 주입을 수행하도록 부분적으로 에칭되어 형성될 소스 금속화를 위한 접촉 영역에서 p-타입 도펀트를 증가시킬 수 있다. 예를 들어, 15keV에서 1E15/cm2의 농도로 p-타입 도펀트를 주입하도록 BF2가 사용될 수 있다. 그 이후에, 예를 들어, 30초 동안 975℃ 에서 어닐링 프로세스가 수행될 수 있다. 실시예를 실시할 경우, 도핑 영역과 소스 금속화 사이의 접촉 저항이 형성될 수 있다.
소스 금속화를 형성하기 위해, TiTiN(티타늄-티타늄 질화물)이 스퍼터링될 수 있다. TiSi(티타늄 규화물) 층이 TiTiN 층 아래에 형성될 수 있다. W 층(텅스텐 층)이 TiN 층 상에 형성될 수 있다. 예를 들어, W 층이 400nm 이상 및/또는 600nm 이하, 통상적으로 500nm의 두께를 갖도록 형성될 수 있다. 그 이후에, W 층이 리소그래피 방법에 의해 패터닝될 수 있고/거나 W 층 및 TiTiN 층이 플라즈마 에칭될 수 있다. 패터닝 이후에, 소스 금속화가 완료될 수 있다. 특히, 소스 금속화는 하위 전도 구조체(131, 331, 431, 631) 및 도핑 영역(114a)과 접촉할 수 있다. 실시예에 따르면, 바디 영역(113) 및/또는 소스 영역(114)과 적어도 하나의 트렌치(120)에서의 하위 전도 구조체(131, 331, 431, 631)의 적어도 일부 사이의 전기 접속이 형성될 수 있다. 실시예를 실시할 경우, 하위 전도 구조체가 특히 전력 디바이스의 차단 모드로 드리프트 영역의 공핍을 가능하게 하는 개별적인 필드 전극을 형성할 수 있다.
또한, 게이트 금속화는 적어도 하나의 트렌치(120)에서 상위 전도 구조체(132, 332, 532)로 및/또는 사이의 전기 접속을 제공하도록 형성될 수 있다. 특히, 게이트 금속화는 중간에 배치되는 절연 층을 갖는 소스 금속화 옆 또는 아래에 형성될 수 있고/거나 개구는 상위 전도 구조체(132, 332, 532)를 적어도 부분적으로 노출시키도록 소스 금속화에서 형성될 수 있다.
본원에서 사용된 바와 같이, 용어 "갖는(having)", "포함하는(containing, including, comprising)" 등은 언급된 요소들 또는 특징들의 존재를 나타내는 확장 가능한 용어이지만 추가적인 요소들 또는 특징들을 포함하지는 않는다. 관사 "a", "an" 및 "the"는 문맥에서 달리 명시하지 않으면, 단수 뿐만 아니라 복수를 포함하는 것이다.
상술한 범위의 변형 및 적용을 유념하면서, 본 발명은 이전의 상세한 설명에 의해 제한되거나 첨부 도면에 의해 제한되는 것이 아님을 이해하여야 한다. 대신에, 본 발명은 다음의 청구항 및 이들의 법적인 등가물에 의해서만 제한된다.

Claims (28)

  1. 반도체 디바이스 제조 방법으로서,
    제 1 측을 갖는 반도체 기판을 제공하는 단계와,
    상기 반도체 기판에 트렌치를 형성하는 단계―상기 트렌치는 저면 및 상기 저면으로부터 상기 반도체 기판의 제 1 측으로 연장되는 측벽을 가짐―와,
    상기 트렌치의 상기 측벽 및 상기 저면 상에 적어도 제 1 절연층 및 제 2 절연층을 포함하는 절연 구조체를 형성하는 단계와,
    상기 트렌치의 하위 부분에 하위 전도 구조체를 형성하는 단계와,
    상기 트렌치의 상위 부분에서 상기 제 2 절연층을 제거하되 상기 트렌치의 상기 하위 부분에 적어도 부분적으로 상기 제 2 절연층을 남기는 단계와,
    상기 트렌치의 상기 상위 부분에 상위 전도 구조체를 형성하는 단계를 포함하되,
    상기 하위 전도 구조체는 금속, 금속 합금, 금속 규화물(metal silicide) 또는 이들의 조합을 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연층이 상기 저면을 커버하고 상기 트렌치의 저면으로부터 상기 반도체 기판의 상기 제 1 측으로 연장되고, 상기 제 2 절연층이 적어도 상기 트렌치 내 상기 제 1 절연층 상에 형성되어 상기 제 1 절연층을 커버하도록 상기 절연 구조체가 형성되고, 상기 제 2 절연층 및 상기 제 1 절연층은 상이한 재료로 구성되는
    반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 절연 구조체는 상기 제 2 절연층 상에 제 3 절연층을 더 포함하고, 상기 방법은,
    상기 트렌치의 상기 상위 부분에서 상기 제 3 절연층을 제거하되 상기 트렌치의 상기 하위 부분에 적어도 부분적으로 상기 제 3 절연층을 남기는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 절연층이 상기 트렌치의 상기 상위 부분에서 제거된 이후에 상기 제 3 절연층의 상위 종단이 상기 제 2 절연층의 상위 종단 아래에 있도록 상기 제 3 절연층이 제거되는
    반도체 디바이스 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 3 절연층이 상기 트렌치의 상기 상위 부분에서 제거된 이후 및 상기 제 2 절연층이 상기 트렌치의 상기 상위 부분에서 제거되기 이전에 상기 하위 전도 구조체 상에 절연 플러그를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 절연 플러그는 상기 트렌치 상에서 및/또는 상기 트렌치 내에서 유전체 재료의 증착에 의해 형성되는
    반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 절연층이 상기 트렌치의 상기 상위 부분에서 제거되기 이전에 상기 하위 전도 구조체가 형성되고, 상기 제 2 절연층이 상기 트렌치의 상기 상위 부분에서 제거된 이후에 상기 상위 전도 구조체가 상기 트렌치의 상기 상위 부분에서 형성되는
    반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 하위 전도 구조체 및 상기 상위 전도 구조체는 공통 프로세스로 형성되어 상기 트렌치의 상기 하위 부분으로부터 상기 상위 부분으로 연장되는 공통 전도 구조체를 형성하고, 상기 공통 전도 구조체는 상기 트렌치의 상기 하위 부분과 상기 상위 부분 사이의 천이부(transition)에 계단(step)을 포함하는
    반도체 디바이스 제조 방법.
  9. 제 1 항에 있어서,
    상기 절연 구조체는 상기 제 2 절연층 상에 제 3 절연층을 더 포함하고, 상기 방법은,
    상기 제 3 절연층의 상위 종단이 상기 제 2 절연층의 상위 종단에 대해 우묵(recessed)하도록 상기 트렌치의 상기 상위 부분 및 부분적으로 상기 트렌치의 상기 하위 부분에서 부분적으로 상기 제 3 절연층을 제거하는 단계와,
    상기 하위 전도 구조체가 상기 제 3 절연층의 상기 상위 종단 아래로부터 상기 제 3 절연층의 상기 상위 종단 위로 연장되도록 상기 트렌치의 상기 하위 부분에 상기 하위 전도 구조체를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 하위 전도 구조체는 상기 제 3 절연층의 상기 상위 종단 위의 상기 제 2 절연층과 접촉하는
    반도체 디바이스 제조 방법.
  11. 제 1 항에 있어서,
    상기 절연 구조체는 상기 트렌치 내의 공간을 정의하여 경계를 나타내고, 상기 트렌치의 상기 상위 부분에서 상기 제 2 절연층을 제거하는 단계는 상기 트렌치의 상기 상위 부분에서 상기 공간을 확장시키는 단계를 포함하고, 상기 방법은,
    상기 트렌치의 상기 공간의 하위 부분을 제 1 전도 재료로 적어도 부분적으로 충진하여 상기 트렌치의 상기 하위 부분에서 상기 하위 전도 구조체를 형성하는 단계와,
    상기 트렌치의 상기 공간의 상위 부분을 제 2 전도 재료로 적어도 부분적으로 충진하여 상기 트렌치의 상기 상위 부분에서 상기 상위 전도 구조체를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 전도 재료 및 상기 제 2 전도 재료는 동일한 전도 재료이거나,
    상기 제 1 전도 재료 및 상기 제 2 전도 재료는 금속, 금속 합금, 금속 규화물, 또는 이들의 조합을 포함하거나,
    상기 제 1 전도 재료 및 상기 제 2 전도 재료는 상이한 전도 재료로 구성되거나,
    상기 제 1 전도 재료는 금속, 금속 합금, 금속 규화물, 또는 이들의 조합을 포함하고, 상기 제 2 전도 재료는 도핑된 폴리실리콘을 포함하는
    것 중 하나인
    반도체 디바이스 제조 방법.
  13. 제 1 항에 있어서,
    상기 절연 구조체를 형성하는 단계는,
    상기 트렌치의 상기 측벽 및 상기 저면을 산화시켜 상기 제 1 절연층을 형성하는 단계―상기 제 1 절연층은 제 1 절연 재료에 의해 형성됨―와,
    상기 제 1 절연층 상에 제 2 절연 재료를 증착시켜 상기 제 2 절연층을 형성하는 단계―상기 제 2 절연 재료는 상기 제 1 절연 재료와 상이하고 상기 제 1 절연 재료에 대해 선택적으로 에칭가능함―와,
    제 3 절연 재료를 상기 제 2 절연층 상에 증착시켜 제 3 절연층을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 3 절연 재료는 CVD(chemical vapour deposition), HTO CVD(high temperature oxide CVD), HDP CVD(high density plasma chemical vapour deposition), TEOS(Tetraethyl Orthosilicate) 증착, PSG(phosphosilicate glass) 증착, 또는 BPSG(borophosphosilicate glass) 증착에 의해 증착되는
    반도체 디바이스 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 2 절연 재료는 산소 확산에 영향을 받지 않는 산소 내성(oxygen-resistant) 재료인
    반도체 디바이스 제조 방법.
  16. 제 13 항에 있어서,
    상기 제 2 절연 재료는 질화 실리콘이고 상기 제 2 절연층은 질화 실리콘층인
    반도체 디바이스 제조 방법.
  17. 제 13 항에 있어서,
    상기 제 2 절연 재료에 대해 선택적으로 상기 제 3 절연 재료를 에칭하여 상기 제 1 절연층 및 상기 제 2 절연층으로부터 상기 제 3 절연층을 부분적으로 제거하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  18. 제 1 항에 있어서,
    상기 트렌치는 적어도 2:1의 최소 측면 연장에 대한 깊이의 종횡비를 갖는
    반도체 디바이스 제조 방법.
  19. 제 1 항에 있어서,
    상기 반도체 기판에 도핑 영역을 형성하는 단계와,
    상기 도핑 영역과 상기 트렌치 내의 상기 하위 전도 구조체 사이에 전기 접속을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  20. 제 1 측을 갖는 반도체 기판과,
    상기 반도체 기판에 형성된 트렌치―상기 트렌치는 저면 및 상기 저면으로부터 상기 반도체 기판의 제 1 측으로 연장되는 측벽을 가짐―와,
    절연 구조체―상기 절연 구조체는, 상기 트렌치의 상기 저면을 커버하고 상기 트렌치의 상기 측벽을 따라 상기 트렌치의 상기 저면으로부터 상기 반도체 기판의 상기 제 1 측으로 연장되는 적어도 제 1 절연층과, 상기 제 1 절연층 상에 위치하며 상기 제 1 절연층을 따라 자신의 상위 종단으로 연장되되 상기 반도체 기판의 상기 제 1 측에 대해 우묵하게 되어있는 제 2 절연층을 포함하며, 상기 제 1 절연층 및 상기 제 2 절연층은 상이한 재료로 구성되고, 상기 제 2 절연층의 상기 상위 종단은 상기 트렌치의 하위 부분의 상위 종단을 정의함―와,
    상기 트렌치의 상기 하위 부분에서의 하위 전도 구조체―상기 제 1 절연층 및 상기 제 2 절연층의 각각은 상기 하위 전도 구조체와 상기 반도체 기판 사이에 배치됨―와,
    상기 하위 부분 위의 상기 트렌치의 상위 부분에서의 상위 전도 구조체를 포함하되,
    상기 제 1 절연층은 상기 상위 전도 구조체와 상기 반도체 기판 사이에 배치되며,
    상기 하위 전도 구조체는 금속, 금속 합금, 금속 규화물(metal silicide) 또는 이들의 조합을 포함하는
    전력 반도체 디바이스.
  21. 제 20 항에 있어서,
    상기 상위 전도 구조체는 상기 하위 전도 구조체의 측면 폭 보다 더 큰 측면 폭을 갖는
    전력 반도체 디바이스.
  22. 제 20 항에 있어서,
    상기 절연 구조체는 상기 제 2 절연층 상에서 상기 제 2 절연층을 따라 자신의 상위 종단으로 연장되는 제 3 절연층을 더 포함하고, 상기 제 3 절연층은 상기 제 2 절연층의 재료와 상이한 재료를 포함하고, 상기 제 1 절연층, 상기 제 2 절연층 및 상기 제 3 절연층의 각각은 상기 하위 전도 구조체와 상기 반도체 기판 사이에 배치되는
    전력 반도체 디바이스.
  23. 제 22 항에 있어서,
    상기 제 3 절연층의 상기 상위 종단이 상기 제 2 절연층의 상위 종단에 대해 우묵하게 되는
    전력 반도체 디바이스.
  24. 제 22 항에 있어서,
    상기 하위 전도 구조체와 상기 상위 전도 구조체 사이에 배치된 절연 플러그를 더 포함하되, 상기 절연 플러그는 상기 상위 전도 구조체로부터 상기 하위 전도 구조체를 전기적으로 절연하는
    전력 반도체 디바이스.
  25. 제 22 항에 있어서,
    상기 하위 전도 구조체와 상기 상위 전도 구조체가 연결되어 공통 전도 구조체를 형성하는
    전력 반도체 디바이스.
  26. 제 20 항에 있어서,
    상기 상위 전도 구조체는 게이트 전극을 형성하고,
    상기 하위 전도 구조체는 필드 전극을 형성하며,
    상기 반도체 기판은,
    드리프트 영역과,
    소스 영역과,
    상기 드리프트 영역과 상기 소스 영역 사이의 바디 영역을 더 포함하는
    전력 반도체 디바이스.
  27. 제 20 항에 있어서,
    상기 절연 구조체는 상기 트렌치 내의 공간을 정의하여 경계를 나타내고, 상기 트렌치의 상기 공간의 하위 부분은 제 1 전도 재료로 적어도 부분적으로 충진되어 상기 트렌치의 상기 하위 부분에서 상기 하위 전도 구조체를 형성하고, 상기 트렌치의 상기 공간의 상위 부분은 제 2 전도 재료로 적어도 부분적으로 충진되어 상기 트렌치의 상위 부분에서 상기 상위 전도 구조체를 형성하는
    전력 반도체 디바이스.

  28. 제 27 항에 있어서,
    상기 제 1 전도 재료 및 상기 제 2 전도 재료는 동일한 전도 재료이거나,
    상기 제 1 전도 재료 및 상기 제 2 전도 재료는 금속, 금속 합금, 금속 규화물, 또는 이들의 조합을 포함하거나,
    상기 제 1 전도 재료 및 상기 제 2 전도 재료는 상이한 전도 재료로 구성되거나,
    상기 제 1 전도 재료는 금속, 금속 합금, 금속 규화물, 또는 이들의 조합을 포함하고, 상기 제 2 전도 재료는 도핑된 폴리실리콘을 포함하는
    것 중 하나인
    전력 반도체 디바이스.
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