KR100933836B1 - 반도체 소자의 콘택 플러그 및 그의 형성 방법 - Google Patents
반도체 소자의 콘택 플러그 및 그의 형성 방법 Download PDFInfo
- Publication number
- KR100933836B1 KR100933836B1 KR1020070118590A KR20070118590A KR100933836B1 KR 100933836 B1 KR100933836 B1 KR 100933836B1 KR 1020070118590 A KR1020070118590 A KR 1020070118590A KR 20070118590 A KR20070118590 A KR 20070118590A KR 100933836 B1 KR100933836 B1 KR 100933836B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- contact hole
- layer
- insulating layer
- conductive layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 7
- 238000002161 passivation Methods 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 12
- 239000004020 conductor Substances 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 107
- 239000007789 gas Substances 0.000 description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000011261 inert gas Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 콘택 플러그 및 그의 형성 방법에 관한 것으로, 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 상기 절연층 상에 제1 도전층을 형성하는 단계와, 상기 제1 도전층이 상기 콘택홀의 하부에 잔류하도록 상기 제1 도전층을 식각하되, 상기 절연층도 식각하여 상기 콘택홀 상부의 폭을 넓히는 단계 및 상기 콘택홀의 상기 제1 도전층 상에 제2 도전층을 형성하여 콘택 플러그를 형성하는 단계를 포함하기 때문에, 콘택홀의 상부를 보다 넓게 형성하여 콘택홀을 도전 물질로 채우는 공정을 용이하게 할 수 있다.
콘택홀, 도전층, 콘택 플러그, 플래시 메모리
Description
본 발명은 반도체 소자의 콘택 플러그 및 그의 형성 방법에 관한 것으로, 특히 콘택홀을 도전 물질로 매립할 때 결함이 발생되는 것을 방지할 수 있는 반도체 소자의 콘택 플러그 및 그의 형성 방법에 관한 것이다.
반도체 소자 중 플래시 메모리(flash memory)는 전원이 차단되었을 때 데이터를 보관할 수 있는 불휘발성 메모리 중의 하나이다. 플래시 메모리는 전기적으로 프로그램(program)과 소거(erase)가 가능하며 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 특징을 갖는다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해서 크게 NOR 플래시 메모리와 NAND 플래시 메모리로 나뉜다. NOR 플래시 메모리는 복수의 워드 라인(word line)이 병렬로 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하여 고속의 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면 NAND 플래시 메모리는 복수의 메모리 셀 트랜지스터(memory cell transistor)가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스(source)와 드레인(drain)에 연결되어 있는 구조 로서 고집적 데이터 보관 응용 분야에서 주로 사용된다.
이러한 NAND 플래시 메모리에서, 소스/드레인 영역이 형성된 반도체 기판과 금속 배선 사이를 연결하는 소스/드레인 콘택 플러그는, 주로 반도체 기판과 금속 배선 사이에 절연층을 형성한 뒤 절연층에 콘택홀을 형성하고 콘택홀을 도전 물질로 갭필하여 소스/드레인 콘택 플러그를 형성한다. 그런데, 메모리가 점차 고집적화되고 초소형화됨에 따라 콘택홀의 폭이 점차 좁아지고, 이에 따라 콘택홀을 형성할 때 보잉이 발생되거나 콘택홀을 도전 물질로 매립하는 공정 중에 오버행 프로파일이 발생되어 콘택 플러그 내부에 심(seam)이 발생되고 있다. 특히 이러한 오버행 프로파일은 콘택홀에 금속 장벽층을 증착할 때 발생될 수 있으며, 금속 장벽층의 오버행 프로파일로 콘택홀 상부가 좁아져서 후속하는 공정에서 금속 장벽층을 콘택홀 내부에 형성할 때 콘택 플러그 내부에 심이 발생된다. 이렇게 발생되는 심은 후속하는 식각 또는 연마 공정을 통해 더욱 크게 형성되어 콘택 플러그가 단선될 수도 있다.
본 발명은 절연층에 형성된 콘택홀을 채운 도전 물질층을 식각하는 공정시 절연층도 함께 식각되는 식각 공정을 실시하여, 콘택홀의 상부를 보다 넓게 형성하여 콘택홀을 도전 물질로 채우는 공정을 용이하게 할 수 있다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은, 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 상기 절연층 상에 제1 도전층을 형성하는 단계와, 상기 제1 도전층이 상기 콘택홀의 하부에 잔류하도록 상기 제1 도전층을 식각하되, 상기 절연층도 식각하여 상기 콘택홀 상부의 폭을 넓히는 단계 및 상기 콘택홀의 상기 제1 도전층 상에 제2 도전층을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.l
상기 절연층은 산화막으로 형성할 수 있다. 상기 제1 도전층은 폴리 실리콘으로 형성할 수 있다. 상기 제1 도전층과 상기 절연층을 식각하는 공정은 폴리 실리콘의 식각 선택비와 산화막의 식각 선택비가 3:1 ∼ 6:1일 수 있다. 상기 제1 도전층과 상기 절연층을 식각하는 공정은 Cl2가스, HBr 가스 및 O2 를 혼합한 가스를 사용할 수 있다. 상기 제1 도전층을 식각한 뒤 노출된 상기 콘택홀 상부의 측벽에 식각 보호막을 형성하는 단계를 더욱 포함할 수 있다. 상기 식각 보호막은 PE질화 막 또는 LP질화막으로 형성할 수 있다. 상기 제1 도전층을 식각한 뒤 노출된 상기 콘택홀 상부의 측벽에 금속 장벽층을 형성하는 단계를 더욱 포함할 수 있다. 상기 금속 장벽층은 Ti/TiN의 적층막으로 형성할 수 있다. 상기 절연막을 형성하기 전에 상기 반도체 기판상에 식각 정지막을 형성하는 단계를 더욱 포함할 수 있다. 상기 식각 정지막은 LP 질화막 또는 PE 질화막으로 형성하라 수 있다. 상기 절연막은 고밀도 플라즈마 산화막 또는 PETEOS 산화막으로 형성할 수 있다. 상기 콘택홀을 형성할 때 CxFy 가스, Ar 가스 및 O2 를 혼합하여 사용할 수 있다. 상기 콘택홀을 형성하는 단계는, 상기 절연층 상에 하드 마스크를 형성하는 단계와, 상기 하드 마스크 상에 보호막을 형성하는 단계 및 상기 하드 마스크, 상기 보호막 및 상기 절연층의 일부를 식각하여 상기 반도체 기판에 형성된 접합 영역이 노출되는 콘택홀을 형성하는 단계를 더욱 포함할 수 있다.
본 발명의 다른 측면에 따른 반도체 소자의 콘택 플러그는, 반도체 기판상에 형성된 절연층과, 상기 절연층에 형성되며, 하부폭보다 상부폭이 넓게 형성된 콘택홀과, 상기 콘택홀 하부에 형성되는 제1 도전층 및 상기 제1 도전층 상에 형성되는 제2 도전층을 포함할 수 있다.
상기 제2 도전층과 상기 콘택홀 사이에 형성된 식각 보호막을 더욱 포함할 수 있다. 상기 제2 도전층과 상기 콘택홀 사이에 형성된 금속 장벽층을 더욱 포함할 수 있다
본 발명은 절연층에 형성된 콘택홀을 채운 도전 물질층을 식각하는 공정시 절연층도 함께 식각되는 식각 공정을 실시하여, 콘택홀의 상부를 보다 넓게 형성하여 콘택홀을 도전 물질로 채우는 공정을 용이하게 할 수 있다. 이로써, 보이드나 심이 발생되지 않는 콘택 플러그를 형성하는 것이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 통상의 공정을 통해 트랜지스터나 플래시 메모리 셀(도시하지 않음), 소스 영역 또는 드레인 영역과 같은 접합 영역(103) 등 여러 요소가 형성된 반도체 기판(102) 상에 버퍼막(104)을 형성한다. 버퍼막(104)은 후속하는 콘택홀 식각 공정에서 반도체 기판(102)이 손상되는 것을 방지하기 위하여 형성하 며, 산화막으로 형성할 수 있다. 버퍼막(104) 상에는 식각 정지막(106)을 형성한다. 식각 정지막(106)은 후속하는 콘택홀 식각 공정에서 에치 스탑퍼(etch stopper)로써 역할을 한다. 식각 정지막(106)은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 형성된 LP질화막이나 플라즈마 화학 기상 증착(Plasma Enhanced chemical vapor deposition; PECVD) 방법으로 형성된 PE질화막으로 형성할 수 있으며, 200∼600Å의 두께로 형성할 수 있다. 식각 정지막(106) 상에는 절연층(108)을 형성한다. 절연층(108)은 5000∼10000Å의 두께로 형성할 수 있다. 절연층(108)은 산화막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 PETEOS(Plasma Enhanced Tetreathylorthosilicate) 산화막으로 형성할 수 있다.
도 1b를 참조하면, 절연층(108) 상에 후속하는 식각 공정에서 사용되는 하드 마스크(110)를 형성한다. 하드 마스크(110)는 아몰퍼스 카본(amorphous carbon)으로 형성할 수 있다. 이때, 아몰퍼스 카본은 250∼600℃의 온도에서 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 1000∼3000Å의 두께로 형성하는 것이 바람직하다. 하드 마스크(110) 상에는 후속하는 포토 레지스트 패턴을 제거하고 다시 형성하는 리워크(rework) 공정이 실시될 경우 하드 마스크(110)를 보호하는 보호막(112)이 형성된다. 보호막(112)은 300∼600Å의 두께를 갖는 SiON막으로 형성하는 것이 바람직하다. 보호막(112) 상에는 포토 레지스트층을 형성한 뒤 노광 및 현상 공정등을 실시하여 포토 레지스트 패턴(photo resist pattern; 114)을 형성한다. 포토 레지스트 패턴(114)은 콘택 플러그가 형성되는 영역이 오픈 되도록 형성한다.
도 1c를 참조하면, 포토 레지스트 패턴(114; 도 1b 참조)을 이용하는 식각 공정으로 보호막(112; 도 1b 참조), 하드 마스크(110), 절연층(108), 식각 정지막(106) 및 버퍼막(104)을 식각하여 콘택홀(A)을 형성한다. 이로써 콘택홀(A)의 하부에는 반도체 기판(102)의 일부, 예를 들면 접합 영역(103)이 노출된다. 이때 콘택홀(A)을 형성하는 식각 공정은 CxFy 계열 가스, 불활성 가스 및 O2를 혼합한 혼합 가스로 실시할 수 있다. CxFy 계열 가스는 C4F6 가스, C4F8 가스, C3F8 가스 중 어느 하나를 포함할 수 있으며, 불활성 가스는 Ar 가스를 포함할 수 있다.
한편, 콘택홀(A)을 형성하는 식각 공정 중에 포토 레지스트 패턴(114; 도 1b 참조)과 보호막(112; 도 1b 참조)은 동시에 식각되어 제거될 수 있으며, 포토 레지스트 패턴(114; 도 1b 참조)과 보호막(112; 도 1b 참조)이 잔류하게 되면 이들을 제거하는 공정 단계를 추가할 수 있다.
도 1d를 참조하면, 하드 마스크(110; 도 1c참조)를 제거하기 위하여 반도체 기판(102)에 대해 애싱(ashing) 공정을 실시한다. 그리고, 세정 공정을 실시하여 반도체 기판(102) 상에 형성된 불순물을 제거한다.
도 1e를 참조하면, 콘택홀(A; 도 1d 참조)을 포함하는 반도체 기판(102) 상에 제1 도전층(116)을 형성한다. 제1 도전층(116)은 콘택홀을 채워서 형성하는 콘택 플러그의 일부로써 형성되며, 폴리 실리콘으로 형성할 수 있다. 이때, 폴리 실리콘은 450∼600℃의 온도에서 형성하는 것이 바람직하다. 제1 도전층(116)은 콘택 홀(A)을 채울 수 있는 두께, 예를 들면 절연층(108) 상에 1000∼2000Å의 두께로 형성하는 것이 바람직하다.
도 1f를 참조하면, 제1 도전층(116)에 대해 식각 공정을 실시하여 콘택홀(A)의 하부에만 제1 도전층(116; 도 1e 참조)이 잔류하여 제1 콘택 플러그(116a)를 형성한다. 이때 제1 도전층(116; 도 1e 참조)은 1500∼3000Å의 두께가 식각되어 콘택홀(A)의 일부가 노출될 수 있다. 또한, 제1 도전층(116; 도 1e 참조)에 대한 식각 공정중에 절연층(108)의 상부도 함께 제거되도록 하는 것이 바람직하다. 이때, 콘택홀(A) 상부의 절연층(108)은 콘택홀(A) 하부의 절연층(108)에 비해 식각 공정에 노출되는 시간이 많기 때문에 절연층(108)이 더욱 많이 제거된다. 따라서, 콘택홀(A)의 상부로 갈수록 콘택홀(A)의 개구부가 더욱 넓어진다. 이러한 식각 공정은 Cl2가스, HBr 가스 및 O2 를 혼합한 가스를 사용하여 폴리 실리콘의 식각 선택비와 산화막의 식각 선택비가 3:1 ∼ 6:1이 되도록 하는 것이 바람직하다.
도 1g를 참조하면, 콘택홀(A)을 포함하는 절연층(108) 및 제1 콘택 플러그(116a) 상에 식각 보호막(118)을 형성한다. 식각 보호막(118)은 후속하는 세정 공정시 콘택홀(A)이 손상되는 것을 방지한다. 식각 보호막(118)은 저압 화학 기상 증착 방법으로 형성된 LP질화막이나 플라즈마 화학 기상 증착 방법으로 형성된 PE질화막으로 형성할 수 있다. 식각 보호막(118)은 콘택홀(A)로 형성된 단차가 유지될 수 있는 두께, 예를 들면 30∼120Å 두께로 형성한다.
도 1h를 참조하면, 식각 보호막(118)에 대해 식각 공정을 실시하여 식각 보 호막(118)이 노출된 콘택홀(A)의 측벽에만 잔류하도록 한다. 이때 식각 보호막(118)이 잔류하는 두께는 20∼50Å으로 형성할 수 있다. 식각 보호막(118)에 대한 식각 공정은 CFx 계열 가스, CHxFy 계열 가스, 불활성 가스 및 O2를 혼합한 혼합 가스로 실시할 수 있다. CFx 계열 가스는 CF4 가스를 포함할 수 있고, CHxFy 계열 가스가스는 CHF3 가스 또는 CH2F2 가스를 포함할 수 있으며, 불활성 가스는 Ar 가스를 포함할 수 있다. 이후에, 세정 공정을 실시하여 반도체 기판(102)상에 형성된 불순물을 제거한다. 이때, 식각 보호막(118)으로 인하여 노출된 콘택홀(A)이 보호될 수 있다.
도 1i를 참조하면, 콘택홀(A)을 포함하는 절연층(108) 상에 금속 장벽층(barrier metal layer; 120)을 형성한다. 금속 장벽층(120)은 콘택홀(A)에 의하여 형성된 단차를 유지할 수 있는 두께로 형성할 수 있다. 금속 장벽층(120)은 금속 장벽층(120)상에 형성되는 금속층이 하부로 확산되는 것을 방지하며 저항을 감소시킬 수 있다. 금속 장벽층(120)은 티탄/질화티탄(Ti/TiN)의 적층막으로 형성하는 것이 바람직하다.
한편, 본 발명에서는 노출된 콘택홀(A)의 상부가 하부보다 넓기 때문에, 금속 장벽층(120)을 형성할 때 콘택홀(A) 상부에 오버행 프로파일(overhang profile)이 발생되지 않고 용이하게 금속 장벽층(120)을 형성할 수 있다.
도 1j를 참조하면, 콘택홀(A)을 포함하는 금속 장벽층(120) 상에 제2 도전층(122)을 형성한다. 제2 도전층(122)은 텅스텐으로 형성하는 것이 바람직하다. 이 때, 전술한 공정을 통해 콘택홀(A) 상부의 폭이 넓어졌기 때문에, 금속 장벽층(120)이 오버행 프로파일 발생 없이 증착되어 제2 도전층(122) 또한 콘택홀(A)을 채울 때 보이드나 심이 발생되지 않고 용이하게 콘택홀(A)을 채울 수 있다.
도 1k를 참조하면, 제2 도전층(122; 도 1j 참조)에 대해 화학 물리 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 절연층(108) 상에 형성된 제2 도전층(122; 도 1j를 참조)과 금속 장벽층(120)을 제거한다. 이로써, 제1 콘택 플러그(116a)과 제2 콘택 플러그(122a)를 포함하는 콘택 플러그의 형성이 완료된다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 103 : 접합 영역
104 : 버퍼막 106 : 식각 정지막
108 : 절연층 110 : 하드 마스크
112 : 보호막 114 : 포토 레지스트 패턴
116 : 제1 도전층 118 : 식각 보호막
120 : 금속 장벽층 122 : 제2 도전층
Claims (17)
- 반도체 기판상에 절연층을 형성하는 단계;상기 절연층에 콘택홀을 형성하는 단계;상기 콘택홀을 포함하는 상기 절연층 상에 제1 도전층을 형성하는 단계;상기 제1 도전층이 상기 콘택홀의 하부에 잔류하도록 상기 제1 도전층을 식각하되, 상기 콘택홀 상부의 상기 절연층을 식각하여 상기 제1 도전층 상부의 상기 콘택홀은 개구부가 넓은 역사다리꼴 모양으로 식각하는 단계; 및상기 콘택홀의 상기 제1 도전층 상에 제2 도전층을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
- 제1항에 있어서,상기 절연층은 산화막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
- 제2항에 있어서,상기 제1 도전층은 폴리 실리콘으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
- 제3항에 있어서,상기 제1 도전층과 상기 절연층을 식각하는 공정은 폴리 실리콘의 식각 선택비와 산화막의 식각 선택비가 3:1 ∼ 6:1인 반도체 소자의 콘택 플러그 형성 방법.
- 제3항에 있어서,상기 제1 도전층과 상기 절연층을 식각하는 공정은 Cl2가스, HBr 가스 및 O2 를 혼합한 가스를 사용하는 반도체 소자의 콘택 플러그 형성 방법.
- 제1항에 있어서,상기 제1 도전층을 식각한 뒤 노출된 상기 콘택홀 상부의 측벽에 식각 보호막을 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택 플러그 형성 방법.
- 제6항에 있어서,상기 식각 보호막은 PE질화막 또는 LP질화막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
- 제1항에 있어서,상기 제1 도전층을 식각한 뒤 노출된 상기 콘택홀 상부의 측벽에 금속 장벽층을 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택 플러그 형성 방법.
- 제8항에 있어서,상기 금속 장벽층은 Ti/TiN의 적층막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
- 제1항에 있어서,상기 절연층을 형성하기 전에 상기 반도체 기판상에 식각 정지막을 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택 플러그 형성 방법.
- 제10항에 있어서,상기 식각 정지막은 LP 질화막 또는 PE 질화막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
- 제1항에 있어서,상기 절연층은 고밀도 플라즈마 산화막 또는 PETEOS 산화막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
- 제1항에 있어서,상기 콘택홀을 형성할 때 CxFy 가스, Ar 가스 및 O2 를 혼합하여 사용하는 반도체 소자의 콘택 플러그 형성 방법.
- 제1항에 있어서, 상기 콘택홀을 형성하는 단계는,상기 절연층 상에 하드 마스크를 형성하는 단계;상기 하드 마스크 상에 보호막을 형성하는 단계; 및상기 하드 마스크, 상기 보호막 및 상기 절연층의 일부를 식각하여 상기 반도체 기판에 형성된 접합 영역이 노출되는 콘택홀을 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택 플러그 형성 방법.
- 삭제
- 삭제
- 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070118590A KR100933836B1 (ko) | 2007-11-20 | 2007-11-20 | 반도체 소자의 콘택 플러그 및 그의 형성 방법 |
| US12/163,735 US8237284B2 (en) | 2007-11-20 | 2008-06-27 | Contact plug of semiconductor device and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070118590A KR100933836B1 (ko) | 2007-11-20 | 2007-11-20 | 반도체 소자의 콘택 플러그 및 그의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090052066A KR20090052066A (ko) | 2009-05-25 |
| KR100933836B1 true KR100933836B1 (ko) | 2009-12-24 |
Family
ID=40641033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070118590A KR100933836B1 (ko) | 2007-11-20 | 2007-11-20 | 반도체 소자의 콘택 플러그 및 그의 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8237284B2 (ko) |
| KR (1) | KR100933836B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9812535B1 (en) * | 2016-11-29 | 2017-11-07 | Infineon Technologies Austria Ag | Method for manufacturing a semiconductor device and power semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858874A (en) * | 1993-09-02 | 1999-01-12 | Nec Corporation | Method of fabricating semiconductor device having step of forming plug in contact hole |
| KR20050029517A (ko) * | 2003-09-23 | 2005-03-28 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| US20060024950A1 (en) * | 2004-08-02 | 2006-02-02 | Suk-Hun Choi | Methods of forming metal contact structures and methods of fabricating phase-change memory devices using the same |
| US20070082482A1 (en) * | 2005-10-12 | 2007-04-12 | Hynix Semiconductor Inc. | Method for forming contact hole of semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7378740B2 (en) * | 1998-12-01 | 2008-05-27 | United Microelectronics Corp. | Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit |
| JP2002319571A (ja) * | 2001-04-20 | 2002-10-31 | Kawasaki Microelectronics Kk | エッチング槽の前処理方法及び半導体装置の製造方法 |
| US6537913B2 (en) * | 2001-06-29 | 2003-03-25 | Intel Corporation | Method of making a semiconductor device with aluminum capped copper interconnect pads |
| JP2003060031A (ja) * | 2001-08-14 | 2003-02-28 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法。 |
| KR100681677B1 (ko) * | 2005-12-29 | 2007-02-09 | 동부일렉트로닉스 주식회사 | 반도체 소자의 이중 층간 절연막 형성 방법 |
-
2007
- 2007-11-20 KR KR1020070118590A patent/KR100933836B1/ko not_active IP Right Cessation
-
2008
- 2008-06-27 US US12/163,735 patent/US8237284B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858874A (en) * | 1993-09-02 | 1999-01-12 | Nec Corporation | Method of fabricating semiconductor device having step of forming plug in contact hole |
| KR20050029517A (ko) * | 2003-09-23 | 2005-03-28 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| US20060024950A1 (en) * | 2004-08-02 | 2006-02-02 | Suk-Hun Choi | Methods of forming metal contact structures and methods of fabricating phase-change memory devices using the same |
| US20070082482A1 (en) * | 2005-10-12 | 2007-04-12 | Hynix Semiconductor Inc. | Method for forming contact hole of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090052066A (ko) | 2009-05-25 |
| US8237284B2 (en) | 2012-08-07 |
| US20090127714A1 (en) | 2009-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100854897B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR100965031B1 (ko) | 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법 | |
| KR100965030B1 (ko) | 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법 | |
| JP2005175420A (ja) | Ｎａｎｄフラッシュ素子の製造方法 | |
| KR100404560B1 (ko) | 반도체 장치의 제조방법 | |
| KR100941865B1 (ko) | 반도체 소자의 제조방법 | |
| KR100933836B1 (ko) | 반도체 소자의 콘택 플러그 및 그의 형성 방법 | |
| JP2008258632A (ja) | フラッシュメモリ素子の製造方法 | |
| KR100875054B1 (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR20080002057A (ko) | 플래시 메모리 소자의 콘택 플러그 형성 방법 | |
| KR100642922B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR101038378B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100932315B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100779360B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR20070059324A (ko) | Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법 | |
| US7674711B2 (en) | Method of fabricating flash memory device by forming a drain contact plug within a contact hole below and ILD interface | |
| KR100932341B1 (ko) | 플래시 메모리 소자의 형성 방법 | |
| KR101009068B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100612566B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100822600B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100923850B1 (ko) | 플래시 메모리 소자의 형성 방법 | |
| KR20080084186A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100948476B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20090043156A (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR20080098802A (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |