CN110021598A - 应变层的形成方法、半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种用于CFET的应变层的形成方法、半导体器件及其制造方法，其中，应变层的形成方法包括：提供衬底，在所述衬底的部分区域形成交替外延生长的第二叠层结构，所述第二叠层结构至少包括三层；蚀刻掉位于所述第二叠层结构的中间层中的至少一层，形成层间间隙；形成应变层，所述应变层充满所述层间间隙。本发明提供的应变层的形成方法，使用原子层淀积法形成应变层，提高了应变层的应变力，同时降低了制造成本。

Description

应变层的形成方法、半导体器件及其制造方法
技术领域
本发明涉及半导体工艺技术领域，特别涉及一种应变层的形成方法、半导体器件及其制造方法。
背景技术
目前IC产业器件的集成度越来越大，主要的提高器件集成度的方法包括：减小器件的特征尺寸、增加晶圆面积、制备三维结构器件。
然而随着半导体器件特征尺寸的不断缩小使得单个晶体管的尺寸逐渐达到物理和技术的双重极限，因此以Si作为沟道材料的互补场效应晶体管(complementary field-effect transistor,CFET)器件的迁移率越来越低，已经无法满足器件性能不断提升的要求。为了解决这种问题，引入了应变技术来提高硅材料的迁移率。
以CFET为例，CFET是由NMOS和PMOS场效应晶体管构成的半导体器件。常规技术中，NMOS晶体管和PMOS晶体管呈平面分布，分别占用各自的面积，不利于电路密度的提高。因而出现了将NMOS叠加在PMOS或将PMOS叠加在NMOS上的CFET，用以减少器件的面积。为了提高迁移率，需要分别形成NMOS和PMOS的应变层，以提供各自所需的张应力或压应力。
发明内容
鉴于上述问题，本发明提供一种应变层的形成方法，通过原子层淀积法形成的应变层，具有优异的均匀性，并且由于沉积参数的可控性，使得应变层能够提供较高的应变力。
本发明提供一种半导体器件及其制造方法，半导体器件包括第一晶体管和第二晶体管，其中第二晶体管位于第一晶体管之上，第二晶体管为P型，第一晶体管为N型，双方使用同一个应变层。其中，应变层将第一晶体管与第二晶体管的源区和漏区隔开，同时，第一晶体管与第二晶体管的源区和漏区分别接触应变层的不同表面，以获得所需的张应力或压应力。
根据本发明的一方面，提供一种用于CFET的应变层的形成方法，其特征在于，包括：
提供衬底；
在所述衬底的部分区域形成交替外延生长的第二叠层结构，所述第二叠层结构至少包括三层；
蚀刻掉位于所述第二叠层结构的中间层中的至少一层，形成层间间隙；
形成应变层，所述应变层充满所述层间间隙。
可选地，所述蚀刻第二叠层结构的方法包括：原子层刻蚀方法。
可选地，所述形成应变层的方法包括：原子层淀积法。
可选地，所述应变层的材料包括：氧化物。
可选地，所述第二叠层结构中位于应变层的上层和/或下层结构用于形成晶体管的源区和/或漏区。
根据本发明的另一方面，提供一种半导体器件的制造方法，其特征在于，形成应变层的步骤包括：
在半导体衬底上的部分区域形成交替外延生长的第二叠层结构，所述第二叠层结构至少包括三层；
蚀刻掉位于所述第二叠层结构的中间层中的至少一层，形成层间间隙；
形成应变层，所述应变层充满所述层间间隙。
可选地，所述蚀刻第二叠层结构的方法包括：原子层刻蚀方法。
可选地，所述形成应变层的方法包括：原子层淀积法。
可选地，所述应变层的材料包括：氧化物。
可选地，所述形成应变层的步骤之后还包括：
在所述第二叠层结构中的所述应变层上形成第二源区和/或漏区。
可选地，所述形成第二源区和/或漏区的步骤包括：
蚀刻所述第二叠层结构中的所述应变层上的至少一层的部分或者全部；
形成外延生长的半导体层；
其中，所述外延生长的半导体层用于形成第二源区和/或漏区，所述第二源区和/或漏区位于所述应变层的表面，以获得所需的应力。
可选地，在所述形成第二叠层结构和蚀刻所述第二叠层结构的中间层中的至少一层的步骤之间，还包括：
在所述半导体器件表面沉积氧化物；
对所述氧化物进行蚀刻，使其表面与所述第二叠层结构中离衬底最近的一层的表面平齐，
其中，所述第二叠层结构中离衬底最近的一层，用于形成第一源区和/或漏区。
可选地，所述形成第二叠层结构的步骤之前，还包括：
形成用于外延生长第二叠层结构的所述衬底上的部分区域。
可选地，所述形成用于外延生长第二叠层结构的所述衬底上的部分区域的步骤包括：
在衬底上形成交替外延生长的第一叠层结构；
在所述第一叠层结构中生成半导体鳍片和浅沟道隔离区域；
形成与所述半导体鳍片相交的栅极导体和栅极电介质；
在所述栅极导体的顶部表面和侧面形成栅极侧墙；
去除部分所述第一叠层结构，形成源漏区域；
其中，所述源漏区域为所述用于生长第二叠层结构的所述衬底上的部分区域，所述源漏区域暴露所述衬底。
可选地，所述第一叠层结构中至少包括两层导电外延层，用于形成导电沟道，以及至少一层隔离外延层，用于隔离所述两层用于形成导电沟道的外延层。
可选地，所述第一源区和/或漏区层至少部分与所述导电外延层中靠近衬底的导电外延层接触，所述第二源区和/或漏区层至少部分与所述导电外延层中远离衬底的导电外延层接触。
可选地，所述同一层导电外延层只与第一源区和/或漏区层和第二源区和/或漏区层其中之一接触。
根据本发明的再一方面，提供一种半导体器件，所述半导体器件采用所述的半导体器件的制造方法完成。
根据本发明提供的应变层形成方法，使用原子层淀积法形成的应变层，具有优异的均匀性和良好的性质，并且能够提供较高的应变力，以提高迁移率。
根据本发明提供的半导体器件及其制作方法，CFET的第一晶体管与第二晶体管用同一个应变层，降低了制造成本。其中，第一晶体管与第二晶体管的源区和漏区被应变层隔开，同时第一晶体管与第二晶体管的源区和漏区接触应变层的表面，以获得所需的张应力或压应力，提高载流子的迁移率。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了本发明实施例的半导体器件的分解透视图；
图2示出了本发明实施例的半导体器件沿AA方向的剖视图；
图3至图15分别示出根据本发明的实施例的制造方法中不同阶段的半导体结构的侧视图和俯视图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明所公开的应变层形成方法，熟悉本领域者，可根据电路组件设计的需要，将本发明整合与其他半导体器件的制作，以各种形式呈现，本申请以下将以CFET为例进行描述。
图1示出根据本发明实施例的半导体器件100的分解透视图，图2示出根据本发明实施例一的半导体器件沿AA方向的剖视图。
CFET 100包括在半导体衬底110上形成的至少一个半导体鳍片180，栅极电介质130，栅极导体140，第一源/漏区160，第二源/漏区170以及浅沟道隔离层120。半导体鳍片180与栅极电介质130相接触，栅极电介质130位于半导体鳍片180的顶部表面和侧面。栅极导体140与半导体鳍片相交，栅极电介质130位于两者之间，隔开半导体鳍片180和栅极导体140的接触。在半导体鳍片180的一部分长度上，栅极导体140覆盖半导体鳍片180的顶部表面和两个侧面的至少一部分。栅极电介质130将栅极导体140和半导体鳍片180隔开。栅极导体140例如沿着与半导体鳍片180的长度方向大致垂直的方向延伸。在栅极导体140的侧面和顶部可以形成栅极侧墙150，用于将栅极导体140与CFET 100的第一源/漏区160和第二源/漏区170电隔离。浅沟道隔离120中包括横向延伸的第一部分和纵向延伸的第二部分，均沉积有氧化物，纵向延伸的第二部分用于隔离相邻两个CFET之间的电交流，横向延伸的第一部分用于形成应变层123，如图2所示。
栅极导体140的两侧分别包括堆叠的第一源/漏区160、应变层123以及第二源/漏区170。第一源/漏区160、应变层123以及第二源/漏区170形成的叠层结构与半导体鳍片180的侧面接触以形成CFET 100的源极和漏极之间的导电通道。叠层结构中，第一源/漏区160的高度不低于半导体鳍片180中外延层102的下表面，应变层123位于第一源/漏区160和第二源/漏区170之间，以提供第二源/漏区170所述的应力。
在上述实施例中，半导体鳍片180可以为至少2种及以上半导体材料的交替外延生长的叠层结构，例如可以是半导体材料SiGe和Si交替外延生长的叠层结构。第一源区和漏区160至少部分与半导体鳍片180的叠层结构中的外延层102接触，使得第一源区与第一漏区能够导通。第二源区和漏区170至少部分与半导体鳍片180的叠层结构中的外延层104接触，使得第二源区与第二漏区能够导通。
应变层123位于第一源/漏区160和第二源/漏区170之间，第二源/漏区170通过接触应变层123的表面，以获得所需的应力，用于提高迁移率。
本发明提供的用于CFET的应变层形成方法包括：
在衬底的部分区域依次外延生长第二叠层结构，第二叠层结构至少包括3层。方法例如采用气相外延工艺、分子束外延、离子束外延等外延工艺。
蚀刻掉位于第二叠层结构的中间层中的至少一层，形成层间间隙。方法例如采用原子层蚀刻法。
在层间间隙中沉积相应的导体层，形成应变层，应变层充满所述层间间隙。导体层的材料包括氧化物，形成的方法例如可以为原子层淀积法。
其中，第二叠层结构中，位于应变层上层和/或下层的导体层可以用于形成晶体管的源/漏区，这样，晶体管的源/漏区接触应变层，获得所需的应变力。
以下将结合半导体器件CFET的形成过程，具体说明应变层的形成，其中，形成第二叠层结构的衬底的部分区域在下述的CFET的制造方法中为源/漏区域。
图3至图15分别示出根据本发明的实施例的制造方法中不同阶段的半导体结构的侧视图和俯视图。下面将结合图3至图15对本发明实施例一的半导体器件的制造方法进行详细的说明。
本发明实施例的方法开始于半导体衬底110，举例说明，半导体衬底110可以是以下所提到材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在半导体衬底110上交替形成第一叠层结构中的外延层，以2种半导体材料交替外延生成5层的第一叠层结构举例，其中，外延层101/102/103/104/105的材料可以依次为SiGe/Si/SiGe/Si/SiGe，用于形成半导体器件中源区和漏区之间的导电沟道，如图3侧视图所示。本领域技术人员可以通过选择第一叠层结构的外延层的半导体材料，外延层层数、外延层的先后形成顺序以满足器件设计要求，均应被包括在本发明的范围内。
在该步骤中，例如采用气相外延工艺(Vpor-Phase Epitaxy，VPE)、液相外延工艺(Liquid-Phase Epitaxy，LPE)、分子束外延(Molecular Beam Epitaxy，MBE)、快速热化学气相沉积(RTCVD)外延、超高真空化学气相沉积(UHVCVD)外延、离子束外延等外延工艺在半导体衬底110的第一表面外延生长形成外延层101，然后按照上述已知的外延方法，依次外延生长外延层102/103/104/105，形成第一叠层结构。本发明实施例并不限于此，由于第一叠层结构中的部分外延层将作为半导体器件的导电沟道，本领域技术人员可以根据需要采用其他的合适材料形成第一叠层结构，也可以根据需要调整第一叠层结构中的外延层数量、外延层的先后形成顺序等。
进一步地，在第一叠层结构中形成半导体鳍片180和和浅沟道隔离(ShallowTrench Isolation，STI)，浅沟道隔离用于隔开相邻两个半导体器件之间的电交流，如图4a侧视图，图4b俯视图以及图5侧视图所示。
在该步骤中，通过旋涂工艺在外延层105上形成光致抗蚀剂层，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层形成用于限定半导体鳍片180形状和和浅沟道隔离形状的图案。
然后，采用光致抗蚀剂层作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除第一叠层结构的暴露部分，从而将第一叠层结构蚀刻形成半导体鳍片180，如图4a和4b所示，以及浅沟道隔离。半导体鳍片180的高度决定于初始的第一叠层结构的厚度。
通过控制蚀刻的时间，或者使用选择性的蚀刻剂，可以控制蚀刻的深度，使得蚀刻可以去除第一叠层结构的暴露部分。该蚀刻可以完全去除第一叠层结构暴露的一部分，直到在半导体衬底110的表面停止。进一步地，在完全去除浅沟道隔离图案部分的叠层结构之后，在该沟道中去除半导体衬底110的一部分，如图5所示。在蚀刻之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
进一步地，在浅沟道隔离开口位于衬底中的部分中沉积氧化物隔离层121，用于阻断相邻CFET之间的电连接，如图5所示。
在该步骤中，通过沉积工艺，包括但不限于：电子束蒸发(Electron BeamMachining，EBM)、化学气相沉积工艺(Chemical Vapor Deposition,CVD)、物理气相沉积工艺(Physical Vapor Deposition,PVD)、原子层沉积(Atomic Layer Deposition，ALD)、溅射等，在浅沟道隔离部分的开口中沉积氧化物隔离层121。
随后，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻氧化物隔离层121，如图5所示，该蚀刻去除氧化物隔离层121位于STI开口中半导体衬底110表面之上的部分。然后，采用化学机械抛光(Chemical Mechanical polishing，CMP)将氧化物隔离层121的表面平坦化，并与半导体衬底110的表面平齐。
进一步地，在半导体结构中形成的半导体鳍片180的表面形成栅极介质层130，用于隔断半导体鳍片180与栅极导体140之间的电流，栅极介质层130的材料例如可以为氧化硅或氮化硅，如图6a和6b所示。
在该步骤中，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体结构的部分表面上形成栅极介质层130(例如，氧化硅或氮化硅)。栅极介质层130覆盖半导体鳍片180的顶部表面和侧面。
进一步地，在半导体鳍片180的顶部和两侧形成栅极导体140，用于控制半导体鳍片180中的导电沟道，栅极导体140的材料例如可以为掺杂多晶硅，如图7a和7b所示。栅极介质层130和栅极导体140与半导体鳍片180相交。
在该步骤中，例如采用上述已知的沉积工艺，进行导体层的沉积，还可以对导体层进行化学机械抛光(CMP)，以获得平整的表面。
采用光致抗蚀剂掩模，将该导体层图案化为与半导体鳍片180相交的栅极导体140，进一步去除栅极导体140的暴露部分。栅极导体140和栅极电介质130一起形成栅堆叠。例如，栅极导体140的形状为条带，并且沿着与半导体鳍片180的长度大致垂直的方向延伸。该步骤中形成的栅极导体140，表面高于第一叠层结构的表面，如图7a所示。
进一步地，在栅极导体140与第一叠层相接触的地方形成栅极侧墙150，在STI开口的侧壁形成侧墙151，其中，栅极侧墙150用于阻断栅极导体与第一源区和漏区、第二源区和漏区之间的电连接，侧墙150与151的材料例如可以为氮化硅(SiN)，如图8和图9所示。
在该步骤中，通过上述已知的沉积工艺，在半导体结构的表面沉积硬掩层106，如图8所示，硬掩层106的材料例如可以为氧化物，并通过各向异性的蚀刻工艺(例如，反应离子蚀刻)图案化硬掩层106，使得硬掩层106位于栅极导体140和半导体鳍片180之上以外的部分形成条状暴露区。
采用图案化的硬掩层106作为掩模，通过干法蚀刻，包括但不限于：离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除硬掩层106暴露的部分栅极导体140，形成栅极侧腔。通过控制蚀刻的时间，或者使用选择性的蚀刻剂，可以控制蚀刻的深度，使得该蚀刻可以完全去除栅极导体140暴露的部分，直到在半导体衬底110的表面停止，形成栅极侧腔。通过在溶剂中溶解或灰化去除硬掩层106。
然后，通过上述已知的沉积工艺，在栅极导体140两侧形成的侧腔中以及STI区域的侧壁上沉积氮化硅(SiN)层，形成侧墙150和151，如图9所示。还可以对氮化硅(SiN)层进行回蚀刻和化学机械抛光(CMP)，以获得平整的表面。
进一步地，去除源漏区域的第一叠层结构，以及部分半导体衬底110。源漏区域是衬底中浅沟道隔离和栅极导体之间的区域，称为衬底的部分区域，这部分区域用于形成半导体器件CFET 100中的源极和漏极，因此也可以叫源漏区域，如图10所示。
在该步骤中，通过上述已知的沉积工艺，再次沉积硬掩膜，该硬掩膜的材料例如可以为氮化硅(SiN)，以此作为掩膜，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除硬掩层暴露部分的叠层结构，图案化源/漏极。通过控制蚀刻的时间，或者使用选择性的蚀刻剂，可以控制蚀刻的深度，使得该蚀刻可以完全去除叠层结构暴露的部分，并且刻蚀一部分半导体衬底110。在蚀刻之后，通过在溶剂中溶解或灰化去除STI开口中的侧墙151。
进一步地，对半导体鳍片暴露的部分进行SiGe选择性去除，并沉积氮化硅(SiN)，如图11所示。
在该步骤中，通过上述已知的蚀刻工艺，对半导体鳍片180所暴露的侧壁进行空腔蚀刻，去除部分第一叠层结构中的SiGe层。通过控制蚀刻的时间，以及使用选择性的蚀刻剂，可以控制蚀刻的深度，使得该蚀刻可以只去除SiGe层的部分。
然后，通过上述已知的沉积工艺，在蚀刻形成的空腔中沉积氮化硅(SiN)，并对氮化硅(SiN)进行回蚀刻和化学机械抛光(CMP)，使得氮化硅(SiN)的表面暴露第一叠层结构中的Si层，如剖视图11所示。
进一步地，在衬底的部分区域(源漏区域)依次外延生长第二叠层结构，第二叠层结构至少包括3层，以第二叠层结构为3层举例说明，包括第一半导体层160，第二半导体层107和第三半导体层108，其中，第一半导体层160用于形成第一晶体管的源区和漏区，材料例如可以为掺杂的Si层，第二半导体层107的材料例如可以为SiGe层，第三半导体层的材料例如可以为Si层，如图12所示。
在该步骤中，通过已知的外延生长工艺，包括但不限于：气相外延工艺、液相外延工艺、分子束外延、离子束外延等，选择性的在源漏极区域半导体衬底110的表面外延生长第一半导体层160。依次外延生长第二半导体层107和第三半导体层108。其中，外延生长的第一半导体层160的高度不低于半导体鳍片180中的外延层102的下表面的高度，使得第一半导体层160与外延层102可以形成连接的通道。
在本实施例中，第一半导体层160可以为掺杂C和P的N型半导体层，其中，C用于增加应力，P用于减小电阻。第一半导体层160的高度不小于衬底110中源漏区域的凹槽高度加外延层101的高度加至少部分外延层102的高度。
进一步地，在半导体结构的表面沉积氧化物隔离层122，并回蚀刻至与第一半导体层160表面平齐，以便去除未掺杂的第二半导体层107，如图13所示。
在该步骤中，通过上述已知的沉积工艺，在半导体结构的表面上形成氧化物隔离层122，通过干法蚀刻，包括但不限于：离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀、化学气体蚀刻等，或者通过使用蚀刻剂溶液的湿法蚀刻，对氧化物隔离层进行回蚀刻和CMP，使氧化物隔离层的表面与第一半导体层160表面平齐。在蚀刻时，选择氧化物/SiN和/或氧化物/Si的蚀刻比为20～50的蚀刻工艺，即在蚀刻氧化物时，对SiN和Si基本没有影响或者影响很小。
进一步地，通过使用选择性的蚀刻剂，蚀刻掉位于第二叠层结构的中间层中的至少一层，形成层间间隙，在层间间隙中沉积相应的导体层，形成应变层。以第二叠层结构为3层举例说明，蚀刻掉第二半导体层107，形成层间间隙。在半导体结构的表面沉积氧化物层123，并回蚀刻至与未掺杂的第三半导体层108的下表面平齐，氧化物层123用于形成应变层，应变层充满所述第一半导体层160和第三半导体层108的层间间隙，如图14所示。
在该步骤中，通过例如原子层蚀刻方法(ALE)，选择性的去除第二半导体层107，形成层间间隙。以第二半导体层107为SiGe层为例，第三半导体层108为Si层或N型掺杂的Si举例，在蚀刻时，对SiGe与Si或N型掺杂的Si的选择性蚀刻比为20～50，高的选择性蚀刻比使得在去除SiGe层107时，对第一半导体层160与Si层或N型掺杂的Si层108几乎没有影响。
然后，通过高压的原子层沉积工艺，在半导体结构的表面上形成氧化物层123。该氧化物层123填充满去除掺杂的第二半导体层107后形成的层间间隙。然后通过干法蚀刻，包括但不限于：离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，对氧化物层123进行回蚀刻和CMP，使氧化物隔离层的表面与第三半导体层108的下表面平齐，以第三半导体层108为Si层或者N型掺杂的Si层举例，氧化物/Si或N型掺杂的Si层的蚀刻比为20～50。
进一步地，在第二叠层结构中位于应变层的上层和/或下层结构形成源区和/或漏区。以上述实施例为例，具体的，可以对位于应变层的上层的第三半导体层108进行回蚀刻，根据实际需要全部蚀刻或者部分蚀刻，并进行第四半导体层170的外延生长(即形成第二源区和/或漏区的步骤中外延生长的半导体层)，第四半导体层170用于形成第二晶体管的源区和漏区，材料例如可以为掺杂的SiGe，位于应变层的下层的第一半导体层160可以作为第一晶体管的源区和漏区，如图15所示。其中，当第三半导体层108为部分蚀刻时，第二晶体管的源区和漏区为复合层结构，包括部分第三半导体层108和第四半导体层170；当第三半导体层108为全部蚀刻时，第二晶体管的源区和漏区为单层结构，包括第四半导体层170。
在该步骤中，通过上述已知的刻蚀工艺，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，对第三半导体层108进行回蚀刻，以第三半导体层为Si层或N型参杂的Si层举例，Si或N型参杂的Si层/氧化物的蚀刻比为20～50。回蚀刻时可以保留一定量的未掺杂的Si层残留，以便于满足第四半导体层170的外延生长。
第四半导体层170的外延生长可以通过已知的外延生长工艺，例如气相外延工艺、液相外延工艺、分子束外延、离子束外延等。其中，外延生长的第四半导体层170至少部分与外延层104可以形成连接的通道。
在本实施例中，第四半导体层170可以为掺杂Ge和B的P型半导体层，其中，Ge用于增加应力，B用于减小电阻。第四半导体层170的高度不小于外延层104的高度。
根据上述的实施例，在形成第二晶体管的源区和漏区之后，可以在所得到的半导体结构上形成半导体器件的其他结构，如布线或电极等，从而完成CFET的其他部分。
需要注意的是，本发明是以在具有应变层的多层结构上制作CFET为范例，然而熟悉此技艺者，可根据电路组件设计的需要，将本发明整合与其他半导体器件的制作。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (18)

1.一种用于CFET的应变层的形成方法，其特征在于，包括：
提供衬底；
在所述衬底的部分区域形成交替外延生长的第二叠层结构，所述第二叠层结构至少包括三层；
蚀刻掉位于所述第二叠层结构的中间层中的至少一层，形成层间间隙；
形成应变层，所述应变层充满所述层间间隙。
2.根据权利要求1所述的形成方法，其特征在于，所述蚀刻第二叠层结构的方法包括：原子层刻蚀方法。
3.根据权利要求1所述的形成方法，其特征在于，所述形成应变层的方法包括：原子层淀积法。
4.根据权利要求1所述的形成方法，其特征在于，所述应变层的材料包括：氧化物。
5.根据权利要求1所述的形成方法，其特征在于，所述第二叠层结构中位于应变层的上层和/或下层结构用于形成晶体管的源区和/或漏区。
6.一种半导体器件的制造方法，其特征在于，形成应变层的步骤包括：
在半导体衬底上的部分区域形成交替外延生长的第二叠层结构，所述第二叠层结构至少包括三层；
蚀刻掉位于所述第二叠层结构的中间层中的至少一层，形成层间间隙；
形成应变层，所述应变层充满所述层间间隙。
7.根据权利要求6所述的制造方法，其特征在于，所述蚀刻第二叠层结构的方法包括：原子层刻蚀方法。
8.根据权利要求6所述的制造方法，其特征在于，所述形成应变层的方法包括：原子层淀积法。
9.根据权利要求6所述的制造方法，其特征在于，所述应变层的材料包括：氧化物。
10.根据权利要求6所述的制造方法，其特征在于，所述形成应变层的步骤之后还包括：
在所述第二叠层结构中的所述应变层上形成第二源区和/或漏区。
11.根据权利要求10所述的制造方法，其特征在于，所述形成第二源区和/或漏区的步骤包括：
蚀刻所述第二叠层结构中的所述应变层上的至少一层的部分或者全部；
形成外延生长的半导体层；
其中，所述外延生长的半导体层用于形成第二源区和/或漏区，所述第二源区和/或漏区位于所述应变层的表面，以获得所需的应力。
12.根据权利要求6所述的制造方法，其特征在于，在所述形成第二叠层结构和蚀刻所述第二叠层结构的中间层中的至少一层的步骤之间，还包括：
在所述半导体器件表面沉积氧化物；
对所述氧化物进行蚀刻，使其表面与所述第二叠层结构中离衬底最近的一层的表面平齐，
其中，所述第二叠层结构中离衬底最近的一层，用于形成第一源区和/或漏区。
13.根据权利要求6所述的制造方法，其特征在于，所述形成第二叠层结构的步骤之前，还包括：
形成用于外延生长第二叠层结构的所述衬底上的部分区域。
14.根据权利要求1或13所述的制造方法，其特征在于，所述形成用于外延生长第二叠层结构的所述衬底上的部分区域的步骤包括：
在衬底上形成交替外延生长的第一叠层结构；
在所述第一叠层结构中生成半导体鳍片和浅沟道隔离区域；
形成与所述半导体鳍片相交的栅极导体和栅极电介质；
在所述栅极导体的顶部表面和侧面形成栅极侧墙；
去除部分所述第一叠层结构，形成源漏区域；
其中，所述源漏区域为所述用于生长第二叠层结构的所述衬底上的部分区域，所述源漏区域暴露所述衬底。
15.根据权利要求14所述的制造方法，其特征在于，所述第一叠层结构中至少包括两层导电外延层，用于形成导电沟道，以及至少一层隔离外延层，用于隔离所述两层用于形成导电沟道的外延层。
16.根据权利要求15所述的制造方法，其特征在于，所述第一源区和/或漏区层至少部分与所述导电外延层中靠近衬底的导电外延层接触，所述第二源区和/或漏区层至少部分与所述导电外延层中远离衬底的导电外延层接触。
17.根据权利要求16所述的制造方法，其特征在于，所述同一层导电外延层只与第一源区和/或漏区层和第二源区和/或漏区层其中之一接触。
18.一种半导体器件，其特征在于，所述半导体器件采用权利要求6-17中任一项所述的半导体器件的制造方法完成。
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