KR20150125974A

KR20150125974A - 에어-갭 구조체를 갖는 수직-커플링 변압기

Info

Publication number: KR20150125974A
Application number: KR1020157026193A
Authority: KR
Inventors: 제-흐시웅 란; 치 순 로; 종혜 김; 존 에이치. 홍
Original assignee: 퀄컴 인코포레이티드
Priority date: 2013-02-27
Filing date: 2014-02-17
Publication date: 2015-11-10
Also published as: JP2016522566A; US10002700B2; WO2014133808A1; CN105027236B; US20140240072A1; EP2962312A1; CN105027236A; JP6335931B2

Abstract

특정 실시예에서, 디바이스는, 저손실 기판, 제 1 인덕터 구조체, 및 에어-갭을 포함한다. 제 1 인덕터 구조체는 저손실 기판과 제 2 인덕터 구조체 사이에 있다. 제 1 인덕터 구조체는 변압기를 형성하기 위해 제 2 인덕터 구조체와 정렬된다. 에어-갭은 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 있다.

Description

에어-갭 구조체를 갖는 수직-커플링 변압기{A VERTICAL-COUPLING TRANSFORMER WITH AN AIR-GAP STRUCTURE}

관련 출원들에 대한 상호-참조

[0001] 본 출원은 2013년 2월 27일자로 출원된 공동 소유의 U.S. 정규 특허 출원 제13/778,191호를 우선권으로 주장하며, 그 내용은 본 출원 전체에서 인용에 의해 본원에 명시적으로 포함된다.

분야

[0002] 본 개시물은 일반적으로 반도체 디바이스들에서의 변압기들에 관한 것이다.

[0003] 무선 통신 기술은 우리 사회에서 상당한 영향력을 행사하고 있다. 수많은 기술적 해결책들이 무선 통신을 진보하도록 도왔다. 기술적 해결책들 중 하나는 반도체 집적 회로(IC) 상에서의 다수의 마이크로전자 디바이스들의 집적을 가능하게 하는 반도체 제조 프로세스들에 있다. 이러한 반도체 제조 기술은 무선 통신 제품들을 제조하는 것과 연관된 비용들을 감소시키도록 도왔다.

[0004] CMOS(Complementary-Metal-Oxide-Semiconductor) 제조 기술은 통상적으로 무선 통신 IC들을 제조하는데 이용된다. 현대의 라디오-주파수(RF) 듀플렉서들은 송신-수신(TX-RX) 격리를 위해 주파수-선택 필터들을 이용하기 때문에, 높은 격리 요건은 CMOS 기술과 RF 오프-칩 듀플렉서들의 통합을 방지한다. 현재, SAW(Surface Acoustic Wave) 기술 및 FBAR(Film Bulk Acoustic Resonator) 기술은 그들의 TX-RX 격리로 인해 지배적인 듀플렉서 기술들이다. 그러나, SAW 및 FBAR 기술들은 다른 기술들과 비교하여 상대적으로 큰 모듈 크기들 및 더 높은 비용들을 초래한다.

[0005] 본 개시물은 2개의 수직-커플링 인덕터들 사이에 에어-갭을 갖는 수직-커플링 변압기의 특정 실시예들을 제시한다. 무선 통신 디바이스(예를 들어, RF 듀플렉서)에서 에어-갭을 갖는 수직 커플링 변압기의 이용은, TX-RX 격리 및 ANT-RX 시그널링 커플링을 개선시킬 수 있고, 무선 통신 디바이스와 연관된 ANT-RX 삽입 손실 및 TX-ANT 삽입 손실을 감소시킬 수 있다.

[0006] 특정 실시예에서, 디바이스는 저손실 기판, 제 1 인덕터 구조체, 및 에어-갭을 포함한다. 제 1 인덕터 구조체는 저손실 기판과 제 2 인덕터 구조체 사이에 있다. 제 1 인덕터 구조체는 변압기를 형성하기 위해 제 2 인덕터 구조체와 정렬된다. 에어-갭은 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 있다.

[0007] 다른 특정 실시예에서, 디바이스는 저손실 기판(예를 들어, 유전체 기판 또는 반도체 기판) 및 인덕터 구조체들을 포함한다. 인덕터 구조체들 각각은 제 1 인덕터 및 제 2 인덕터를 포함한다. 제 1 인덕터 및 제 2 인덕터는 서로 인접하게 있다. 인덕터 구조체들은 병렬로 배치된다. 제 1 인덕터 구조체는 제 2 인덕터 구조체와 저손실 기판 사이에 있다. 제 1 인덕터 구조체는 변압기를 형성하기 위해 제 2 인덕터 구조체와 정렬된다. 제 1 인덕터 구조체 내의 제 1 인덕터는 제 2 인덕터 구조체 내의 제 1 인덕터에 접속된다. 제 1 인덕터 구조체 내의 제 2 인덕터는 제 2 인덕터 구조체 내의 제 2 인덕터와 접속된다. 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 에어-갭이 있다.

[0008] 다른 특정 실시예에서, 방법은 제 1 인덕터 구조체를 형성하는 단계 및 제 2 인덕터 구조체를 형성하는 단계를 포함한다. 제 1 인덕터 구조체는 저손실 기판과 제 2 인덕터 구조체 사이에 있다. 제 1 인덕터 구조체는 변압기를 형성하기 위해 제 2 인덕터 구조체와 정렬된다. 방법은 또한 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 에어-갭을 형성하는 단계를 포함한다.

[0009] 다른 특정 실시예에서, 방법은 인덕터 구조체들을 형성하는 단계를 포함한다. 인덕터 구조체들 각각은 제 1 인덕터 및 제 2 인덕터를 포함한다. 제 1 인덕터 및 제 2 인덕터는 서로 인접하게 있다. 인덕터 구조체들은 병렬로 배치된다. 제 1 인덕터 구조체 내의 제 1 인덕터는 제 2 인덕터 구조체 내의 제 1 인덕터와 접속된다. 제 1 인덕터 구조체 내의 제 2 인덕터는 제 2 인덕터 구조체 내의 제 2 인덕터와 접속된다. 제 1 인덕터 구조체는 저손실 기판과 제 2 인덕터 구조체 사이에 있다. 제 1 인덕터 구조체는 변압기를 형성하기 위해 제 2 인덕터 구조체와 정렬된다. 방법은 또한 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 에어-갭을 형성하는 단계를 포함한다.

[0010] 다른 특정 실시예에서, 컴퓨터-판독가능 저장 디바이스는 명령들을 저장하고, 상기 명령들은 프로세서에 의해 실행될 때 프로세서로 하여금 제 1 인덕터 구조체를 형성하는 것 및 제 2 인덕터 구조체를 형성하는 것을 포함하는 동작들을 수행하게 한다. 제 1 인덕터 구조체는 저손실 기판과 제 2 인덕터 구조체 사이에 있다. 제 1 인덕터 구조체는 변압기를 형성하기 위해 제 2 인덕터 구조체와 정렬된다. 방법은 또한 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 에어-갭을 형성하는 단계를 포함한다.

[0011] 다른 특정 실시예에서, 방법은 제 1 인덕터 구조체를 형성하기 위한 단계를 포함한다. 방법은 또한 제 2 인덕터 구조체를 형성하기 위한 단계를 포함한다. 제 1 인덕터 구조체는 저손실 기판과 제 2 인덕터 구조체 사이에 있다. 제 1 인덕터 구조체는 변압기를 형성하기 위해 제 2 인덕터 구조체와 정렬된다. 방법은 또한 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 에어-갭을 형성하기 위한 단계를 포함한다.

[0012] 에어-갭을 갖지 않는 수직 변압기와 비교하여 개시된 실시예들 중 적어도 하나에 의해 제공된 하나의 특정 이점은, RF 듀플렉서 구성에서 구현될 때와 같이 성능이 강화되었다. 예를 들어, 입력 인덕터들과 출력 인덕터들 사이의 감소된 기생 커패시턴스 커플링으로 인해 TX-RX 격리가 개선될 수 있으며, 입력 인덕터들과 출력 인덕터들 사이에서의 갭 폭의 감소로 인해 ANT-RX 신호 커플링이 개선될 수 있고, ANT-RX 삽입 손실 및 TX-ANT 삽입 손실이 감소될 수 있는데, 이는 에어-갭이 매우 낮은-손실을 갖거나 또는 손실이 전혀 없는 유전체 재료로서 기능할 수 있기 때문이다.

[0013] 본 개시물의 다른 양상들, 이점들, 및 특징들은, 이하의 섹션들: 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용, 및 청구범위를 포함하는 전체 출원서의 리뷰 이후에 명백하게 될 것이다.

[0014] 도 1은, 패시브-온-유리(POG; passive-on-glass) 구성에서 에어-갭 구조체를 갖는 수직 커플링 변압기(VHT; vertical-coupling transformer)의 특정 실시예를 나타내는 도면이다.
[0015] 도 2는, 저손실(예를 들어, 유전체 또는 반도체) 기판상에 커넥터들을 형성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0016] 도 3은, 유전체 층을 형성하는 것 및 비아 홀들을 생성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0017] 도 4는, 낮은 인덕터들을 형성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0018] 도 5는, 유전체 층을 형성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0019] 도 6은, 원치않는 유전체 층 재료를 제거하기 위해 화학적-기계적 연마(CMP) 평탄화 프로세스를 이용하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0020] 도 7은, 희생층을 형성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0021] 도 8은, 상부 인덕터들을 형성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0022] 도 9는, 유전체 층을 형성하는 것 및 비아 홀들을 생성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0023] 도 10은, 커넥터들을 형성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0024] 도 11은, 패시베이션 층을 형성하는 것 및 프로빙 또는 본딩을 위한 개구를 형성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0025] 도 12는, 릴리즈 홀들을 형성하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하는 스테이지의 특정 실시예의 도면이다.
[0026] 도 13은, 희생층으로부터 희생 재료들을 제거하는 것을 포함하는, 에어-갭 구조체를 갖는 VHT를 형성하느 스테이지의 특정 실시예의 도면이다.
[0027] 도 14는 병렬 구성의 다수의 인덕터들을 갖는 VHT의 특정 실시예의 도면이다.
[0028] 도 15는 에어-갭 구조체를 갖는 인터리브(interleave) 구성으로 다수의 인덕터들을 갖는 VHT의 특정 실시예들의 도면이다.
[0029] 도 16은 에어-갭 구조체를 갖는 VHT를 형성하는 방법의 특정 예시적인 실시예의 흐름도이다.
[0030] 도 17은 에어-갭 구조체를 갖는 VHT를 형성하는 방법의 다른 특정 예시적인 실시예의 흐름도이다.
[0031] 도 18은 에어-갭 구조체를 갖는 VHT를 포함하는 통신 디바이스의 블록도이다.
[0032] 도 19는 에어-갭 구조체를 갖는 반도체 디바이스를 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정 예시적인 실시예의 데이터 흐름도이다.

[0033] 도 1은 POG(passive-on-glass) 구성의 에어-갭 구조체를 갖는 수직-커플링 변압기(VHT)(120)의 투시도를 나타내는 도면이다. 도면은 또한 POG VHT의 단면도(130)를 나타낸다. 에어-갭 구조체를 갖는 POG VHT 및 그 제조 방법들의 특정 실시예들이 본 개시물에서 상세하게 제시된다. 그러나, 디바이스의 설계들과 관련하여 그리고 디바이스를 제조하는 방법과 관련하여 특정 실시예들에서 이용된 개념들 및 통찰들은 여러가지 맥락들에서 구현될 수 있다는 점이 인식되어야 한다. 제시된 특정 실시예들은, 단지 디바이스를 설계하고 제작하기 위한 특정 방법들을 예시하며, 본 개시물의 범위를 제한하지는 않는다.

[0034] 본 개시물은, 에어-갭 디바이스를 갖는 VHT의 설계들 및 디바이스를 POG 구성으로 제작하는 방법들과 같은 특정 문맥들에서 특정 실시예들을 설명한다. 그러나, 특정 실시예들에 따라 설명된 특징들, 방법들, 구조체들 또는 특성들은 또한 하나 또는 그 초과의 다른 실시예들을 형성하기 위해 적합한 방식들로 조합될 수 있다. 이에 더해, 도면들은, 특징들, 방법들, 구조체들, 또는 특성들 사이의 상대적 관계들을 예시하는데 이용되는 범위에서 도시되며, 이에 따라 실척대로 도시되지 않을 수 있다.

[0035] POG VHT(120)는, 하부 인덕터(101), 상부 인덕터(102), 및 하부 인덕터(101)와 상부 인덕터(102) 사이의 에어-갭(103)을 포함한다. 하부 인덕터(101)는 (예를 들어, 하부 인덕터(101)에 인가되는 전류에 응답하여) 자기장(122)을 발생시킬 수 있다. 상부 인덕터(102)는 자기장(122)에 응답하여 다른 전류를 발생시킬 수 있다.

[0036] POG VHT(120)의 단면도(130)는, 기판(132)으로서 높은 전기 비저항을 갖는 유리 재료로 형성될 수 있는 저손실 재료를 포함한다. POG VHT(130)는 기판(132)의 표면으로부터 제 1 거리에 금속 커넥터(134)를 포함한다. 금속 커넥터(134)(예를 들어, M1 층)는 도전성 층(136)(예를 들어, 비아 층 V2)을 통해 하부 인덕터(101)(예를 들어, M3 층)와 접속하도록 활용될 수 있다. POG VHT(130)는 하부 인덕터(101)와 상부 인덕터(102) 사이에 에어-갭(103)을 갖는 상부 인덕터(102)를 더 포함한다. 상부 인덕터(102)(예를 들어, M4 층)와 다른 금속 커넥터(140)(예를 들어, M5 층) 사이에 다른 도전성 층(138)(예를 들어, 비아 층 V4)이 존재한다. 제 3 도전성 층(142)을 통해 다른 회로 또는 디바이스들에 상부 인덕터(102)를 접속시키기 위해 다른 금속 커넥터(140)가 활용될 수 있다.

[0037] 수직 변압기(예를 들어, POG VHT(130)) 내에 재료 유전체 층 대신에 에어-갭 구조체를 갖는 것은, 수직 변압기를 이용하는 무선 통신 디바이스(예를 들어, RF 듀플렉서)의 입력 인덕터들(예를 들어, 하부 인덕터(101))과 출력 인덕터들(예를 들어, 상부 인덕터(102)) 사이의 기생 커패시턴스 커플링을 감소시킬 수 있다. 감소된 기생 커플링은 무선 통신 디바이스와 연관된 개선된 TX-RX 격리를 초래할 수 있다. 특정 실시예에서, 재료 유전체 층 대신에 에어-갭 구조체를 갖는 것은 입력 인덕터들과 출력 인덕터들 사이에 갭 폭을 감소시킬 수 있고 이에 따라 개선된 ANT-RX 신호 커플링을 초래할 수 있다. 다른 특정 실시예에서, 에어-갭 구조체는 재료 유전체 층보다 더 낮은-손실의 유전체 층으로서 기능할 수 있으며, 이에 의해 무선 통신 디바이스와 연관된 ANT-RX 삽입 손실 및 TX-ANT 삽입 손실을 감소시킬 수 있다.

[0038] 도 2는 에어-갭 구조체를 갖는 POG VHT 내에 컴포넌트를 형성하는 스테이지를 예시하는 도면이다. 이 도면은 웨이퍼(200)의 일부의 단면도를 도시한다. 웨이퍼(200)는 유리 재료로 형성될 수 있는 기판(201)과 같은 저손실(예를 들어, 유전체, 광대역갭 반도체 등) 재료를 포함한다. 저손실 재료는 유전체 재료 또는 매우-절연성인 반도체 재료를 포함할 수 있다. 저손실 재료의 예시들은 유리, 석영, 사파이어, 실리콘-온-절연체 기판(SOI), 갈륨 비소(GaAs), 인듐 포스페이트(InP), 실리콘 카바이드(SiC), 플라스틱, 로저스 라미네이트들(Rogers Laminates), 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 세라믹들, 폴리머들 및 에폭시들을 포함한다. 기판(201)의 두께는 이하의 프로세스들 및 패키징 기준들을 수용하는 임의의 적합한 크기일 수 있다. 특정 실시예에서, 두께는 약 0.7밀리미터(mm)일 수 있다. 다른 특정 실시예에서, 두께는 약 0.3mm일 수 있다. 다른 특정 실시예에서, 두께는 약 0.1mm일 수 있다. 다른 특정 실시예에서, 두께는 약 0.1mm 내지 약 0.7mm의 범위일 수 있다.

[0039] 본 개시물의 특정 실시예들에서, 화학 기상 증착(CVD), 스핀-온, 스퍼터링, 및/또는 전기도금과 같은 필름 증착 프로세스들이 이용되어 금속층들 및 금속-간(inter-metal) 유전체 층들을 형성할 수 있다는 점이 주목된다. 금속층들의 패턴들을 형성하기 위해 포토리소그래피가 이용될 수 있다. 에칭 프로세스는 원치않는 재료들을 제거하기 위해 수행될 수 있다. "에칭-백" 및 화학적-기계적 연마(CMP)와 같은 평탄화 프로세스들이 평평한 표면을 생성하기 위해 채용될 수 있다.

[0040] 또한, 오직 제한된 수의 커넥터들, 인덕터들, 층들, 및 다른 구조체들 또는 디바이스들만이 예시의 용이함 및 명료함을 위해 본 개시물의 도면들에 도시된다는 점이 주목된다. 당업자들은, 사실상, 웨이퍼(200)가 설계 기준들에 의하여 다수의 커넥터들, 인덕터들, 층들, 및 다른 구조체들 또는 디바이스들을 호스팅할 수 있다는 점을 인식할 것이다. 또한, 유사한 숫자들, 문자들, 재료들, 기능들, 구조체들, 및 프로세스 흐름들은 상세한 설명 및 도면들에서 반복되지 않을 수 있다는 점에 주목해야 한다.

[0041] 금속 커넥터들(202)은 인덕터들과 접속하도록 활용되기 위해 기판(201)의 표면 상에 형성될 수 있다. 커넥터들(202)은 기판(201)의 정면(FS) 상에 도전성 층(203)을 먼저 증착시킴으로써 형성될 수 있다. 도전성 층(203)에 대한 재료들은 임의의 도전성 재료들을 포함할 수 있다. 특정 실시예에서, 도전성 층(203)은 금속 또는 금속 합금, 예를 들어, 알루미늄-구리(Al-Cu) 합금이다. 도전성 층(203)의 두께는 다양한 두께들을 포함할 수 있다. 특정 실시예에서, 두께는 약 1-3마이크로미터(㎛)이다. 도전성 층(203)은 물리적 기상 증착(PVD)(예를 들어, 스퍼터링) 또는 화학적 기상 증착(CVD)과 같은 필름 증착 프로세스들을 통해 형성될 수 있다. 대안적으로, 도전성 층(203)은 전기도금 프로세스를 통해 형성될 수 있다. 특정 실시예에서, 도전성 층(203)은, 구리(Cu)로 이루어지고, 매우 도전성이고 저손실 층을 형성하기 위해 전기도금 프로세스 또는 CVD 프로세스를 이용하여 형성된다. 포토리소그래피-에칭 프로세스 흐름은 패터닝된 금속 커넥터들(202)을 형성하기 위해 도전성 층(203) 상에서 수행될 수 있다.

[0042] 도 3의 프로세싱 스테이지(300)에 예시된 바와 같이, 유전체 층(301)은 다른 회로 또는 디바이스들로부터 금속 커넥터들(202)을 전기적으로 절연시키기 위해 기판(201) 위에 후속하여 형성될 수 있다. 유전체 층(301)은 실리콘 다이옥사이드(SiO₂), 실리콘 나이트라이드(Si₃N₄), 또는 절연 폴리머들(예를 들어, 폴리이미드(PI), 벤조사이클로부텐(BCB), 아크릴산, 폴리벤톡사졸(PBO), 또는 포토레지스트)을 포함할 수 있다. 특정 실시예에서, 유전체 층(301)의 두께는 약 3마이크로미터(㎛)이다. 유전체 층(301) 내에 비아 홀들(302)을 생성하기 위해 기판(201) 상에 이방성(anisotropic) 에칭 프로세스가 수행될 수 있다. 특정 실시예에서, 비아 홀들(302)의 깊이는 약 2㎛이다.

[0043] 도 4의 프로세싱 스테이지(400)에 예시된 바와 같이, 도전성 층(401)이 인덕터들(402)을 형성하기 위해 기판(201) 위에 증착될 수 있다. 도전성 층(401)에 대한 재료들은 RF 인덕터를 형성하기에 적합한 임의의 도전성 재료들을 포함할 수 있다. 특정 실시예에서, 도전성 층(401)은 구리(Cu)와 같은 금속 또는 금속 합금으로 형성된다. 도전성 층(401)은 전기도금, 스퍼터링 PVD, 또는 화학 기상 증착(CVD)과 같은 필름 증착 프로세스들을 통해 형성될 수 있다. 포토리소그래피-에칭 프로세스 흐름은, 패터닝된 인덕터들(402)을 형성하기 위해 컨덕터 층(401) 상에서 수행될 수 있다. 도 4에 예시된 인덕터들(402)은 도 1의 하부 인덕터(101)의 단면도에 대응할 수 있다.

[0044] 도 5의 프로세싱 스테이지(500)에 예시된 바와 같이, 유전체 층(501)은 다른 회로 또는 디바이스들로부터 인덕터들(402)을 절연시키기 위해 기판(201) 위에 후속하여 증착될 수 있다. 유전체 층(501)의 재료들은, 실리콘 다이옥사이드(SiO₂), 실리콘 나이트라이드(Si₃N₄), 또는 절연 폴리머들(예를 들어, 폴리이미드(PI), 벤조사이클로부텐(BCB), 아크릴산, 폴리벤톡사졸(PBO), 또는 포토레지스트)을 포함할 수 있다.

[0045] 도 6의 프로세싱 스테이지(600)에 예시된 바와 같이, 평탄화 프로세스는, 원치않는 또는 초과의 유전체 층 재료들을 제거하고, 평평한 표면을 생성하고, 그리고 후속 프로세싱을 위해 인덕터들(402)을 노출시키도록 이용될 수 있다. 임의의 적합한 평탄화 프로세스는 이러한 스테이지에서 활용될 수 있다. 특정 실시예에서, 평탄화 프로세스는 화학적 기계적 연마(CMP)를 포함할 수 있다. 다른 특정 실시예에서, 평탄화 프로세스는 에칭-백 평탄화 프로세스를 포함할 수 있다.

[0046] 도 7의 프로세싱 스테이지(700)에 예시된 바와 같이, 희생층(701)은 에어-갭을 형성하기 위해 나중에 제거될 기판(201) 위에 후속하여 증착될 수 있다. 포토리소그래피-에칭 프로세스는 희생층(701)을 패터닝하기 위해 채용될 수 있다. 희생층(701)의 재료들은 이후의 절차들 동안 프로세스들에 의해 제거될 수 있는 임의의 재료들일 수 있다. 특정 실시예에서, 희생 재료들은 몰리브덴(Mo), 비정질 실리콘(a-Si), 폴리-실리콘, 실리콘 다이옥사이드(SiO₂), 또는 SU-8 포토레지스트를 포함한다. 특정 실시예에서, 희생층(701)의 두께는 약 5㎛이다. 다른 특정 실시예에서, 희생층(701)의 두께는 대략 3-10㎛이다.

[0047] 도 8의 프로세싱 스테이지(800)에 예시된 바와 같이, 도전성 층(801)은 인덕터들(802)을 형성하기 위해 기판(201) 위에 증착될 수 있다. 도전성 층(801)에 대한 재료들은 RF 인덕터를 제작하기에 적합한 임의의 도전성 재료들을 포함할 수 있다. 특정 실시예에서, 도전성 층(801)은 구리(Cu)와 같은 금속 또는 금속 합금으로 형성된다. 도전성 층(801)은, 전기도금, 물리 기상 증착(PVD), 또는 화학 기상 증착(CVD)과 같은 필름 증착 프로세스들을 통해 형성될 수 있다. 포토리소그래피-에칭 프로세스 흐름은, 패터닝된 인덕터들(802)을 형성하기 위해 컨덕터 층(801) 상에서 수행될 수 있다. 인덕터들(802)은 임의의 적합한 높이일 수 있다. 특정 실시예에서, 인덕터들(802)의 높이는 약 10㎛이다. 도 8에 예시된 것과 같은 인덕터(802)는 도 1의 상부 인덕터(102)의 단면도에 대응할 수 있다.

[0048] 도 9의 프로세싱 스테이지(900)에 예시된 바와 같이, 유전체 층(901)은 다른 회로 또는 디바이스들로부터 인덕터들(802)을 절연시키기 위해 기판(101) 위에 후속하여 증착될 수 있다. 유전체 층(901)의 재료들은, 실리콘 다이옥사이드(SiO₂), 실리콘 나이트라이드(Si₃N₄), 또는 절연 폴리머들을 포함할 수 있다. 특정 실시예에서, 유전체 층(901)의 두께는 약 15㎛이다. 이방성 에칭 프로세스는, 유전체 층(901) 내에 비아 홀들(902)을 생성하기 위해 기판(201) 상에서 수행될 수 있다. 비아 홀들(902)은 이후의 프로세싱 스테이지에서 커넥터들을 형성하는데 이용될 수 있다. 특정 실시예에서, 비아 홀들(902)의 깊이는 약 2㎛이다.

[0049] 도 10의 프로세싱 스테이지(1000)에 예시된 바와 같이, 도전성 층(1001)은, 다른 회로 또는 디바이스들과 인덕터들(802)을 접속시키는데 이용될 수 있는 커넥터들(1002)을 형성하기 위해 기판(201) 위에 증착될 수 있다. 도전성 층(1001)에 대한 재료들은 커넥터를 형성하기에 적합한 임의의 도전성 재료들을 포함할 수 있다. 특정 실시예에서, 도전성 층(1001)은 금속 또는 금속 합금, 예컨대, 알루미늄-구리(Al-Cu) 합금으로 형성된다. 도전성 층(1001)은, 물리 기상 증착(PVD)(예를 들어, 스퍼터링) 또는 화학 기상 증착(CVD)과 같은 필름 증착 프로세스들을 통해 형성될 수 있다. 특정 실시예에서, 도전성 층(203)은, 구리(Cu)로 형성되고, 매우 도전성이고 저손실 층을 획득하기 위해 전기도금 프로세스 또는 CVD 프로세스를 이용하여 형성된다. 포토리소그래피-에칭 프로세스 흐름은 패터닝된 커넥터들(1002)을 형성하기 위해 컨덕터 층(1001) 상에서 수행될 수 있다. 특정 실시예에서, 커넥터들(1002)의 두께는 약 10㎛이다.

[0050] 도 11의 프로세싱 스테이지(1100)에 예시된 바와 같이, 패시베이션 층(1101)은 웨이퍼(200)에 본딩된 임의의 웨이퍼들 내의 다른 회로 또는 디바이스들로부터 인덕터들(802) 및 커넥터들(1002)을 전기적으로 절연하기 위해 기판(201) 위에 후속하여 형성될 수 있다. 이방성 에칭 프로세스는, 패시베이션 층(1101) 내에 개구(1102)를 생성하기 위해 기판(201) 상에서 수행될 수 있다. 개구(1102)는, 커넥터들(1002)을 프로빙하고, 커넥터들(1002)과 본딩하고, 또는 그 둘 다를 하는데 이용될 수 있다.

[0051] 도 12의 프로세싱 스테이지(1200)에 예시된 바와 같이, 이방성 에칭 프로세스는, 유전체 층(901) 및 패시베이션 층(1101) 내에 하나 또는 그 초과의 오목부들(1201)을 생성하기 위해 기판(201) 상에서 수행될 수 있다. 하나 또는 그 초과의 오목부들(1201)은, 희생층(701)을 제거하기 위해 그리고 도 13과 관련하여 설명된 에어-갭을 형성하기 위해 릴리즈 홀들로서 이용될 수 있다.

[0052] 도 13의 프로세싱 스테이지(1300)에 예시된 바와 같이, 하나 또는 그 초과의 리세스들(1201)을 생성한 후, 희생층(701)을 제거하기 위한 프로세스가 적용될 수 있다. 프로세스는 화학적 프로세스(예를 들어, 습식 에칭 또는 기상(vapor phase) 에칭)와 같은 임의의 적합한 프로세스일 수 있다. 희생층(701)이 제거되면, 에어-갭(1301)이 인덕터들(402)과 인덕터들(802) 사이에 형성된다. 에어-갭(1301)은 MEMS(micro-electromechanical-type) 에어-갭을 포함할 수 있다. POG VHT 내에 에어-갭(1301)을 갖는 것은 POG VHT의 성능을 강화한다. 예를 들어, RF 듀플렉서 구성의 인덕터들(402)과 인덕터들(802) 사이의 에어-갭(1301)을 갖는 POG VHT를 이용하는 것은, 인덕터들(402)과 인덕터들(802) 사이에 유전체 층을 포함하는 VHT를 이용하는 것과 비교하여, TX-RX 격리 및 ANT-RX 민감도를 개선시킬 수 있고, 그리고 TX-ANT 및 RX-ANT 삽입 손실을 감소시킬 수 있다.

[0053] 희생층(701) 및 앞서 도시된 에어-갭(1301)을 형성하는 프로세스가 예시의 용이함 및 명백함을 위해 설명된다는 점에 주목한다. 당업자들은, 사실상, 수많은 구성들의 에어-갭이 웨이퍼(200) 내에 형성될수 있다는 것을 실감할 수 있을 것이다. 특정 실시예에서, 다수의 에어-갭들이 다수의 인덕터들(402)과 다수의 인덕터들(802) 사이에 형성될 수 있다.

[0054] 다마신(damascene) 프로세스와 같은 다른 적합한 프로세싱 기법들이 인덕터들(402 및 802) 및 커넥터 층들(202 및 1002)을 형성하는데 이용될 수 있다는 점에 주목한다.

[0055] 또한, 인덕터들(402 및 802) 및 앞서 도시된 인덕터들(402 및 802)을 형성하는 프로세스가 예시의 용이함 및 명백함을 위한 것임이 주목된다. 당업자들은, 사실상, 다양한 파라미터들 및 구성들의 수많은 인덕터들이 앞서 예시적인 프로세싱 절차들 이후에 웨이퍼(200) 내에서 형성될 수 있다는 점을 실감할 것이다. 특정 실시예에서, 정사각형, 중공형, 원형, 또는 팔각형 형상의 평면 인덕터들의 어레이가 형성된다. 다른 실시예에서, 정사각형, 중공형, 원형, 또는 팔각형 형상의 나선형 인덕터들의 어레이가 형성된다.

[0056] 또한, 인덕터들(402 및 802)은 평행 구성으로 다수의 수직-커플링 인덕터들로서 형성될 수 있다는 점에 주목한다. 다수의 수직-커플링 인덕터들은 2개의 수직-커플링 인덕터들의 다수의 세트들을 포함할 수 있다. 도 14의 다수의 수직-커플링 실시예(1400)에 예시된 바와 같이, 다수의 수직-커플링 인덕터들은 또한 2개의 수직-커플링 인덕터 구조체들을 포함할 수 있으며, 이들 각각은 커넥터들에 의해 접속되고 그리고 평행 구성의 일련의 인덕터들(1401 및 1402)을 포함한다. 인덕터들(1401)은 제 1 스택으로서 병렬로 배치되고, 인덕터들(1402)은 제 2 스택으로서 병렬로 배치되며, 제 1 스택은 제 2 스택과 병렬로 배치된다.

[0057] 또한, 병렬 구성에 더해, 인덕터들(402 및 802)은 또한 인터리브 구성으로 형성될 수 있다는 점에 주목한다. 도 15의 인터리브 구성(1500)에 예시된 바와 같이, 인터리브 구성(1500)은 일련의 제 1 유형의 인덕터들(1501) 및 일련의 제 2 유형의 인덕터들(1502)을 포함한다. 제 1 유형의 인덕터들(1501) 및 제 2 유형의 인덕터들(1502) 각각은 이전 구성에서 인덕터의 일부를 포함한다.

[0058] 각각의 제 1 유형의 인덕터(1501)는 인덕터 구조체를 형성하기 위해 각각의 제 2 유형의 인덕터(1502)와 쌍을 이루어 측면으로 배치된다. 하나의 인덕터 구조체는 다른 인덕터 구조체로부터 제 1 거리에 배치된다. 즉, 인덕터 구조체는 병렬로 배치된다. 이에 더해, 하나의 인덕터 구조체의 제 1 유형의 인덕터(1501)는 커넥터들을 통해서 다른 인덕터 구조체의 제 1 유형의 인덕터(1501)와 접속된다. 유사하게, 하나의 인덕터 구조체의 제 2 유형의 인덕터(1502)는 커넥터들을 통해 다른 인덕터 구조체의 제 2 유형의 인덕터(1502)와 접속된다.

[0059] 인터리브 구성(1500)은, 도 1의 수직-커플링 변압기(VHT)(120) 또는 도 14의 다수의 수직-커플링 실시예(1400)를 이용하는 애플리케이션들에 이용될 수 있다. 예를 들어, 인터리브 구성(1500)은 RF 듀플렉서와 같은 무선 통신 디바이스에 이용될 수 있다. 인터리브 구성(1500)의 제 1 유형의 인덕터들과 제 2 유형의 인덕터들 사이의 에어-갭들은, 무선 통신 디바이스들에 에어-갭이 없는 수직 변압기를 이용하는 것과 비교하여, TX-RX 격리 및 ANT-RX 시그널링 커플링을 개선시킬 수 있고, 무선 통신 디바이스와 연관된 ANT-RX 삽입 손실 및 TX-ANT 삽입 손실을 감소시킬 수 있다.

[0060] 도 16을 참조하면, 에어-갭 구조체(예를 들어, POG VHT(120))을 갖는 수직-커플링 변압기(VHT)를 형성하는 방법의 특정 예시적인 실시예의 흐름도가 도시되고 일반적으로 1600으로 표기된다. 방법(1600)의 하나 또는 그 초과의 동작들은, 도 19를 참조하여 추가로 설명된 바와 같이, 반도체 제조 설비(예를 들어, "fab")의 장비와 같은 전자 디바이스 내부에 통합된 프로세서에 의해 수행될 수 있다.

[0061] 방법(1600)은 1602에서 제 1 인덕터 구조체를 형성하는 단계를 포함한다. 예를 들어, 제 1 인덕터 구조체는 도 1의 하부 인덕터(101)에 대응할 수 있다. 예시를 위해, 도 4를 참조하여 설명된 바와 같이, 인덕터(402)는 유리 기판(201)으로부터 제 1 거리에 형성될 수 있다. 인덕터(402)는 도 1의 하부 인덕터(101)에 대응할 수 있고, 유리 기판(201)은 도 1의 유리 기판(132)에 대응할 수 있다.

[0062] 방법(1600)은 또한 1604에서 제 2 인덕터 구조체를 형성하는 단계를 포함한다. 제 1 인덕터 구조체는 저손실 기판과 제 2 인덕터 구조체 사이에 있을 수 있다. 제 1 인덕터 구조체는 변압기를 형성하기 위해 제 2 인덕터 구조체와 정렬될 수 있다. 예를 들어, 제 2 인덕터 구조체는 도 1의 상부 인덕터(102)에 대응할 수 있다. 예시를 위해, 도 8을 참조하여 설명된 바와 같이, 인덕터(802)는 VHT를 형성하기 위해 유리 기판(201)으로부터 제 2 거리에 형성될 수 있고, 여기서 제 2 거리는 제 1 거리보다 길다. 인덕터(802)는 도 1의 상부 인덕터(102)에 대응할 수 있다.

[0063] 방법(1600)은, 1606에서, 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 에어-갭을 형성하는 단계를 더 포함한다. 예를 들어, 도 13을 참조하여 설명된 바와 같이, 에어-갭(1301)은 인덕터(402)와 인덕터(802) 사이에 형성될 수 있다. 에어-갭(1301)은 도 1의 에어-갭(103)에 대응할 수 있다.

[0064] 에어-갭 구조체를 갖는 VHT를 형성하는 것은, 에어-갭이 없는 수직 변압기를 이용하는 것과 비교하여, 무선 통신 디바이스와 연관된 TX-RX 격리를 개선시킬 수 있다는 점이 인식될 것이다. 적어도 하나의 실시예에서, 에어-갭 구조체를 갖는 VHT를 형성하는 것은, 입력 인덕터들(예를 들어, 인덕터(402)) 및 출력 인덕터들(예를 들어, 인덕터(802)) 사이의 기생 커패시턴스 커플링을 감소시킬 수 있으며, 이에 의해 무선 통신 디바이스와 연관된 TX-RX 격리를 개선시킬 수 있다.

[0065] 도 17을 참조하면, 에어-갭 구조체(예를 들어, POG VHT(120))를 갖는 수직-커플링 변압기(VHT)를 형성하는 방법의 특정 예시적인 실시예의 흐름도가 도시되고 일반적으로 1700으로 표기된다. 방법(1700)의 하나 또는 그 초과의 동작들은 도 19를 참조하여 추가로 설명되는 바와 같이 반도체 제조 설비(예를 들어, "fab")의 장비와 같은 전자 디바이스 내부에 통합되는 프로세서에 의해 수행될 수 있다.

[0066] 방법(1700)은 1702에서 인덕터 구조체들을 형성하는 단계를 포함한다. 인덕터 구조체들 각각은 제 1 인덕터 및 제 2 인덕터를 포함할 수 있다. 제 1 인덕터 및 제 2 인덕터는 서로 인접하게 있을 수 있다. 인덕터 구조체들은 병렬로 배치될 수 있다. 제 1 인덕터 구조체 내의 제 1 인덕터는 제 2 인덕터 구조체 내의 제 1 인덕터와 접속될 수 있다. 제 1 인덕터 구조체 내의 제 2 인덕터는 제 2 인덕터 구조체 내의 제 2 인덕터와 접속될 수 있다. 제 1 인덕터 구조체는 저손실 기판과 제 2 인덕터 구조체 사이에 있을 수 있다. 제 1 인덕터 구조체는 변압기를 형성하기 위해 제 2 인덕터 구조체와 정렬될 수 있다. 예를 들어, 도 14를 참조하여 설명된 바와 같이, 2개의-수직 커플링 인덕터 구조체들 각각은 커넥터들에 의해 접속되고 그리고 병렬 구성의 인덕터들(1401 및 1402)을 포함한다.

[0067] 방법(1700)은 또한, 1704에서 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 에어-갭을 형성하는 단계를 포함한다. 예를 들어, 도 13을 참조하여 설명된 바와 같이, 에어-갭은 인덕터(402)와 인덕터(802) 사이에 형성될 수 있다. 특정 실시예에서, 인덕터(402)는 도 14의 2개의 인덕터 구조체들의 인덕터들(1401)에 대응할 수 있다. 인덕터(802)는 도 14의 2개의 인덕터 구조체들의 인덕터들(1402)에 대응할 수 있다.

[0068] 도 16의 방법(1600), 도 17의 방법(1700), 또는 이들의 조합을 참조하여 설명된 동작들 중 하나 또는 그 초과는, FPGA(field-programmable gate array) 디바이스, ASIC(application-specific integrated circuit), CPU(central processing unit)와 같은 프로세싱 유닛, DSP(digital signal processor), 컨트롤러, 다른 하드웨어 디바이스, 펌웨어 디바이스, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 일례로서, 도 16의 방법(1600), 도 17의 방법(1700), 또는 이들의 조합은, 도 19를 참조하여 추가로 설명되는 바와 같이, 메모리(예를 들어, 비-일시적 컴퓨터-판독가능 매체)에 저장된 명령들을 실행하는 프로세서와 같은 반도체 제조 장비에 의해 수행될 수 있다.

[0069] 도 18을 참조하면, 모바일 디바이스의 특정 예시적인 실시예의 블록도가 도시되고 일반적으로 1800으로 표기된다. 모바일 디바이스(1800)는 디지털 신호 프로세서(DSP)와 같은 프로세서(1810)를 포함할 수 있다. 프로세서(1810)는 메모리(1832)(예를 들어, RAM(random access memory), 플래시 메모리, ROM(read-only memory), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터들, 하드 디스크, 탈착식 디스크, CD-ROM(compact disc read-only memory), 또는 당업계에 알려진 비-일시적 저장 매체의 임의의 다른 형태)에 커플링될 수 있다. 메모리(1832)는 프로세서(1810)에 의해 실행가능한 명령들(1862)을 저장할 수 있다. 메모리(1832)는 프로세서(1810)에 액세스가능한 데이터(1866)를 저장할 수 있다.

[0070] 모바일 디바이스(1800)는, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT와 같은 에어-갭으로 형성된 적어도 하나의 VHT를 포함한다. 예를 들어, 도 18에 도시된 바와 같이, RF 인터페이스(1852)는 VHT(1856)(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함할 수 있다. 다른 예시로서, 도 18은 전원(1844)이 VHT(1848)(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)을 포함할 수 있는 것으로 예시한다. 다른 예시로서, 시스템-온-칩 디바이스(1822), 시스템-온-칩 디바이스(1822)의 하나 또는 그 초과의 컴포넌트들, 또는 이들의 조합은, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT를 포함할 수 있다. 예를 들어, 도 18에 도시된 바와 같이, 무선 컨트롤러(1840)는 VHT(1846)(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함할 수 있다. 특정 실시예에서, VHT(1846)는 RF 듀플렉서로서 또는 RF 듀플렉서 내에서 이용될 수 있다.

[0071] 도 18은 또한, 프로세서(1810)에 그리고 디스플레이(1828)에 커플링된 디스플레이 컨트롤러(1826)를 도시한다. 코더/디코더(CODEC)(1834)가 또한 프로세서(1810)에 커플링될 수 있다. 스피커(1836) 및 마이크로폰(1838)이 CODEC(1834)에 커플링될 수 있다. 도 18은 또한, 무선 컨트롤러(1840)가 프로세서(1810)에 커플링될 수 있고 그리고 라디오 주파수(RF) 인터페이스(1852)를 통해 무선 안테나(1842)에 추가로 커플링될 수 있다는 것을 나타낸다.

[0072] 특정 실시예에서, 프로세서(1810), 디스플레이 컨트롤러(1826), 메모리(1832), CODEC(1834), 및 무선 컨트롤러(1840)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(1822)에 포함된다. 입력 디바이스(1830) 및 전원(1844)은 시스템-온-칩 디바이스)1822)에 커플링될 수 있다. 더욱이, 특정 실시예에서, 그리고 도 18에 예시된 바와 같이, 디스플레이(1828), 입력 디바이스(1830), 스피커(1836), 마이크로폰(1838), 무선 안테나(1842), 및 전원(1844)은 시스템-온-칩 디바이스(1822) 외부에 있다. 그러나, 디스플레이(1828), 입력 디바이스(1830), 스피커(1836), 마이크로폰(1838), 무선 안테나(1842), 및 전원(1844) 각각은, 인터페이스 또는 컨트롤러와 같이 시스템-온-칩 디바이스(1822)의 컴포넌트에 커플링될 수 있다.

[0073] 앞서 개시된 디바이스들 및 기능들은 컴퓨터-판독가능 매체 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER, 등) 내부로 설계 및 구성될 수 있다. 몇몇 또는 모든 이러한 파일들은 이러한 파일들에 기초하여 디바이스를 제작하기 위한 제작 업자들(fabrication handlers)에게 제공될 수 있다. 결과로 나타나는 제품들은, 다음으로 반도체 다이들로 절단되고 그리고 반도체 칩 내부로 패키징된 반도체 웨이퍼들을 포함한다. 반도체 칩들은 그후, 도 19를 참조하여 추가로 설명되는 바와 같이, 전자 디바이스들 내부로 집적된다.

[0074] 도 19를 참조하면, 전자 디바이스 제조 프로세스의 특정 예시적인 실시예가 도시되고 일반적으로 1900으로 표기된다. 도 19에서, 물리적 디바이스 정보(1902)는 리서치 컴퓨터(1906)와 같이 제조 프로세스(1900)에서 수신된다. 물리적 디바이스 정보(1902)는, 반도체 디바이스, 예컨대, 에어-갭을 갖고 형성된 VHT(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(1902)는 물리적 파라미터들, 재료 특징들, 및 리서치 컴퓨터(1906)에 커플링된 사용자 인터페이스(1904)를 통해 진입된 구조 정보를 포함할 수 있다. 리서치 컴퓨터(1906)는, 메모리(1910)와 같은 컴퓨터-판독가능 매체에 커플링된 프로세서(1908), 예컨대, 하나 또는 그 초과의 프로세싱 코어들을 포함한다. 메모리(1910)는 프로세서(1908)로 하여금 파일 포맷을 준수하게 하고 그리고 라이브러리 파일(1912)을 발생시키기 위해 물리적 디바이스 정보(1902)를 변형하게 하도록 실행가능한 컴퓨터-판독가능 명령들을 저장할 수 있다.

[0075] 특정 실시예에서, 라이브러리 파일(1912)은 변형된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(1912)은, 전자 설계 자동화(EDA; electronic design automation) 툴((1920)에 사용하도록 제공된, 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.

[0076] 라이브러리 파일(1912)은 메모리(1918)에 커플링된 프로세서(1916), 예컨대, 하나 또는 그 초과의 프로세싱 코어들을 포함하는 설계 컴퓨터(1914)에서 EDA 툴(1920)과 함께 이용될 수 있다. EDA 툴(1920)은, 설계 컴퓨터(1914)의 사용자로 하여금, 라이브러리 파일(1912)을 이용하여, 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함하는 회로를 설계하게 하기 위해 메모리(1918)에서 프로세서 실행가능 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(1914)의 사용자는 설계 컴퓨터(1914)에 커플링된 사용자 인터페이스(1924)를 통해 회로 설계 정보(1922)에 진입할 수 있다. 회로 설계 정보(1922)는, 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)와 같은 반도체 디바이스의 적어도 하나의 물리적 특징을 나타내는 설계 정보를 포함할 수 있다. 예시를 위해, 회로 설계 특징은 회로 설계에 있어서 다른 엘리먼트들에 대한 특정 회로들의 식별 및 관계들, 포지셔닝 정보, 피쳐 크기 정보, 인터커넥션 정보, 또는 반도체 디바이스의 물리적 특징을 나타내는 다른 정보를 포함할 수 있다.

[0077] 설계 컴퓨터(1914)는, 파일 포맷을 준수하기 위해 회로 설계 정보(1922)를 포함하는 설계 정보를 변형시키도록 구성될 수 있다. 예시를 위해, 파일 형성은, 평면의 기하학적 형상들을 나타내는 데이터베이스 이진 파일 포맷, 텍스트 라벨들, 및 계층적 포맷의 회로 레이아웃에 관한 다른 정보, 예컨대, 그래픽 데이터 시스템(GDSII) 파일 포맷을 포함할 수 있다. 설계 컴퓨터(1914)는, 다른 회로들 또는 정보에 더해, 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 설명하는 정보를 포함하는 변형된 설계 정보, 예를 들어, GDSII 파일(1926)을 포함하는 데이터 파일을 발생시키도록 구성될 수 있다. 예시를 위해, 데이터 파일은, 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함하고, 그리고 또한 SOC 내의 추가적인 전자 회로들 및 컴포넌트들을 포함하는 시스템-온-칩(SOC)에 대응하는 정보를 포함할 수 있다.

[0078] GDSII 파일(1926)은, 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 제조하기 위해 제작 프로세스(1928)에 그리고 GDSII 파일(1926) 내의 변형된 정보에 따라 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는, 대표적인 마스크(1932)로서 도 19에 예시된 하나 또는 그 초과의 마스크들, 예를 들어, 포토리소그래피 프로세싱을 통해 이용될 마스크들을 생성하기 위해 마스크 제조업자(1930)에게 GDSII 파일(1926)을 제공하는 것을 포함할 수 있다. 마스크(1932)는, 대표적인 웨이퍼(1934)로서 도 19에 예시된 하나 또는 그 초과의 웨이퍼들을 발생시키기 위한 제작 프로세스 동안 이용될 수 있다. 적어도 하나의 실시예에서, 웨이퍼(1934)는 웨이퍼(200)를 포함한다. 추가적인 실시예들에 따라, 웨이퍼(200)는 대안적인 기법들을 이용하여 발생될 수 있다. 웨이퍼(1934)는 테스팅되어 대표적인 다이(1936)와 같은 다이들로 분할될 수 있다. 다이(1936)는 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함하는 회로를 포함한다.

[0079] 설명된 실시예들과 함께, 비-일시적 컴퓨터-판독가능 매체는, 도 16의 방법(1600), 도 17의 방법(1700), 또는 이들의 조합을 수행하기 위해 컴퓨터에 의해 실행가능한 명령들을 저장한다. 예를 들어, 반도체 제조 설비의 장비는, 컴퓨터 및 메모리를 포함할 수 있고, 도 16의 방법(1600), 도 17의 방법(1700), 또는 이들의 조합, 예컨대, 제작 프로세스(1928)와 관련하여 그리고 GSDII 파일(1926)을 이용하여 수행할 수 있다. 예시를 위해, 컴퓨터는, 도 16을 참조하여 설명된 바와 같이, 제 1 인덕터 구조체를 형성하는 것, 제 2 인덕터 구조체를 형성하는 것, 및 제 1 인덕터 구조체와 제 2 인덕터 구조체 사이에 에어-갭을 형성하는 것을 개시하기 위한 명령들을 실행할 수 있다.

[0080] 다이(1936)는 패키징 프로세스(1938)에 제공될 수 있으며, 이 프로세스에서 다이(1936)는 대표적인 패키지(1940)에 통합된다. 예를 들어, 패키지(1940)는 단일 다이(1936) 또는 다수의 다이들, 예컨대, 시스템-온-패키지(SIP) 어레인지먼트를 포함할 수 있다. 패키지(1940)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 그 초과의 표준들 또는 사양들에 부합하도록 구성될 수 있다.

[0081] 패키지(1940)에 관한 정보는, 예를 들어, 컴퓨터(1946)에 저장된 컴포넌트 라이브러리를 통해 다양한 제품 설계자들에게 배포될 수 있다. 컴퓨터(1946)는, 메모리(1950)에 커플링된 프로세서(1948), 예컨대, 하나 또는 그 초과의 프로세싱 코어들을 포함할 수 있다. PCB(printed circuit board) 툴은 사용자 인터페이스(1944)를 통해 컴퓨터(1946)의 사용자로부터 수신된 PCB 설계 정보(1942)를 프로세싱하기 위해 메모리(1950)에 프로세서 실행가능 명령들로서 저장될 수 있다. PCB 설계 정보(1942)는 인쇄 보드 상에서 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있으며, 이 패키징된 반도체 디바이스는 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함하는 패키지(1940)에 대응한다.

[0082] 컴퓨터(1946)는, 트레이스들 및 비아들과 같은 전기 접속들의 레이아웃뿐만 아니라 회로 보드 상의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함하는 데이터를 갖는 GERBER 파일(1952)과 같은 데이터 파일을 발생시키기 위해 PCB 설계 정보(1942)를 트랜스폼하도록 구성될 수 있으며, 여기서 패키징된 반도체 디바이스는 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함하는 패키지(1940)에 대응한다. 다른 실시예들에서, 변형된 PCB 설계 정보에 의해 발생된 데이터 파일은 GERBER 포맷과는 다른 포맷을 가질 수 있다.

[0083] GERBER 파일(1952)은 보드 어셈블리 프로세스(1954)에서 수신될 수 있고 그리고 GERBER 파일(1952) 내에 저장된 설계 정보에 따라 제조된 PCB들, 예를 들어, 대표적인 PCB(1956)를 생성하도록 이용될 수 있다. 예를 들어, GERBER 파일(1952)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위해 하나 또는 그 초과의 머신에 업로딩될 수 있다. PCB(1956)는 대표적인 인쇄 회로 어셈블리(PCA)(1958)를 형성하기 위해 패키지(1940)를 포함하는 전자 컴포넌트들로 파퓰레이팅될 수 있다.

[0084] PCA(1958)는, 제품 제조 프로세스(1960)에서 수신되고, 제 1 대표적인 전자 디바이스(1962) 및 제 2 대표적인 전자 디바이스(1964)와 같은 하나 또는 그 초과의 전자 디바이스들에 집적될 수 있다. 설명적이고 비제한적인 예시로서, 제 1 대표적 전자 디바이스(1962), 제 2 대표적 전자 디바이스(1964), 또는 둘 다는, 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)가 집적될 수 있는, 셀룰러 폰, 무선 로컬 영역 네트워크(LAN) 디바이스, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기구(PCA), 고정 위치 데이터 유닛, 및 컴퓨터일 수 있다. 다른 설명적이고 비제한적인 예시로서, 전자 디바이스들(1962 및 1964) 중 하나 또는 그 초과는, 모바일 폰들과 같은 원격의 유닛들, 핸드헬드 개인용 통신 시스템(PCS) 유닛들, 휴대용 데이터 유닛들, 예컨대, 개인용 데이터 보조기구들, 글로벌 포지셔닝 시스템(GPS) 인에이블 디바이스들, 내비게이션 디바이스들, 고정 위치 데이터 유닛들, 예컨대, 검침기(meter reading equipment), 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 도 19가 본 개시물의 교시들에 따른 원격의 유닛들을 예시하지만, 본 개시물은 이러한 예시된 유닛들로 제한되지 않는다. 본 개시물의 실시예들은 메모리 및 온-칩 회로를 포함하는 액티브 집적 회로를 포함하는 임의의 디바이스 내에 적절하게 채용될 수 있다.

[0085] 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함하는 디바이스는, 예시적인 프로세스(1900)에 설명된 바와 같이, 제작되고, 프로세싱되고, 그리고 전자 디바이스 내부로 통합될 수 있다. 도 1 내지 도 19를 참조하여 개시된 실시예들의 하나 또는 그 초과의 양상들은 라이브러리 파일(1912), GDSII 파일(1926), 및 GERBER 파일(1952) 내에서와 같이 다양한 프로세싱 스테이지들에 포함될 수 있을 뿐만 아니라, 리서치 컴퓨터(1906)의 메모리(1910), 설계 컴퓨터(1914)의 메모리(1918), 컴퓨터(1946)의 메모리(1950), 보드 어셈블리 프로세스(1954)와 같은 다양한 스테이지들에서 이용된 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(미도시)의 메모리에 저장되며, 또한 웨이퍼(1934), 다이(1936), 패키지(1940), PCA(1958), 다른 제품들, 예컨대, 프로토타입 회로들 또는 디바이스들(미도시), 또는 이들의 임의의 조합과 같은 하나 또는 그 초과의 다른 물리적 실시예들에 통합될 수 있다. 다양한 대표적인 스테이지들이 도 1 내지 도 19를 참조하여 도시되지만, 다른 실시예들에서, 더 적은 수의 스테이지들이 이용될 수 있거나 또는 추가적인 스테이지들이 포함될 수 있다. 유사하게, 도 19의 프로세스(1900)는 단일의 엔티티에 의해 또는 프로세스(1900)의 다양한 스테이지들을 수행하는 하나 또는 그 초과의 엔티티들에 의해 수행될 수 있다.

[0086] 설명된 실시예들과 함께, 제 1 반도체 디바이스(예를 들어, 도 1의 POG VHT(120), 도 14의 다수의 수직-커플링 실시예(1400), 도 15의 인터리브 구성(1500), 도 16의 방법(1600)에 따라 형성된 VHT, 및/또는 도 17의 방법(1700)에 따라 형성된 VHT)를 포함하는 장치가 개시된다. 제 1 반도체 디바이스는 VHT(1856), VHT(1848), 또는 이들의 조합을 포함할 수 있다. 장치는 적어도 제 2 반도체 디바이스(예를 들어, PCB(1956))에 제 1 반도체 디바이스를 전기적으로 커플링하기 위한 수단을 더 포함한다.

[0087] 설명된 실시예들과 함께, 자기장을 발생시키기 위한 수단을 포함하는 장치가 개시된다. 예를 들어, 자기장을 발생시키기 위한 수단은 도 1의 하부 인덕터(101), 도 4의 인덕터(402), 도 1의 인덕터들(1402), 또는 이들의 조합을 포함할 수 있다.

[0088] 장치는 또한 자기장에 응답하여 전류를 발생시키기 위한 수단을 포함한다. 자기장을 발생시키기 위한 수단은 저손실 기판과 전류를 발생시키기 위한 수단 사이에 있다. 자기장을 발생시키기 위한 수단은 변압기를 형성하기 위해 전류를 발생시키기 위한 수단과 정렬된다. 자기장을 발생시키기 위한 수단과 전류를 발생시키기 위한 수단 사이에 에어-갭이 있다. 예를 들어, 전류를 발생시키기 위한 수단은 도 1의 상부 인덕터(102), 도 8의 인덕터(802), 도 14의 인덕터들(1401), 또는 이들의 조합을 포함할 수 있다.

[0089] 본원에 개시된 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 프로세서에 의해 실행된 컴퓨터 소프트웨어, 또는 이들 둘의 조합들로서 구현될 수 있다는 것이 당업자들에게 추가로 인식될 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 그들의 기능과 관련하여 앞서 일반적으로 설명되어 있다. 이러한 기능이 하드웨어로 구현되는지 또는 프로세서 실행가능 명령들로 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정한 애플리케이션에 대하여 다양한 방식들로 구현할 수 있으나, 이러한 구현 결정들은 본 개시물의 범위를 벗어나게 하는 것으로 해석되어서는 안된다.

[0090] 본원에 개시된 실시예들과 관련하여 설명된 방법들 또는 알고리즘들의 단계들은 직접 하드웨어로 구현되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 RAM(random access memory), 플래시 메모리, ROM(read-only memory), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터들, 하드 디스크, 탈착식 디스크, CD-ROM(compact disc read-only memory), 또는 당업계에 공지된 임의의 다른 형태의 비-일시적 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록, 프로세서에 커플링될 수 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC(application-specific integrated circuit)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말 내에서 이산 컴포넌트들로서 상주할 수 있다.

[0091] 개시된 실시예들의 이전의 설명은, 당업자가 개시된 실시예들을 실시하거나 이용하도록 가능하게 하기 위해 제공된다. 이러한 실시예들에 대한 다양한 변형들은 당업자들에게 쉽게 명백할 것이며, 여기서 정의된 원리들은 본 개시물의 범위로부터 벗어나지 않고 다른 실시예들에도 적용될 수 있다. 따라서, 본 개시물은 본원에 나타낸 실시예들로 제한되는 것으로 의도되지 않지만, 이하의 청구항들에 의해 정의된 바와 같은 원리들 및 신규의 특징들에 광범위하게 일치하는 최광의의 범위에 부합해야 할 것이다.

Claims

디바이스로서,
저손실(low-loss) 기판;
상기 저손실 기판과 제 2 인덕터 구조체 사이의 제 1 인덕터 구조체 ― 상기 제 1 인덕터 구조체는 변압기(transformer)를 형성하기 위해 제 2 인덕터 구조체와 정렬됨 ―; 및
상기 제 1 인덕터 구조체와 상기 제 2 인덕터 구조체 사이의 에어-갭을 포함하는,
디바이스.
제 1 항에 있어서,
상기 에어-갭은 MEMS(micro-electromechanical-type) 에어-갭인,
디바이스.
제 1 항에 있어서,
상기 변압기는 수직-커플링 변압기를 포함하는,
디바이스.
제 1 항에 있어서,
상기 저손실 기판은 유전체 기판 또는 반도체 기판을 포함하는,
디바이스.
제 1 항에 있어서,
상기 저손실 기판은, 유리, 석영, 사파이어, 실리콘-온-절연체 기판(SOI), 갈륨 비소(GaAs), 인듐 포스페이트(InP), 실리콘 카바이드(SiC), 플라스틱들, 로저스 라미네이트들(Rogers Laminates), 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 세라믹들, 폴리머들, 에폭시들, 또는 이들의 조합을 포함하는,
디바이스.
제 1 항에 있어서,
상기 제 1 인덕터 구조체 및 상기 제 2 인덕터 구조체는, 정사각형 평면 인덕터, 중공형 평면 인덕터, 원형 평면 인덕터, 또는 팔각형 평면 인덕터를 포함하는,
디바이스.
제 1 항에 있어서,
상기 제 1 인덕터 구조체 및 상기 제 2 인덕터 구조체는, 정사각형 나선형 인덕터, 중공형 나선형 인덕터, 원형 나선형 인덕터, 또는 팔각형 나선형 인덕터를 포함하는,
디바이스.
제 1 항에 있어서,
상기 제 1 인덕터 구조체는 하나 또는 다수의 제 1 인덕터들을 포함하고,
상기 제 2 인덕터 구조체는 하나 또는 다수의 제 2 인덕터들을 포함하는,
디바이스.
제 8 항에 있어서,
상기 다수의 제 1 인덕터들 및 상기 다수의 제 2 인덕터들은 병렬로 커플링되는,
디바이스.
제 9 항에 있어서,
상기 다수의 제 1 인덕터들은 제 1 스택으로서 병렬로 배치되고,
상기 다수의 제 2 인덕터들은 제 2 스택으로서 병렬로 배치되며,
상기 제 1 스택은 상기 제 2 스택과 병렬로 배치되는,
디바이스.
제 9 항에 있어서,
에어 갭들이 상기 다수의 제 1 인덕터들과 상기 다수의 제 2 인덕터들 사이에 위치되는,
디바이스.
제 1 항에 있어서,
상기 제 1 인덕터 및 상기 제 2 인덕터는 적어도 하나의 반도체 다이 내에 집적되는,
디바이스.
제 1 항에 있어서,
상기 저손실 기판, 상기 제 1 인덕터 구조체, 및 상기 제 2 인덕터 구조체가 내부에 집적되는, 셀룰러 폰, 무선 LAN(local area network) 디바이스, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택되는,
디바이스.
디바이스로서,
저손실 기판; 및
인덕터 구조체들을 포함하고,
상기 인덕터 구조체들 각각은 제 1 인덕터 및 제 2 인덕터를 포함하고,
상기 제 1 인덕터 및 상기 제 2 인덕터는 서로 인접하고, 상기 인덕터 구조체들은 병렬로 배치되며,
제 1 인덕터 구조체는 제 2 인덕터 구조체와 상기 저손실 기판 사이에 있고,
상기 제 1 인덕터 구조체는 변압기를 형성하기 위해 상기 제 2 인덕터 구조체와 정렬되며,
상기 제 1 인덕터 구조체 내의 제 1 인덕터는 상기 제 2 인덕터 구조체 내의 제 1 인덕터에 접속되고,
상기 제 1 인덕터 구조체 내의 제 2 인덕터는 상기 제 2 인덕터 구조체 내의 제 2 인덕터에 접속되며,
에어-갭이 상기 제 1 인덕터 구조체와 상기 제 2 인덕터 구조체 사이에 있는,
디바이스.
제 14 항에 있어서,
상기 인덕터 구조체들은 인터리브(interleave) 구성인,
디바이스.
제 14 항에 있어서,
상기 제 1 인덕터 및 상기 제 2 인덕터는, 정사각형 평면 인덕터, 중공형 평면 인덕터, 원형 평면 인덕터, 또는 팔각형 평면 인덕터의 부분을 포함하는,
디바이스.
제 14 항에 있어서,
상기 제 1 인덕터 및 상기 제 2 인덕터는, 정사각형 나선형 인덕터, 중공형 나선형 인덕터, 원형 나선형 인덕터, 또는 팔각형 나선형 인덕터의 일부를 포함하는,
디바이스.
제 14 항에 있어서,
상기 에어-갭은 MEMS(micro-electromechanical-type) 에어-갭인,
디바이스.
제 14 항에 있어서,
상기 인덕터 구조체들은 적어도 하나의 반도체 다이 내에 집적되는,
디바이스.
제 14 항에 있어서,
상기 저손실 기판 및 제 1 인덕터 구조체들이 내부에 집적되는, 셀룰러 폰, 무선 LAN(local area network) 디바이스, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택되는,
디바이스.
방법으로서,
제 1 인덕터 구조체를 형성하는 단계;
제 2 인덕터 구조체를 형성하는 단계 ― 상기 제 1 인덕터 구조체는 저손실 기판과 상기 제 2 인덕터 구조체 사이에 있고, 상기 제 1 인덕터 구조체는 변압기를 형성하기 위해 상기 제 2 인덕터 구조체와 정렬됨 ―; 및
상기 제 1 인덕터 구조체와 상기 제 2 인덕터 구조체 사이에 에어-갭을 형성하는 단계를 포함하는,
방법.
제 21 항에 있어서,
상기 에어-갭은 희생 재료를 제거함으로써 형성되는,
방법.
제 22 항에 있어서,
상기 희생 재료는, 몰리브덴, 비정질 실리콘, 폴리-실리콘, 실리콘-다이옥사이드, 및 SU-8 포토레지스트 중 적어도 하나를 포함하는,
방법.
제 21 항에 있어서,
상기 제 1 인덕터 구조체는 하나 또는 다수의 제 1 인덕터들을 포함하고,
상기 제 2 인덕터 구조체는 하나 또는 다수의 제 2 인덕터들을 포함하는,
방법.
제 24 항에 있어서,
상기 제 1 인덕터들 및 상기 제 2 인덕터들은 병렬로 배치되는,
방법.
제 24 항에 있어서,
상기 다수의 제 1 인덕터들은 제 1 스택으로서 병렬로 배치되고,
상기 다수의 제 2 인덕터들은 제 2 스택으로서 병렬로 배치되며,
상기 제 1 스택은 상기 제 2 스택과 병렬로 배치되는,
방법.
제 24 항에 있어서,
에어-갭들이 상기 다수의 제 1 인덕터들과 상기 다수의 제 2 인덕터들 사이에 위치되는,
방법.
제 21 항에 있어서,
상기 에어-갭은 MEMS(micro-electromechanical system-type) 에어-갭인,
방법.
제 21 항에 있어서,
상기 제 1 인덕터 구조체를 형성하는 단계, 상기 제 2 인덕터 구조체를 형성하는 단계, 및 상기 에어-갭을 형성하는 단계는, 전자 디바이스에 집적된 프로세서에 의해 수행되는,
방법.
방법으로서,
인덕터 구조체들을 형성하는 단계;
― 상기 인덕터 구조체들 각각은 제 1 인덕터 및 제 2 인덕터를 포함하고,
상기 제 1 인덕터 및 상기 제 2 인덕터는 서로 인접하게 있고,
상기 인덕터 구조체들은 병렬로 배치되고,
제 1 인덕터 구조체 내의 제 1 인덕터는 제 2 인덕터 구조체 내의 제 1 인덕터와 접속되고,
상기 제 1 인덕터 구조체 내의 제 2 인덕터는 상기 제 2 인덕터 구조체 내의 제 2 인덕터와 접속되고,
상기 제 1 인덕터 구조체는 저손실 기판과 상기 제 2 인덕터 구조체 사이에 있고, 그리고
상기 제 1 인덕터 구조체는 변압기를 형성하기 위해 상기 제 2 인덕터 구조체와 정렬됨 ―;
상기 제 1 인덕터 구조체와 상기 제 2 인덕터 구조체 사이에 에어-갭을 형성하는 단계를 포함하는,
방법.
제 30 항에 있어서,
상기 인덕터 구조체들은 인터리브 구성인,
방법.
제 30 항에 있어서,
상기 에어-갭은 MEMS(micro-electromechanical-type) 에어-갭인,
방법.
제 30 항에 있어서,
상기 인덕터 구조체들을 형성하는 단계 및 상기 에어-갭을 형성하는 단계는, 전자 디바이스에 집적된 프로세서에 의해 수행되는,
방법.
장치로서,
자기장을 발생시키기 위한 수단; 및
상기 자기장에 응답하여 전류를 발생시키기 위한 수단을 포함하고,
상기 자기장을 발생시키기 위한 수단은 저손실 기판과 상기 전류를 발생시키기 위한 수단 사이에 있고, 상기 자기장을 발생시키기 위한 수단은 변압기를 형성하기 위해 상기 전류를 발생시키기 위한 수단과 정렬되고, 그리고 상기 자기장을 발생시키기 위한 수단과 상기 전류를 발생시키기 위한 수단 사이에 에어-갭이 있는,
장치.
제 34 항에 있어서,
상기 자기장을 발생시키기 위한 수단 및 상기 전류를 발생시키기 위한 수단은, 적어도 하나의 반도체 다이 내에 집적되는,
장치.
제 34 항에 있어서,
상기 자기장을 발생시키기 위한 수단 및 상기 전류를 발생시키기 위한 수단이 내부에 집적되는, 셀룰러 폰, 무선 LAN(local area network) 디바이스, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택된 디바이스를 더 포함하는,
장치.
명령들을 저장하는 컴퓨터-판독가능 저장 디바이스로서,
상기 명령들은, 프로세서에 의해 실행될 때, 상기 프로세서로 하여금:
제 1 인덕터 구조체를 형성하는 동작;
제 2 인덕터 구조체를 형성하는 동작 ― 상기 제 1 인덕터 구조체는 저손실 기판과 상기 제 2 인덕터 구조체 사이에 있고, 상기 제 1 인덕터 구조체는 변압기를 형성하기 위해 상기 제 2 인덕터 구조체와 정렬됨 ―; 및
상기 제 1 인덕터 구조체와 상기 제 2 인덕터 구조체 사이에 에어-갭을 형성하는 동작
을 수행하게 하는,
컴퓨터-판독가능 저장 디바이스.
제 37 항에 있어서,
상기 에어-갭은 희생 재료를 제거함으로써 형성되는,
컴퓨터-판독가능 저장 디바이스.
방법으로서,
제 1 인덕터 구조체를 형성하기 위한 단계;
제 2 인덕터 구조체를 형성하기 위한 단계 ― 상기 제 1 인덕터 구조체는 저손실 기판과 상기 제 2 인덕터 구조체 사이에 있고, 상기 제 1 인덕터 구조체는 변압기를 형성하기 위해 상기 제 2 인덕터 구조체와 정렬됨 ―; 및
상기 제 1 인덕터 구조체와 상기 제 2 인덕터 구조체 사이에 에어-갭을 형성하기 위한 단계를 포함하는,
방법.
제 39 항에 있어서,
상기 제 1 인덕터 구조체를 형성하기 위한 단계, 상기 제 2 인덕터 구조체를형성하기 위한 단계, 및 상기 에어-갭을 형성하기 위한 단계는, 전자 디바이스에 집적된 프로세서에 의해 수행되는,
방법.
방법으로서,
반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
상기 설계 정보에 따라 상기 반도체 디바이스를 제작하는 단계를 포함하고,
상기 반도체 디바이스는:
제 1 인덕터 구조체;
제 2 인덕터 구조체 ― 상기 제 1 인덕터 구조체는 저손실 기판과 상기 제 2 인덕터 구조체 사이에 있고, 상기 제 1 인덕터 구조체는 변압기를 형성하기 위해 상기 제 2 인덕터 구조체와 정렬됨 ―; 및
상기 제 1 인덕터 구조체와 상기 제 2 인덕터 구조체 사이의 에어-갭을 포함하는,
방법.
제 41 항에 있어서,
상기 데이터 파일은 GDSII(Graphic Data System) 포맷을 갖는,
방법.
제 41 항에 있어서,
상기 데이터 파일은 GERBER 포맷을 갖는,
방법.