CN103632961A - 功率mosfet芯片保护结构制造方法 - Google Patents

功率mosfet芯片保护结构制造方法 Download PDF

Info

Publication number
CN103632961A
CN103632961A CN201210296876.6A CN201210296876A CN103632961A CN 103632961 A CN103632961 A CN 103632961A CN 201210296876 A CN201210296876 A CN 201210296876A CN 103632961 A CN103632961 A CN 103632961A
Authority
CN
China
Prior art keywords
intersection
zone
photoresistance
silicon
power mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210296876.6A
Other languages
English (en)
Other versions
CN103632961B (zh
Inventor
孟鸿林
周正良
郭晓波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201210296876.6A priority Critical patent/CN103632961B/zh
Publication of CN103632961A publication Critical patent/CN103632961A/zh
Application granted granted Critical
Publication of CN103632961B publication Critical patent/CN103632961B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种功率MOSFET芯片保护结构制造方法，在硅片上刻蚀出一个凹槽，在硅片上常温淀积第二层二氧化硅，在所述凹槽底部进行硅线条结构的光刻和刻蚀，在所述凹槽底部进行硅线条结构的光刻和刻蚀时，其光刻图形呈网格状，然后经二氧化硅去除、场氧化、二氧化硅填充等工艺过程，形成功率MOSFET芯片保护结构。本发明的功率MOSFET 芯片保护结构制造方法，能保证芯片保护结构的性能，而且不易导致硅片翘曲变形，降低了工艺难度，增加了工艺容忍度，有利于生产控制。

Description

功率MOSFET芯片保护结构制造方法
技术领域
本发明涉及半导体技术，特别涉及一种功率MOSFET芯片保护结构制造方法。
背景技术
功率电子电路实际上是一个小功率电路和大功率电路并存于一体的电路系统。一个完整的功率电子电路通常包括控制电路，驱动电路和功率输出电路三个组成部分。
功率电子电路的功率输出部分属于大功率电路，通常采用开关方式，在电路中通常会产生大电压和大电流的突变，这种突变可通过电源和信号线对相连的电路产生干扰，同时对周围的环境产生较强的电磁干扰。
而功率电子电路中的控制电路部分属于小功率电路，其信号幅度较低，对噪声比较敏感，抗干扰性差。噪声干扰可能导致控制电路部分的逻辑或者时序电路错误，轻则影响电路性能，重则是电路无法工作。
对于传导干扰，可以通过电源隔离，信号隔离，滤波等方式抑制。而对于辐射干扰，通常只能通过合理的电路布局，走线以及屏蔽等措施来削弱电磁干扰问题。
功率MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半场效晶体管）器件通常用作功率电子电路的功率输出部分，功率MOSFET器件包括VDMOS（vertical double-diffusion MOSFET，纵向双扩散金属氧化物半导体）、LDMOS（Lateraldouble-diffusion MOSFET，横向双扩散金属氧化物半导体），以及IGBT（Insulated GateBipolar Transistor，绝缘栅双极型晶体管）。其中，LDMOS具有优良的射频性能，相对于砷化镓技术，具有成本低廉，工艺简洁，成熟和兼容于CMOS工艺的特点，目前广泛应用于射频功率放大器，成为移动通信基站放大器中功率器件的主流，并在终端功率放大器中扮演越来越重要的角色。而同时RFLDMOS（射频横向双扩散金属氧化物半导体）更是具有高线形度、高增益、高输出功率、高热稳定性、高工作电压、偏置电路简单、恒定输入阻抗等优点，在计算机、通信、消费电子、汽车电子等行业广泛应用。
通常会在功率MOSFET芯片的外围设计一层保护结构，以提高金属和衬底之间的距离，降低电流对衬底的影响，并降低芯片的噪声和电容。
功率MOSFET芯片保护结构制造方法，通常包括以下步骤：
一.在硅片上生长400埃的第一层二氧化硅；
二.在第一层二氧化硅上生长一层1500埃的氮化硅；
三.在功率MOSFET 芯片周边的场氧区域，进行干法刻蚀，在硅片上刻蚀出一个5000埃深的凹槽；
四.在硅片上常温淀积5000埃的第二层二氧化硅；
五.在所述凹槽底部进行硅线条结构的光刻和刻蚀，如图5所示；
六.将第二层二氧化硅去除，保留硅片表面的氮化硅；
七.进行场氧化，使所述凹槽处的硅片氧化成二氧化硅；
八.在硅片上生长第三层二氧化硅，进行芯片保护结构的二氧化硅的填充；
九.通过反刻、CMP（化学机械抛光），将所述凹槽外的第三层二氧化硅去除，形成功率MOSFET芯片保护结构。
由于作为保护芯片保护结构的氧化硅需要较深、较宽，直接在较深凹槽中生长二氧化硅需要很长的时间，所以通常要先通过步骤三形成较浅的凹槽，再通过步骤五对较浅的凹槽进行进行硅线条结构的光刻和刻蚀，对刻蚀后形成的沟槽内的硅线条进行场氧化形成二氧化硅，然后再通过生长二氧化硅填充沟槽内的硅线条间的空隙以及该较浅凹槽，最终形成功率MOSFET芯片的保护结构。
其中，步骤五中在所述凹槽底部进行硅线条结构的光刻和刻蚀，现有的硅线条结构的光刻图形如图1所示，为多条相互平行的线条，由于保护机构是密集的平行线条，而且线条会长达200um，在光刻线宽检查的时候经常会碰到有部分线条会合并在一起，导致后面在干法刻蚀图形的时候产生很多缺陷，如可能会使刻蚀后形成的沟槽底部的硅线条粗细不均，这会使后续氧化过程中，沟槽底部的较粗的硅线条氧化不完全，影响芯片保护结构性能，而且由于硅线条结构是平行线条，在工艺过程中（尤其是高温过程）容易导致硅片翘曲变形，对生产控制很不利。
发明内容
本发明要解决的技术问题是，提供一种功率MOSFET芯片保护结构制造方法，能保证芯片保护结构的性能，而且不易导致硅片翘曲变形，降低了工艺难度，增加了工艺容忍度，有利于生产控制。
为解决上述技术问题，本发明他功率MOSFET芯片保护结构制造方法，包括以下步骤：
一.在硅片上生长第一层二氧化硅；
二.在第一层二氧化硅上生长一层氮化硅；
三.在功率MOSFET芯片周边的场氧区域，进行干法刻蚀，在硅片上刻蚀出一个凹槽；
四.在硅片上常温淀积第二层二氧化硅；
五.在所述凹槽底部进行硅线条结构的光刻和刻蚀；
六.将第二层二氧化硅去除，保留硅片表面的氮化硅；
七.进行场氧化，使所述凹槽处的硅片氧化成二氧化硅；
八.在硅片上生长第三层二氧化硅，进行芯片保护结构的二氧化硅的填充；
九.将所述凹槽外的第三层二氧化硅去除，形成功率MOSFET芯片保护结构；
其特征在于，步骤五中，在所述凹槽底部进行硅线条结构的光刻和刻蚀，其光刻图形呈网格状，网格状的所述光刻图形，包括垂直交叉的光阻经线与光阻纬线。
较佳的，光阻经线包括交叉区、非交叉区，光阻纬线包括交叉区、非交叉区，光阻经线的交叉区的长度、线宽与光阻纬线的交叉区长度、线宽分别相等，光阻经线的非交叉区的长度、线宽与光阻纬线的非交叉区的长度、线宽分别相等，交叉区的线宽小于非交叉区的线宽，交叉区的长度大于非交叉区的线宽并且小于非交叉区的1.5倍线宽，光阻经线与光阻纬线通过交叉区的中心点垂直交叉。
较佳的，光阻经线的交叉区包括中心区、过渡区，光阻纬线的交叉区包括中心区、过渡区，中心区的中心点作为交叉区的中心点，过渡区位于中心区同非交叉区之间，中心区的线宽大于过渡区的线宽。
较佳的，中心区的长度等于中心区的线宽。
较佳的，光阻经线及光阻纬线的非交叉区的线宽小于场氧化的最大能力值。
本发明的功率MOSFET芯片保护结构制造方法，在凹槽底部进行硅线条结构的光刻和刻蚀时，其光刻图形呈网格状，而网格状光刻图形的节点（交叉点）是特殊设计，保证最后的光阻线条交叉点的线宽小于场氧化的最大能力值，使光刻刻蚀后在凹槽底部形成的硅线条在被氧化的过程中能够被全部氧化。本发明的功率MOSFET芯片保护结构制造方法，由于在凹槽底部进行硅线条结构的光刻和刻蚀时，其光刻图形呈网格状，刻蚀后形成的沟槽底部的硅线条粗细均匀，不容易出现硅线条合并，这保证了后续氧化过程中，沟槽底部的硅线条氧化完全，保证了芯片保护结构的性能，而且由于凹槽底部形成的硅线条结构是网格状，在后续工艺过程中（尤其是高温过程）不易导致硅片翘曲变形，有利于生产控制。本发明的功率MOSFET芯片保护结构制造方法，通过优化在凹槽底部进行硅线条结构的光刻和刻蚀时的光刻图形，降低了工艺难度，并增加工艺容忍度，而且无需更改现有的工艺方法，实现性较强，不增加现有的制造的成本。
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有的芯片保护结构的光刻图形；
图2是本发明的功率MOSFET芯片保护结构制造方法实施例一步骤二示意图；
图3是本发明的功率MOSFET芯片保护结构制造方法实施例一步骤三示意图；。
图4是本发明的功率MOSFET芯片保护结构制造方法实施例一步骤四示意图；
图5是本发明的功率MOSFET芯片保护结构制造方法实施例一步骤五示意图；
图6是本发明的功率MOSFET芯片保护结构制造方法实施例一步骤六示意图；
图7是本发明的功率MOSFET芯片保护结构制造方法实施例一步骤七示意图；
图8是本发明的功率MOSFET芯片保护结构制造方法实施例一步骤八示意图；
图9是本发明的功率MOSFET芯片保护结构制造方法实施例一步骤九示意图；
图10是本发明的功率MOSFET芯片保护结构制造方法实施例一其光刻图形示意图；
图11是本发明的功率MOSFET芯片保护结构制造方法实施例二光刻图形的光阻经线与光阻纬线垂直交叉处的局部放大示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
功率MOSFET芯片保护结构制造方法，包括以下步骤：
一.在硅片10上生长第一层二氧化硅11，较佳的，第一层二氧化硅11的厚度为400埃；
二.在第一层二氧化硅11上生长一层氮化硅12，如图2所示，较佳的，氮化硅的厚度为1500埃；
三.在功率MOSFET芯片周边的场氧区域，进行干法刻蚀，在硅片10上刻蚀出一个凹槽13，如图3所示，较佳的，所述凹槽13的深度h为5000埃；
四.在硅片上常温淀积第二层二氧化硅14，如图4所示，较佳的，第二层二氧化硅14的厚度为6000埃；
五.在所述凹槽底部进行硅线条15结构的光刻和刻蚀，如图5所示；
六.将第二层二氧化硅14去除，保留硅片表面的氮化硅12，如图6所示；
七.进行场氧化，使所述凹槽处的硅氧化成二氧化硅，如图7所示；
八.在硅片上生长第三层二氧化硅16，进行芯片保护结构的二氧化硅的填充，如图8所示，较佳的，第三层二氧化硅16的厚度为6000埃；
九.将所述凹槽外的第三层二氧化硅16去除，形成功率MOSFET芯片保护结构17，如图9所示；
其中步骤五中，在所述凹槽底部进行硅线条15结构的光刻和刻蚀时，其光刻图形呈网格状，网格状的所述光刻图形，如图10所示，包括垂直交叉的光阻经线与光阻纬线。
较佳的，所述功率MOSFET芯片为LDMOS（横向双扩散金属氧化物半导体）芯片。
实施例二
基于实施例一，如图11，图11所示为如图10网格状的光刻图形的光阻经线Y与光阻纬线X垂直交叉处A的局部放大图，光阻经线Y包括交叉区Y1、非交叉区Y2，光阻纬线X包括交叉区X1、非交叉区X2，光阻经线Y的交叉区Y1的长度、线宽与光阻纬线X的交叉区X1的长度、线宽分别相等，光阻经线Y的非交叉区Y2的线宽与光阻纬线X的非交叉区X2的线宽相等，交叉区Y1,X1的线宽小于非交叉区Y2,X2的线宽，交叉区Y1,X1的长度大于非交叉区Y2,X2的线宽并且小于非交叉区Y2,X2的1.5倍线宽，光阻经线Y与光阻纬线X通过交叉区Y1,X1的中心点垂直交叉。
光阻经线Y及光阻纬线X的非交叉区Y2，X2的线宽小于场氧化的最大能力值，较佳的，光阻经线Y及光阻纬线X的非交叉区Y2，X2的线宽小于0.45um。
实施例三
基于实施例二，如图11，光阻经线Y的交叉区Y1包括中心区Y11、过渡区Y12，光阻纬线X的交叉区X1包括中心区X11、过渡区X12，中心区Y11(X11)的中心点作为交叉区Y1(X1)的中心点，过渡区Y12(X12)位于中心区Y11(X11)同非交叉区Y2(X2)之间，中心区Y11(X11)的线宽大于过渡区Y12(X12)的线宽。
较佳的，中心区Y11(X11)的长度等于中心区Y11(X11)的线宽。
本发明的功率MOSFET芯片保护结构制造方法，在凹槽底部进行硅线条结构的光刻和刻蚀时，其光刻图形呈网格状，而网格状光刻图形的节点（交叉点）是特殊设计，保证最后的光阻线条交叉点的线宽小于场氧化的最大能力值，使光刻刻蚀后在凹槽底部形成的硅线条在被氧化的过程中能够被全部氧化。本发明的功率MOSFET芯片保护结构制造方法，由于在凹槽底部进行硅线条结构的光刻和刻蚀时，其光刻图形呈网格状，刻蚀后形成的沟槽底部的硅线条粗细均匀，不容易出现硅线条合并，这保证了后续氧化过程中，沟槽底部的硅线条氧化完全，保证了芯片保护结构的性能，而且由于凹槽底部形成的硅线条结构是网格状，在后续工艺过程中（尤其是高温过程）不易导致硅片翘曲变形，有利于生产控制。本发明的功率MOSFET芯片保护结构制造方法，通过优化在凹槽底部进行硅线条结构的光刻和刻蚀时的光刻图形，降低了工艺难度，并增加工艺容忍度，而且无需更改现有的工艺方法，实现性较强，不增加现有的制造的成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (8)

1.一种功率MOSFET芯片保护结构制造方法，包括以下步骤：
一.在硅片上生长第一层二氧化硅；
二.在第一层二氧化硅上生长一层氮化硅；
三.在功率MOSFET芯片周边的场氧区域，进行干法刻蚀，在硅片上刻蚀出一个凹槽；
四.在硅片上常温淀积第二层二氧化硅；
五.在所述凹槽底部进行硅线条结构的光刻和刻蚀；
六.将第二层二氧化硅去除，保留硅片表面的氮化硅；
七.进行场氧化，使所述凹槽处的硅片氧化成二氧化硅；
八.在硅片上生长第三层二氧化硅，进行芯片保护结构的二氧化硅的填充；
九.将所述凹槽外的第三层二氧化硅去除，形成功率MOSFET芯片保护结构；
其特征在于，步骤五中，在所述凹槽底部进行硅线条结构的光刻和刻蚀，其光刻图形呈网格状，网格状的所述光刻图形，包括垂直交叉的光阻经线与光阻纬线。
2.根据权利要求1所述的功率MOSFET芯片保护结构制造方法，其特征在于，
光阻经线包括交叉区、非交叉区，光阻纬线包括交叉区、非交叉区，光阻经线的交叉区的长度、线宽与光阻纬线的交叉区长度、线宽分别相等，光阻经线的非交叉区的长度、线宽与光阻纬线的非交叉区的长度、线宽分别相等，交叉区的线宽小于非交叉区的线宽，交叉区的长度大于非交叉区的线宽并且小于非交叉区的1.5倍线宽，光阻经线与光阻纬线通过交叉区的中心点垂直交叉。
3.根据权利要求2所述的功率MOSFET芯片保护结构制造方法，其特征在于，
光阻经线的交叉区包括中心区、过渡区，光阻纬线的交叉区包括中心区、过渡区，中心区的中心点作为交叉区的中心点，过渡区位于中心区同非交叉区之间，中心区的线宽大于过渡区的线宽。
4.根据权利要求2所述的功率MOSFET芯片保护结构制造方法，其特征在于，中心区的长度等于中心区的线宽。
5.根据权利要求4所述的功率MOSFET芯片保护结构制造方法，其特征在于，光阻经线及光阻纬线的非交叉区的线宽小于场氧化的最大能力值。
6.根据权利要求5所述的功率MOSFET芯片保护结构制造方法，其特征在于，光阻经线及光阻纬线的非交叉区的线宽小于0.45um。
7.根据权利要求5所述的功率MOSFET芯片保护结构制造方法，其特征在于，所述第一层二氧化硅的厚度为400埃；
所述氮化硅的厚度为1500埃；
所述凹槽的深度为5000埃；
所述第二层二氧化硅的厚度为6000埃；
所述第三层二氧化硅的厚度为6000埃。
8.根据权利要求1所述的功率MOSFET芯片保护结构制造方法，其特征在于，所述功率MOSFET芯片为LDMOS芯片。
CN201210296876.6A 2012-08-20 2012-08-20 功率mosfet芯片保护结构制造方法 Active CN103632961B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210296876.6A CN103632961B (zh) 2012-08-20 2012-08-20 功率mosfet芯片保护结构制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210296876.6A CN103632961B (zh) 2012-08-20 2012-08-20 功率mosfet芯片保护结构制造方法

Publications (2)

Publication Number Publication Date
CN103632961A true CN103632961A (zh) 2014-03-12
CN103632961B CN103632961B (zh) 2016-08-10

Family

ID=50213863

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210296876.6A Active CN103632961B (zh) 2012-08-20 2012-08-20 功率mosfet芯片保护结构制造方法

Country Status (1)

Country Link
CN (1) CN103632961B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715019A (ja) * 1993-05-10 1995-01-17 General Motors Corp <Gm> シリコンウェファー表面の微細機械加工方法
EP0660390A2 (en) * 1993-12-23 1995-06-28 International Business Machines Corporation Isolation structure using liquid phase oxide deposition
CN101090169A (zh) * 2006-06-16 2007-12-19 北京大学 Rf mems 开关的互联结构的实现方法
CN102456612A (zh) * 2010-10-27 2012-05-16 上海华虹Nec电子有限公司 半导体集成电感的制作方法及结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715019A (ja) * 1993-05-10 1995-01-17 General Motors Corp <Gm> シリコンウェファー表面の微細機械加工方法
EP0660390A2 (en) * 1993-12-23 1995-06-28 International Business Machines Corporation Isolation structure using liquid phase oxide deposition
EP0660390A3 (en) * 1993-12-23 1997-07-09 Ibm Isolation structure using a deposition of glid from the liquid phase.
CN101090169A (zh) * 2006-06-16 2007-12-19 北京大学 Rf mems 开关的互联结构的实现方法
CN102456612A (zh) * 2010-10-27 2012-05-16 上海华虹Nec电子有限公司 半导体集成电感的制作方法及结构

Also Published As

Publication number Publication date
CN103632961B (zh) 2016-08-10

Similar Documents

Publication Publication Date Title
CN202434522U (zh) 肖特基二极管的终止区沟槽结构
CN104103523A (zh) 一种带u形沟槽的功率器件的制造方法
CN102110717B (zh) 沟槽式金属氧化物半导体场效应晶体管及其制造方法
CN111129157B (zh) 屏蔽栅功率mosfet器件及其制造方法
CN102610560B (zh) 通孔侧壁形貌修饰方法
CN107706102B (zh) 晶圆背面减薄工艺方法
CN103632961A (zh) 功率mosfet芯片保护结构制造方法
CN101752414B (zh) 一种三极管
CN101587293B (zh) 用于降低金属栓塞碟化的光罩、孔布局及方法
CN105590958A (zh) 双沟槽高压屏蔽的横向绝缘栅双极器件及其制备方法
CN101127319A (zh) 减小sti边缘漏电的方法
CN105448981A (zh) 一种vdmos器件及其漏极结构和制作方法
CN101702405B (zh) 一种平面化厚隔离介质形成方法
CN104576539A (zh) 半导体结构形成方法
CN106783952A (zh) 一种沟槽栅igbt器件
CN103066106A (zh) 晶体管隔离结构及其制造方法
CN103400795B (zh) 浅沟槽隔离工艺
CN100561676C (zh) Icp反应器中控制硅槽和二氧化硅厚度的方法
CN105024649B (zh) 硅基低漏电流悬臂梁栅金属氧化物场效应晶体管或非门
CN204632764U (zh) 一种表面栅型静电感应晶体管
CN104008975A (zh) 一种沟槽型功率mos晶体管的制造方法
CN102569387B (zh) 双扩散金属氧化物半导体器件
CN201936886U (zh) 沟槽式金属氧化物半导体场效应晶体管
CN107452628A (zh) 一种超高压横向双扩散金属氧化物半导体及其制造方法
CN101719512A (zh) 高压晶体管及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant