CN1220778A - 集成电路的导体 - Google Patents
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Abstract
IC电路中螺旋电感或线圈(305)的品质因子(Q值)通过腐蚀沟槽(303)部分去除电感(305)下的半导体衬底(301)而得以提高,沟槽中被回填绝缘材料。因此,降低了衬底(301)引起的损耗,增大了电感(305)的谐振频率,扩展了电感的有用工作频率范围。此外,通过利用电路中多层金属结构的最上层金属,进一步降低了损耗和寄生电容。为降低损耗和电容而在金属图案下使用沟槽(303)并不仅限于螺旋电感布线,而是可以用于任何金属线、焊盘等。
Description
本发明涉及低衬底损耗的集成电路(IC)中的电导体和制作这种导体的方法，特别涉及制作螺旋电感的方法以及集成电路电感。
如今，在频率范围为1-2GHz的高速电子应用中使用的是增强型硅双极型、CMOS型和BiCMOS型电路，它们取代了以前只能由元素周期表中Ⅲ-Ⅴ族材料制备的器件。
当制作如谐振器和滤波器等模块时，高频电路通常需要电感元件。所有集成电路共有的一个问题是如何实现具有高品质因子Q和高工作频率的集成电路电感，其中的工作频率受谐振频率的限制。
品质因子，即Q值，是存储能量与损耗能量的比值，对于电感可以用公式Q=2×π×f×L/R计算，其中f是工作频率，L是电感值，R是金属的电阻损耗，计算中没有考虑任何由衬底引入的寄生损耗。
由于衬底导电特性的影响，电感的Q值会降低。通过选择性地去除电感下面的硅，可以获得更高的Q值和更高的谐振频率。利用这种去除工艺可以使Q值增加两倍。去除工艺是按照硅刻蚀工艺进行的，给出一个几百微米宽的空气隙，见J.Y.C.Chang,A.A.Abidi,M.Gaitan,“Large Suspended Inductor on Silicon and Their Use ina 2μm CMOS RF Amplifier”IEEE Transactions on Electron DevicesVol.40,No.5,p.246,May 1993，但是这种去除工艺在大规模生产中是行不通的，或者说与硅IC工艺不兼容。
在硅片上制作集成电路的工艺方法的最新进展允许制作单位集成电路面积电感值更高、损耗更低的电感结构，因为降低了电路的尺寸并使用多金属层，利用厚氧化层以便更好地将电感与衬底隔离。由于金属的电阻和制作IC衬底的损耗，所以损耗仍然很大。利用处理硅晶片的现有方法很难在1-2GHz的频率范围内获得Q值高于5-10的电感元件。
电感元件通常设计为方形螺旋金属条，例如见N.M.Nguyen,R.G.Meyer,“Si IC-Compatible Inductor and LC Passive Filter”,IEEEJournal of Solid-State Circuits Vol.25,No.4,p.1028,August1990。此外，IC通常包含多金属层，现在多达五层的金属层在复杂的超大规模集成(VLSI)电路中是很常见的。螺旋结构至少需要两层金属层，一层用于该螺旋，一层用于闭合结构，即形成一个从螺旋中心到电感边缘上的输出端的导体通路。由于最顶层金属层的厚度较大，所以该层的电阻通常较低，因此应当使用这一金属层。
利用圆形螺旋，对于相同的电感值可以使电阻值降低10％，使相同幅值形成的电感的Q值增加。这种电路结构不适用于计算机辅助设计(CAD)中使用的通用软件，但是可以利用八边形结构替代圆形结构，而不会增加电感的电阻值，见S.Chaki,S.Aono,N.Andoh,Y.Sasaki,N.Tanino,“Loss Reduction of a Spiral Inductor”,Technical Report of IEICE,p.61 ED93-166,MW93-123,1CD93-181(1994-01)。
一种较好的降低电阻方法是在相邻层中制作具有平行螺旋通路的电感，例如并联最顶层金属层。这样，电感的Q值可以增加1.5-2倍，其代价是降低了谐振频率，因为隔离层的厚度减小了。通过增加螺旋的圈数，电感值可以做得很大。然而，电感螺旋对衬底的电容同样会增加，导致谐振频率降低，限制了电感的可用工作频率范围。
因此，美国专利5,446,311描述了一种具有制作在多金属层中的电感的结构，以便降低电感电阻。
此外，日本专利申请JP A 07-106 514公开了一种与美国专利5,446,311描述的结构类似的结构，其中通过制作具有形成在不同金属层中的两个螺旋金属通路的电感，降低了静电电容引起的损耗，同时增加了Q值，电感由第三层连接。
现代IC工艺使用深槽来隔离器件。这种槽的优点是降低了寄生电容，减小了器件间距。利用干法刻蚀，再补填氧化物和未掺杂的多晶硅或绝缘材料，可以获得深5-20μm、宽1-2μm的槽。补填工艺之后，在衬底表面覆盖一层补填材料，因此表面基本上是平坦的，这样金属层可以毫无限制的覆盖在槽上。
美国专利5,336,921和5,372,967同样描述了一种在垂直槽中制作电感的方法。所述电感的用途在于通过提供一种在槽中制作呈电感线圈形的垂直电感的方法来解决集成电路中的传统水平电感所遭遇的一些问题。
此外，美国专利5,095,357公开了一种直接集成在半导体集成电路中的、具有低寄生电容的电感结构。
本发明的一个目的是提供一种能用简单方式获得低损耗的导体的方法。
本发明的另一个目的是获得一种集成电路结构，该结构有可能获得具有高Q值的电感。
利用位于螺旋电感结构下方并填充隔离材料的槽可以实现这些和其它目的，其中的槽增加了金属到半导电衬底的有效距离。因此，降低了集成器件的衬底损耗和对衬底的电容。相应地增加了电感的Q值和谐振频率。
在只有两层金属层的情况下，填充槽足以获得可接受的Q值和谐振频率。
在另一种具有多层金属层通常为四到五层的情况下，螺旋应当布置在最顶层金属层中，这进一步降低了已经被衬底中的填充槽降低了的对衬底的寄生电容，并给出更高的自谐振频率。最顶层通常具有最小的薄片电阻，这同样会使Q值增加。
降低了的衬底电容还可以用来并联上金属层，例如用于制作螺旋的、从衬底数起的第三和第四金属层，用于制作穿接的、从衬底数起的第二层金属层，由此又可以使Q值增加1.5-2倍。
可以在任何金属线或金属焊盘下使用这种槽，以便降低寄生电容和衬底损耗。
另外，如果使用新型Si-IC工艺，那么不需要改变任何工艺或增加额外的工艺步骤就可以实现这种结构。
因此，在制作集成电路电感或包含电感的集成电路的方法中，电感制作在半导电或半绝缘衬底上或在其中，特别是通过在硅衬底上淀积或涂敷各种层来制作。电感通常包含基本上在一个或多个平面例如基本上平行的平面内延伸的电导体通路结构。在制作导体通路之前，特别是在电感金属通路施加或淀积在衬底上之前，在衬底中刻蚀出从衬底表面的适当位置开始延伸的槽。槽的位置应保证电感通路位于槽的上方或靠近槽，保证槽将截断衬底材料内部的假想电流通路，当使用电感并有电流从其中流过时，在衬底中没有槽，因此，这种槽结构将消弱或阻碍衬底内部的电流。槽填充电绝缘材料，特别是介电材料或半导电材料，以便在制作导体通路的后续工艺步骤中得到基本平坦的表面。
然后优选地配置槽的位置，使槽占据电感下面的最大可能面积，即槽可以紧密地分布。同样，槽优选地配置在基本平行的槽结构中或网状结构中。
因此，在大多数情况下，具有集成在其内部的电感的集成电路包含导电性比衬底差或弱的材料构成的薄板，这种“板”是上述的填充槽。板配置在衬底中导体通路的某些区域，例如在电感通路的下方，但是在导体通路平面之间和电感通路的上方具有板的结构在复杂多层结构中是可行的。在任何情况下，板可以配置得基本上垂直于导体通路平面或者具有任何其它适宜的几何结构，以便使从导体中的一个位置到另一个位置的不期望的电流通路，在使用电路时和期望的电流在导体通路中流动时，足够地长以使这些电流通路具有大电阻，这种结构显著地降低了这些电流。
由此，板可以基本上配置得相互平行，至少对于所有板中一部分板是这样的。因此，当沿导体通路方向看时，板可以配置在由两个平行板子集形成的网状结构中。板具有适当的厚度以便有效地切断衬底内部的电流通路，限制衬底中的电流使其在衬底内部只具有长通路。例如，对于典型的板材料，板的厚度可以基本上等于导体通路的厚度。板的宽度或深度，如从导体通路所看到的，应当足以限制衬底内部的电流通路。然后，板还优选地紧密地排列以便具有致密或紧凑的间隔，这样相邻板之间的间隔很小，这同样限制了电流通路，由此限制了在衬底材料内部从导体上的紧密设置的一个位置到另一个位置的电流。例如，间隔可以是板厚度的2倍或几倍，例如5倍。这还可以按下述方式进行，即板或槽配置得占据最大可能区域，当从电感所看到时，然而每个板的剖面面积很小，如在该视图中所看到的。
上述的集成电路通常包含制作在半导电或半绝缘衬底上或在其中的金属导体，特别是在硅衬底中，导体例如是电感通路的一部分。同样，板或槽可以配置在邻近上述导体的一个或数个区域中，以便降低导体到衬底的损耗。例如，上述的板可以配置得基本上与导体平面或其中的电流通路平面垂直。板可以是配置得横跨金属导体中的电流通路、并优选地沿基本上垂直于电流通路的方向和/或导体的纵向方向延伸的填充槽。
现在将参照附图详细地描述本发明，其中：
图1是从利用现有技术制作的集成电路电感的顶部看到的高度简化的矩形螺旋结构，
图2a和2b是图1的电感的剖面图，
图3是集成电路电感的剖面图，
图4是用于衬底的槽的图案，
图5是在金属导体线下面的槽的图案。
图1表示现有技术形成电感的矩形螺旋结构。在这种情况下，通过多个矩形圈的螺旋导电通路，将电感制作在从底层数起的第四层，即最顶层金属层101中，圈数通常在5和10之间。低层金属层103，在该情况下是第三层，通过穿接来闭合螺旋结构。
图1的电感结构还显示在图2a和2b的剖面视图中，剖面是分别沿图1中线a-a和b-b截取的。因此，图2a显示了形成矩形圈的第四金属层金属201。在金属螺旋201的下面，有一层施加在硅衬底205上的氧化层203。金属层的厚度通常在1-2μm之间，氧化层的厚度通常是6μm，导体通路的宽度约为5μm，相邻通路之间的距离与通路的宽度具有相同的幅值。
在沿图1中的线b-b截取的剖面视图2b中，还显示了第三金属层207。第三金属层207构成闭合电感线圈的导电穿接。第四金属层201和第三金属层通过导电连接端子209连接在一起。这些连接端子可以利用刻蚀和金属化在独立步骤中制作，或者，首先制作适宜的孔、然后在孔中填充第四层材料来制作连接端子。
图3显示了具有增强的绝缘性能的电感305的剖面图，电感通路制作在最顶层，即硅衬底301上的第四金属层。然而，在硅衬底301上制作结构之前，需要在硅衬底301上执行用于制作槽的刻蚀操作，接着向槽中填充绝缘材料，即电导率比衬底低的材料。补填槽303用来增加电感的金属层到半导电衬底的有效距离。因此，降低了衬底损耗和衬底电容。相应地，增加了电感的Q值和自谐振频率。
槽可以基本上按照在现代IC工艺中实现器件绝缘的传统方法制作。由此，深且窄的槽可以利用干法刻蚀并利用绝缘材料例如二氧化硅、未掺杂的多晶硅或绝缘材料填充刻蚀空隙来制作。在补填工艺中产生的衬底表面仍基本上是平坦的。槽的宽度大约为1-2μm，深度大约为5-20μm。相邻槽之间的衬底材料宽度应尽可能地小，例如2-4μm。槽配置成适当的图案以便跨越上面的导体通路。
图4显示了从已经刻蚀出优选槽图案403的衬底401上面看到的部分视图。然后，在电感下面使用槽图案以便降低衬底损耗。该图案包含第一组相互平行、间隔相等的几个相同的直槽，和第二组相互平行、间隔相等的几个相同的直槽，第二组中的槽与第一组中的槽垂直。槽应当总是足够长并使其能够越过最外层电感线圈进入到环绕电感的自由材料中。然而，使用的槽图案可以具有任意的网状外形，通常期望它能够尽可能多地去除衬底。
最后，图5显示了如何将在此描述的方法应用到另一种应用中。在这种情况下，槽501刻蚀在金属线503的下面以便降低寄生电容和衬底损耗。槽可以具有与上述相同的尺寸，它们配置得基本上成直角地从下面跨越导电通路。它们可以对称地位于导体通路的下面，并如所期望地或尽可能地延长通路的每个侧边，例如4-10μm。这种槽结构或图3中的优选网状结构还可以用来降低焊盘损耗。
Claims (14)
1．一种集成电路，包含在半导电或半绝缘衬底特别是在硅衬底上或在其中形成的金属导体，其特征在于薄板材料是导电性比衬底差或弱的导体，该薄板配置在衬底中的导体区域，板特别是衬底中位于导体下面并填充电绝缘材料特别是绝缘或半导电材料的槽，板配置得基本上垂直于导体平面或其中的电流通路平面，特别是配置得跨越导体中的电流通路并优选地沿基本上垂直于电流通路和/或导体纵向的方向延伸。
2．根据权利要求1的电路，其特征在于板配置得基本上相互平行。
3．根据权利要求1-2之一的电路，其特征在于板是紧凑配置的，这样相邻板之间的间隙很小，优选地等于板厚度的两倍或几倍，特别是槽配置得占据导体下面的最大可能区域。
4．根据权利要求1-3之一的电路，其特征在于板配置成网状结构。
5．一种在集成电路中制作低衬底损耗导体的方法，包括：
-在衬底上施加金属导体之前，在衬底中刻蚀出槽，
-然后用电隔离材料特别是绝缘材料或半导电材料或导电性比衬底更差的材料填充槽，其特征在于在刻蚀槽的过程中，槽的纵向配置得跨越金属导体中的电流通路，特别是沿着基本上垂直于通路和/或导体纵向的方向延伸。
6．一种制作在半导电衬底或半绝缘衬底特别是硅衬底上或在其中的集成电路中的电感，包含在一个或多个相互平行的平面内延伸的导体通路结构，其特征在于薄板材料是导电性比衬底更差或弱的导体，该薄板配置在衬底中的导体通路区域中，特别是该板是衬底中位于电感通路下面并填充电隔离材料特别是绝缘或半导电材料的槽。
7．根据权利要求6的电感，其特征在于板配置得基本上垂直于一个或多个导体通路平面。
8．根据权利要求6或7之一的电路，其特征在于板配置得基本上相互平行。
9．根据权利要求6-8之一的电路，其特征在于板的宽度基本上等于导体通路的宽度。
10．根据权利要求6-9之一的电路，其特征在于板是紧凑配置的，这样相邻槽之间的间隙很小，优选地等于槽宽度的两倍或几倍。
11．根据权利要求6-10之一的电路，其特征在于板配置成网状结构。
12．在半导电或半绝缘衬底特别是硅衬底上或在其中制作集成电路电感的方法，电感具有增加的Q值并包含在一个或多个基本平行的平面内延伸的电导体通路结构，其特征在于，
-在制作导体通路之前，特别是在衬底上施加电感通路之前，在衬底中的这些位置上刻蚀出槽，
-然后用电隔离材料特别是绝缘材料或半导电材料或导电性比衬底更差的材料填充槽，
13．根据权利要求12的方法，其特征在于槽配置得占据电感下面的最大可能区域。
14．根据权利要求12或13之一的电路，其特征在于槽配置成基本平行的槽结构或网状结构。
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