DE19944306B4 - Integrierte Halbleiterschaltung mit integrierter Spule und Verfahren zu deren Herstellung - Google Patents

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Abstract

Integrierte Halbleiterschaltung mit auf einem ersten Flächenbereich eines Halbleitersubstrats (1) angeordneten Gräben und mit einer über einem zweiten Flächenbereich angeordneten Spule (2), wobei die Gräben mit einem isolierenden Material gefüllt und im Vergleich zu der Größe des zweiten Flächenbereichs schmal sind, wobei
in dem zweiten Flächenbereich unter der Spule (2) eine aus weiteren schmalen Gräben gebildete Halbleiter-Grabenstruktur (3) angeordnet ist, die ebenfalls mit dem isolierenden Material gefüllt ist, welches außerdem eine isolierende Schicht (4) oberhalb der Halbleiter-Grabenstruktur (3) bildet, und wobei die Spule (2) auf der isolierenden Schicht (4) angeordnet ist.

Description

  • Die Erfindung betrifft eine integrierte Halbleiterschaltung mit auf einem ersten Flächenbereich eines Halbleitersubstrats angeordneten Gräben und mit einer über einem zweiten Flächenbereich angeordneten Spule, wobei die Gräben mit einem isolierenden Material gefüllt und im Vergleich zu der Größe des zweiten Flächenbereichs schmal sind. Die Erfindung betrifft ferner ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung, bei dem auf einem ersten Flächenbereich eines Halbleitersubstrats Gräben angeordnet werden und über einem zweiten Flächenbereich eine Spule ausgebildet wird, die im Vergleich zu der Größe des zweiten Flächenbereichs schmal ist, und wobei die Gräben mit einem isolierenden Material gefüllt werden.
  • Aus der Druckschrift US 5,717,243 A st eine integrierte Halbleiterschaltung mit integrierter Spule bekannt, wobei auf einem Halbleitersubstrat eine dielektrische Schicht und darauf eine planare Spiralspule angeordnet ist.
  • Bei der Integration miniaturisierter Spulen in integrierten Halbleiterschaltungen entsteht zwischen der Spule, die meist als Spirale in der obersten Metallschicht ausgebildet ist, und dem Halbleitersubstrat eine unerwünschte Kopplung, die die Funktion der Halbleiterschaltung beeinträchtigt. Zum einen werden in dem Flächenbereich des Substrats unterhalb der Spule durch das von der Spule erzeugte Magnetfeld elektrische Wirbelströme verursacht, zum anderen entsteht durch das elektrische Potential der durch die Spule fließenden Ströme eine parasitäre, d.h. unerwünschte kapazitive Kopplung zwischen Spule und Substrat.
  • Ein Weg zur Reduzierung dieser Kopplung besteht darin, dass ein Halbleitersubstrat verringerter Substratdotierung ausgewählt wird, was jedoch aufgrund der dann größeren Raumladungszonen größere Abmessungen und Abstände zwischen den integrierten Bauelementen erfordert.
  • Eine weiterer Weg zur Verbesserung einer Entkopplung ist aus der JP 11-233727 A bekannt, bei der unterhalb der Spule eine Isolations-Grabenstruktur in einem Halbleitersubstrat durch Oxidation einer Halbleiter-Grabenstruktur ausgebildet wird, die anschließend mit einem Halbleitermaterial (Polysilizium) 20 aufgefüllt wird. Zur Isolierung von der Spule wird das aufgefüllte Halbleitermaterial abschließend durch eine weitere Isolierschicht abgedeckt.
  • Ferner ist es aus den Druckschriften WO 97 45873 A1 und US 5 742 091 A bekannt, eine separate Feldoxidschicht über den mit dielektrischem Material gefüllten Gräben unterhalb der Spule zu verwenden.
  • Ein anderer Weg besteht darin, zwischen dem Halbleitersubstrat und der Spule möglichst dicke Schichten von Oxiden oder anderen Isolatoren anzuordnen. Integrierte Spulen werden jedoch ohnehin in die oberste Metallage hineinstrukturiert; eine weitere Entfernung der Spule von dem Substrat wäre nur mit hohem Kostenaufwand zur Abscheidung noch dickerer Oxidschichten erreichbar. Auf eine Einbringung zusätzlicher massiver Oxidschichten unterhalb der Schichtstruktur, d.h. im Substrat selbst wird ebenfalls aus Kostengründen verzichtet; das Aufwachsen von Schichten einer Dicke von mehreren Mikrometern vor der Strukturierung der integrierten Schaltung selbst bringt einen nicht vertretbaren Arbeits- und Kostenaufwand mit sich.
    •
  • Es ist daher die Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltung und ein Verfahren zu deren Herstellung bereitzustellen, um wirksam, aber kostengünstig eine verbesserte Entkopplung von Spule und Substrat zu erreichen.
  • Diese Aufgabe wird hinsichtlich der Halbleiterschaltung durch die Merkmale des Patentanspruchs 1 gelöst. Hinsichtlich des Verfahrens wird die Aufgabe durch die Maßnahmen des Patentanspruchs 8 gelöst.
  • Bipolar- oder BICMOS-Schaltungen weisen zwischen Bipolar-Transistoren als „Deep Trenches" bezeichnete tiefe Gräben auf, die zur gegenseitigen Isolation der Transistoren dienen.
  • Diese Gräben werden im Laufe des Herstellungsprozesses zunächst geätzt und dann mit einem Isolator, in der Regel einem Bor und Phosphor enthaltendem Silikatglas (BPSG), gefüllt. Dieser Isolator wird isotrop abgeschieden und lagert sich in den tiefen, aber schmalen Gräben gleichzeitig am Boden und an den Seiten ab. Die Gräben werden dabei durch seitliches Zuwachsen verschlossen, wobei die Schichtdicke des abzuscheidenden Isolators lediglich die halbe Grabenbreite leicht überschreiten muss.
  • Erfindungsgemäß wird ausgenutzt, dass bei dieser Technik relativ tiefe Gräben von beispielsweise 4 μm durch Abscheidung verhältnismäßig dünner Schichten gefüllt werden können. Daher wird erfindungsgemäß der Substratbereich unterhalb der Spule mit einem Gitter oder Netzwerk isolierter oder miteinander verbundener schmaler Gräben versehen, die zunächst geätzt und dann durch isotrope Abscheidung gefüllt werden. Im Gegensatz zu einer ganzflächigen Ätzung des zweiten Flächenbereichs unterhalb der Spule, bei der der einzubringende Isolator über die gesamte Ätztiefe vom Boden her aufgefüllt werden müßte, genügt zum Auffüllen der erfindungsgemäßen, aus schmalen Gräben gebildeten Grabenstruktur die Abscheidung einer Schicht der Dicke einer halben Grabenbreite. So wird ein verhältnismäßig tiefer Bereich unterhalb der Spule zusätzlich mit einem Isolator gefüllt. Aufgrund der gitter- oder netzförmigen Struktur des Isolators können sich in den verbleibenden Substratbereichen keine allzu hohen Wirbelströme ausbilden. Auch die Kapazität des durch die Spule und das Halbleitersubstrat gebildeten Kondensators wird durch die tiefe Einbringung des Isolators deutlich vermindert. Beides führt zur gewünschten weitgehenden Entkopplung von Spule und Halbleitersubstrat, die keinerlei Zusatzaufwand erfordert, da die zur Fertigung von Deep Trenches verwendeten Prozessschritte lediglich zur Strukturierung des Flächenbereiches unterhalb der zu integrierenden Spule eingesetzt werden.
  • Bevorzugte Ausführungsformen der integrierte Halbleiterschaltung sehen vor, dass die Grabenstruktur ein Liniengitter paralleler Gräben oder ein Netz sich kreuzender Gräben ist. Das isolierende Material, mit dem die Grabenstruktur gefüllt wird, ist vorzugsweise BPSG. Typische Breiten der Gräben sowohl der Grabenstruktur als auch im ersten Flächenbereich liegen zwischen 0,5 und 1,5 μm. Weitere Ausführungsformen sehen vor, dass die Gräben in dem ersten Flächenbereich zwischen Bipolar-Transistoren angeordnete Deep Trenches sind und dass die Spule eine parallel zur Oberfläche des Halbleitersubstrats verlaufende Spirale ist.
  • Bevorzugte Ausführungsarten des Verfahrens sehen vor, dass die Gräben in dem ersten Flächenbereich und die Halbleiter-Grabenstruktur gleichzeitig geätzt werden.
  • Die Erfindung wird nachstehend anhand der 1 und 2 beschrieben.
    •
  • 1 zeigt ein Halbleitersubstrat 1 mit einer über einer Oxidschicht 4 ausgebildeten Spirale 2, die bei Stromfluss Wirbelströme und kapazitive Kopplungen im bzw. zum Halbleitersubstrat 1 erzeugt. Zur Dämpfung dieser Kopplungen bietet sich an, in dem unter der Spule befindlichen Flächenbereich 5 das leitfähige Halbleitersubstrat 1 durch ein anderes Material zu ersetzen. Ein solches massives Gebiet 5 lässt sich jedoch nur füllen, wenn über die gesamte Tiefe dieses Gebietes eine Schicht abgeschieden wird, was aus Kostengründen nicht vertretbar ist. Zudem müsste ein auf diese Weise eingebrachter Isolator auf dem Rest der Substratoberfläche wieder entfernt werden. Erfindungsgemäß wird daher das Gebiet 5 nicht komplett aufgefüllt, sondern eine Halbleiter-Grabenstruktur aus vielen schmalen, aber tiefen Gräben erzeugt, wie in 1b dargestellt. Die schmalen Gräben 3 können im Rahmen der Fertigung von Deep Trenches durch Abscheiden sehr dünner Schichten gefüllt werden. Sie bewirken eine annähernd gleich gute Entkopplung von Spule 2 und Halbleitersubstrat 1 wie der massive Bereich 5 in 1a.
  • Die 2a und 2b zeigen beispielhaft zwei einfach herstellbare Halbleiter-Grabenstrukturen aus einem Gitter paralleler Gräben 3 oder einem Netz sich kreuzender Gräben 3. Die Strukturierung von Substratbereichen unterhalb von Spulen 2 bietet sich nicht ausschließlich, jedoch insbesondere bei solchen integrierten Halbleiterschaltungen an, die zur Isola tion ihrer Bauelemente ohnehin schmale, isotrop aufgefüllte Gräben 3 enthalten.

Claims (15)

  1. Integrierte Halbleiterschaltung mit auf einem ersten Flächenbereich eines Halbleitersubstrats (1) angeordneten Gräben und mit einer über einem zweiten Flächenbereich angeordneten Spule (2), wobei die Gräben mit einem isolierenden Material gefüllt und im Vergleich zu der Größe des zweiten Flächenbereichs schmal sind, wobei in dem zweiten Flächenbereich unter der Spule (2) eine aus weiteren schmalen Gräben gebildete Halbleiter-Grabenstruktur (3) angeordnet ist, die ebenfalls mit dem isolierenden Material gefüllt ist, welches außerdem eine isolierende Schicht (4) oberhalb der Halbleiter-Grabenstruktur (3) bildet, und wobei die Spule (2) auf der isolierenden Schicht (4) angeordnet ist.
  2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiter-Grabenstruktur (3) ein Liniengitter paralleler Gräben ist.
  3. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiter-Grabenstruktur (3) ein Netz sich kreuzender Gräben ist.
  4. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das isolierende Material BPSG ist.
  5. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Gräben 0,5 bis 1,5 μm breit sind.
  6. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Gräben in dem ersten Flächenbereich zwischen Bipolar-Transistoren angeordnete Deep Trenches sind.
  7. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Spule (2) eine parallel zur Oberfläche des Halbleitersubstrats (1) verlaufende Spirale ist.
  8. Verfahren zur Herstellung einer integrierten Halbleiterschaltung nach Anspruch 1, bei dem auf einem ersten Flächenbereich eines Halbleitersubstrats (1) Gräben angeordnet werden und über einen zweiten Flächenbereich eine Spule (2) ausgebildet wird, wobei die Gräben im Vergleich zu der Größe des zweiten Flächenbereichs schmal sind, und bei dem die Gräben mit einem isolierenden Material gefüllt werden, und wobei in dem zweiten Flächenbereich vor dem Ausbilden der Spule (2) eine Halbleiter-Grabenstruktur (3) aus weiteren schmalen Gräben in das Halbleitersubstrat (1) geätzt wird und gleichzeitig mit den schmalen Gräben in dem ersten Flächenbereich durch eine isotrope Abscheidung mit dem isolierenden Material gefüllt wird.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Gräben in dem ersten Flächenbereich und die Halbleiter-Grabenstruktur (3) gleichzeitig geätzt werden.
  10. Verfahren nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass die Halbleiter-Grabenstruktur (3) durch eine Vielzahl paralleler Gräben ausgebildet wird.
  11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass die Halbleiter-Grabenstruktur (3) aus einer Vielzahl sich kreuzender Gräben ausgebildet wird.
  12. Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass als isolierendes Material BPSG aufgefüllt wird.
  13. Verfahren nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, dass die Gräben mit einer Breite von 0,5 bis 1,5 μm ausgebildet werden.
  14. Verfahren nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, dass als Gräben in dem ersten Flächenbereich zwischen Bipolar-Transistoren Deep Trenches ausgebildet werden.
  15. Verfahren nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, dass als Spule (2) eine parallel zur Oberfläche des Halbleitersubstrats (1) verlaufende Spirale ausgebildet wird.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10041691A1 (de) 2000-08-24 2002-03-14 Infineon Technologies Ag Halbleiteranordnung
CN114823638A (zh) * 2022-04-27 2022-07-29 电子科技大学 一种低寄生电容集成电感结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997045873A1 (en) * 1996-05-31 1997-12-04 Telefonaktiebolaget Lm Ericsson Conductors for integrated circuits
US5717243A (en) * 1996-04-24 1998-02-10 Harris Corporation Integrated circuit with an improved inductor structure and method of fabrication
US5742091A (en) * 1995-07-12 1998-04-21 National Semiconductor Corporation Semiconductor device having a passive device formed over one or more deep trenches
JPH11233727A (ja) * 1997-12-27 1999-08-27 Korea Electronics Telecommun シリコン基板上のインダクタ装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144784A (ja) * 1996-11-11 1998-05-29 Nec Corp 半導体装置及びその製造方法
DE19847440A1 (de) * 1997-12-22 1999-06-24 Inst Halbleiterphysik Gmbh Integrierte Schaltung mit verringerten parasitären kapazitiven Einflüssen und Verfahren zu ihrer Herstellung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5742091A (en) * 1995-07-12 1998-04-21 National Semiconductor Corporation Semiconductor device having a passive device formed over one or more deep trenches
US5717243A (en) * 1996-04-24 1998-02-10 Harris Corporation Integrated circuit with an improved inductor structure and method of fabrication
WO1997045873A1 (en) * 1996-05-31 1997-12-04 Telefonaktiebolaget Lm Ericsson Conductors for integrated circuits
JPH11233727A (ja) * 1997-12-27 1999-08-27 Korea Electronics Telecommun シリコン基板上のインダクタ装置及びその製造方法

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Publication number Publication date
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