TW202339144A - 電子封裝件及其製法 - Google Patents

電子封裝件及其製法 Download PDF

Info

Publication number
TW202339144A
TW202339144A TW111111159A TW111111159A TW202339144A TW 202339144 A TW202339144 A TW 202339144A TW 111111159 A TW111111159 A TW 111111159A TW 111111159 A TW111111159 A TW 111111159A TW 202339144 A TW202339144 A TW 202339144A
Authority
TW
Taiwan
Prior art keywords
circuit structure
electronic package
layer
sheets
ground layer
Prior art date
Application number
TW111111159A
Other languages
English (en)
Other versions
TWI796180B (zh
Inventor
周庭暘
姜亦震
江東昇
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW111111159A priority Critical patent/TWI796180B/zh
Priority to CN202210355197.5A priority patent/CN116845050A/zh
Priority to US17/748,920 priority patent/US20230307339A1/en
Application granted granted Critical
Publication of TWI796180B publication Critical patent/TWI796180B/zh
Publication of TW202339144A publication Critical patent/TW202339144A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Containers And Plastic Fillers For Packaging (AREA)

Abstract

一種電子封裝件，其製法係於第一線路結構上形成複數導電柱及設置電子元件，再以包覆層包覆該複數導電柱及該電子元件，之後，形成第二線路結構於該包覆層上，以令該複數導電柱電性連接該第一線路結構與第二線路結構，且該電子元件電性連接該第一線路結構，其中，於該第一線路結構與第二線路結構中配置有扇出型線路重佈層，且於該第二線路結構中配置有至少一接地層，該接地層係包含複數陣列排設之片體，使每二相鄰之該片體之間設置有至少一溝槽，俾藉由該接地層的片體及溝槽之設計，以提升該第二線路結構的撓性。

Description

電子封裝件及其製法
本發明係有關一種電子封裝件及其製法，尤指一種具有接地層之電子封裝件及其製法。
隨著近年來可攜式電子產品的蓬勃發展，各類相關產品逐漸朝向高密度、高性能以及輕、薄、短、小之趨勢而走，各式樣封裝堆疊(package on package，簡稱PoP)製程也因而配合推陳出新，以期能符合輕薄短小與高密度的要求。
如圖1所示，係為習知封裝堆疊裝置1的剖視示意圖，該封裝堆疊裝置1包括兩相疊之封裝結構1a,1b。
下方之封裝結構1a係包含具有相對之第一表面11a及第二表面11b之第一基板11、覆晶結合該第一基板11之第一電子元件10、設於該第一表面11a上之電性接觸墊111、形成於該第一基板11上以包覆該第一電子元件10之第一封裝膠體13、形成於該第一封裝膠體13之開孔130中之電性接觸墊111上之銲錫材114、以及設於該第二表面11b上用於結合銲球14之植球墊112。
上方之封裝結構1b係包含第二基板12、以打線方式結合於該第二基板12上之複數第二電子元件15a,15b、及形成於該第二基板12上以包覆該複數第二電子元件15a,15b之第二封裝膠體16，以令該第二基板12藉由該銲錫材114疊設且電性連接於該第一基板11之電性接觸墊111上。
惟，習知封裝堆疊裝置1中，由於該第一基板11與第二基板12間之結構及材料性質差異，導致於製程過程中該第一基板11與第二基板12容易發生翹曲(warpage)。
再者，習知第一基板11與第二基板12均採用傳統封裝基板規格，其具有核心層，致使該第一基板11與第二基板12之板厚難以縮減，而無法有效降低該封裝堆疊裝置1之整體封裝高度。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：包覆層，係具有相對之第一表面與第二表面；第一線路結構，係設於該包覆層之第一表面上，並配置有扇出型線路重佈層；第二線路結構，係設於該包覆層之第二表面上，並配置有扇出型線路重佈層；複數導電柱，係嵌埋於該包覆層中且電性連接該第一線路結構與第二線路結構；電子元件，係設於該第一線路結構上並嵌埋於該包覆層中且電性連接該第一線路結構或第二線路結構；以及至少一接地層，係設於該第一線路結構及該第二線路結構之至少一者中，其中， 該至少一接地層係包含複數陣列排設之片體，每二相鄰之該片體之間設置有至少一溝槽。
本發明亦提供一種電子封裝件之製法，係包括：於第一線路結構上形成複數導電柱及設置電子元件；形成包覆層於該第一線路結構上以包覆該複數導電柱及該電子元件；以及形成一第二線路結構於該包覆層上，以令該複數導電柱電性連接該第一線路結構與第二線路結構，且令該電子元件電性連接該第一線路結構或第二線路結構，其中，於該第一線路結構與第二線路結構中係配置有扇出型線路重佈層，且於該第一線路結構及該第二線路結構之至少一者中設置有至少一接地層，該至少一接地層係包含複數陣列排設之片體，且每二相鄰之該片體之間設置有至少一溝槽。
前述之電子封裝件及其製法中，該第一線路結構及該第二線路結構之至少一者中係設有複數層該接地層，且相鄰兩層該接地層的該片體之位置係上下對應，並使相鄰兩層該接地層之該溝槽於垂直方向不重疊。進一步，還包括分別對應該複數片體且設置於相鄰兩層該接地層之間的複數導電體，且相鄰兩層該接地層的該片體藉由該複數導電體之至少其中一者電性連接。
前述之電子封裝件及其製法中，每一該片體具有至少一開孔。例如，該第一線路結構及該第二線路結構之至少一者中係設有複數層該接地層，且相鄰兩層該接地層的該片體之位置係上下對應，並使相鄰兩層該接地層之該開孔於垂直方向不重疊。或者，該至少一開孔的總面積佔各該片體外邊輪廓之垂直投影之面積的至少10%以上。
前述之電子封裝件及其製法中，該至少一溝槽係設置於其對應各該片體之邊緣的中央位置。
前述之電子封裝件及其製法中，該複數片體之相鄰兩者之間設置有複數陣列排設之溝槽。
前述之電子封裝件及其製法中，該複數片體之間所形成之複數該溝槽係相互連通而於對應各該片體之邊角處位置形成類十字形槽孔。進一步，相鄰之該類十字形槽孔之間設置有陣列排設且位置對應該片體之邊緣的中央位置之複數溝槽。
前述之電子封裝件及其製法中，該複數片體為矩形，且該至少一溝槽的總長度佔其對應之各該片體之平行該至少一溝槽長度的邊緣的邊長的至少60%以上。
前述之電子封裝件及其製法中，該複數片體為矩形，且該至少一溝槽的總寬度佔其對應之各該片體之平行該至少一溝槽寬度的邊緣的邊長的至少1%以上。
由上可知，本發明之電子封裝件及其製法中，主要藉由該扇出型線路重佈層製作該第一與第二線路結構，以取代傳統具有核心層之封裝基板，故相較於習知技術，本發明之電子封裝件能有效降低整體之封裝高度。
再者，本發明藉由該接地層的片體、開孔及溝槽之設計，以提升整體線路結構的撓性，故相較於習知技術，本發明之電子封裝件可具有較佳的翹曲控制表現，以提升後續封裝模組設於該第二線路結構上的結合良率。
1:封裝堆疊裝置
1a,1b:封裝結構
10:第一電子元件
101:導電矽穿孔
11:第一基板
11a:第一表面
11b:第二表面
111,262:電性接觸墊
112:植球墊
114:銲錫材
12:第二基板
13:第一封裝膠體
130:開孔
14:銲球
15a,15b:第二電子元件
16:第二封裝膠體
2:電子封裝件
20:第一線路結構
200,260:介電層
201,261:線路重佈層
203:絕緣保護層
21:電子元件
21a:作用面
21b:非作用面
210:電極墊
212:底膠
22:導電凸塊
23:導電柱
23b:端面
24,54:接地層
24a,71a,72a:片體
24b,54b,84a,84b,94a,94b:連接段
24c,54c:外緣
240,710,720:開孔
241,441,541,641,711,721,811,821,911,921:溝槽
25:包覆層
25a:第一表面
25b:第二表面
26:第二線路結構
27:導電元件
28:封裝模組
280:銲錫材料
29:輔助功能元件
34a:圖案化銅面
34b:片狀銅面
540:橋接線
71:第一接地層
72:第二接地層
73:導電體
8:電子裝置
9:承載板
90:離形層
91:黏著層
L,L’,W,W’:邊長
D,D1,D2,D3,D3’,D4,D4’,D5,D5’,L1,L2,L3:長度
R,R1,R2,R3,R3’,R4,R4’,R5,R5’,R6,R6’,R7,R7’,R8,R8’:寬度
R9,R9’,R10,R10’,W1:寬度
P,X1,X2,Z1,Z2:類十字形槽孔
Y:直線狀槽孔
P1,P2:邊緣
T:開口
S:切割路徑
圖1係為習知封裝堆疊裝置之剖視示意圖。
圖2A至圖2F係為本發明之電子封裝件之第一實施例之製法之剖視示意圖。
圖2G係為圖2F之應用之剖視示意圖。
圖3A係為圖2C之局部上視示意圖。
圖3B係為圖2C之另一態樣之上視示意圖。
圖4A至圖4C係為圖3A之其它態樣之平面上視示意圖。
圖5係為本發明之電子封裝件之第二實施例之局部上視示意圖。
圖6係為圖5之另一態樣之平面上視示意圖。
圖7A係為本發明之電子封裝件之第三實施例之局部剖視示意圖。
圖7B係為圖7A之上視分解示意圖。
圖7C係為圖7B之局部疊合上視示意圖。
圖7D係為圖7A之另一態樣之局部上視示意圖。
圖7E係為圖7D之上視分解示意圖。
圖7F係為圖7E之局部疊合上視示意圖。
圖8A係為本發明之電子封裝件之第四實施例之局部上視分解示意圖。
圖8B係為圖8A之局部疊合上視示意圖。
圖8C係為圖8A之另一態樣之局部上視分解示意圖。
圖8D係為圖8C之局部疊合上視示意圖。
圖9A係為本發明之電子封裝件之第五實施例之局部上視分解示意圖。
圖9B係為圖9A之局部疊合上視示意圖。
圖9C係為圖9A之疊合上視示意圖。
圖9D係為圖9A之另一態樣之局部上視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2F係為本發明之電子封裝件2之第一實施例之製法之剖面示意圖。
如圖2A所示，在一承載板9上設有一第一線路結構20，且於該第一線路結構20上形成有複數導電柱23，並將至少一電子元件21藉由複數導電凸塊22設於該第一線路結構20上。
於本實施例中，該第一線路結構20係為無核心層式(coreless)，其包含複數介電層200與設於該介電層200上之扇出型線路重佈層(Fan-out Redistribution layer，簡稱FORDL)201。例如，形成該線路重佈層201之材質係為 銅，且形成該介電層200之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材。
再者，該承載板9係例如為半導體材質(如矽或玻璃)之板體，其上可依需求依序形成有一離形層90與一黏著層91，以供該介電層200設於該黏著層91上。
又，該導電柱23係以電鍍方式形成於該線路重佈層201上以電性連接該線路重佈層201，且形成該導電柱23之材質係為如銅之金屬材或銲錫材。
另外，該電子元件21係為主動元件、被動元件或其二者組合等，例如為半導體晶片、具有導電矽穿孔(Through-silicon via，簡稱TSV)101之矽中介板(Through Silicon interposer，簡稱TSI)、電阻、電容或電感。於本實施例中，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，且以其作用面21a之電極墊210藉由複數如銅柱、銲錫球等之導電凸塊22採用面下(face down)之覆晶方式設於該線路重佈層201上並電性連接該線路重佈層201，並以底膠212包覆該些導電凸塊22；或者，該電子元件21以其非作用面21b設於該第一線路結構20上，並可藉由複數銲線(圖略)以打線方式電性連接該線路重佈層201。然而，有關該電子元件21電性連接該線路重佈層201之方式不限於上述。
如圖2B所示，形成一包覆層25於該第一線路結構20上，以令該包覆層25包覆該電子元件21、底膠212與該些導電柱23，其中，該包覆層25係具有相對之第一表面25a與第二表面25b，且其以第一表面25a結合該介電層200。接著，藉由整平製程，使該包覆層25之第二表面25b齊平該導電柱23之端面23b，令該導電柱23之端面23b外露出該包覆層25之第二表面25b。
於本實施例中，該包覆層25係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該介電層200上。
再者，該整平製程係藉由研磨方式，移除該導電柱23之部分材質與該包覆層25之部分材質。應可理解地，該包覆層25可覆蓋該電子元件21之非作用面21b或外露出該電子元件21之非作用面21b。
如圖2C所示，形成一第二線路結構26於該包覆層25之第二表面25b上，且令該第二線路結構26電性連接該些導電柱23，其中，該第二線路結構26係具有一接地層24。另外，該電子元件21亦可選擇以其非作用面21b設於該第一線路結構20上且採用面上(face up)之方式透過如金屬凸塊、導電膠或銲錫等導電材料(圖略)電性連接該第二線路結構26之線路重佈層261。
於本實施例中，該第二線路結構26係為無核心層式，其包括複數介電層260、及設於該介電層260上之複數扇出型線路重佈層(FORDL)261，且最外層之介電層260可作為防銲層，以令最外層之線路重佈層261部分外露出該防銲層，供作為電性接觸墊262，以後續可於該第二線路結構26上藉由銲錫材料280接置及電性連接一如雙倍數據率(Double Data Rate，簡稱DDR)同步動態隨機存取記憶體結構之封裝模組28(如圖2G所示)，其中，該接地層24係配置於複數線路重佈層261之其中一層，如內部之任一層(即非最外層)。例如，形成該線路重佈層261之材質係為銅，且形成該介電層260之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它等之介電材。
再者，該接地層24之圖案設計係為規則化排列，如圖3A所示，其包含多個呈矩陣排列的矩形(如正方形)片體24a(如200×200微米(um)之長寬尺寸)，使該接地層24之整體圖案區域呈矩形輪廓區域，且相鄰兩片體24a之間藉 由連接段24b(其呈長方形區域)相連，其中，該連接段24b形成有至少一溝槽(slot)241，且於該片體24a上形成有至少一開孔(hole)240。例如，於該片體24a上係形成複數(如九個)陣列排設(如三行三列)之開孔240，且該開孔240可為矩形、圓形或其它形狀，並於該接地層24之圖案之最邊緣的溝槽241可具有一鄰接該接地層24外緣24c之開口T而呈開放式(如圖3A所示之上側邊緣P1)或不連通該接地層24外緣24c而呈封閉式(如圖3A所示之左側邊緣P2)。
應可理解地，該接地層24可於該介電層260之整層之全部表面上形成上述之圖案化銅面，亦可依需求於該介電層260之整層之局部表面上形成上述之圖案化銅面34a，如圖3B所示之中央1/3區域，而其餘之上下1/3區域呈單一片狀(即無圖案化)銅面34b設計，故本發明並無特別限制該接地層24之圖案化佈設區域。
又，該連接段24b係連接該複數片體24a之相鄰兩者之角落處，使該片體24a之邊緣的相對兩側之間形成一個溝槽241，使該溝槽241係設置於其對應各該片體24a之邊緣的中央位置。另於其它實施例中，相鄰兩片體24a之間可設置複數陣列排設之溝槽441，如圖4A至圖4C所示，以令該些溝槽441可沿兩片體24a之間的連接段24b(或長方形區域)之長度方向(如圖4A所示)、寬度方向(如圖4B所示)或上述兩方向(如圖4C所示)間隔配置。
另外，單一該連接段24b上之溝槽241,441的總長度D,(D1+D2)佔其對應之片體24a之平行該溝槽241,441長度的邊緣的邊長L(即長度方向的邊長)的至少60%以上(如60~95%，較佳為80~95%之間)，且單一該連接段24b上之溝槽241,441的總寬度R,(R1+R2)佔其對應之片體24a之平行該溝槽241,441寬度的邊緣的邊長W(即寬度方向的邊長)的至少1%以上(如1~10%，較佳為5~10%之 間)，而單一該片體24a上之所有該開孔240的總面積B佔該片體24a四邊輪廓之垂直投影之面積A(即A=L*W)的至少10%以上(如10~40%，較佳為10~30%之間)。舉例而言，該片體24a之正方形為邊長10單位，其面積A即10*10=100平方單位，正方形開孔240為邊長2單位，其總面積B即9*(2*2)=36平方單位，故B/A=36/100=0.36=36%。
應可理解地，該第一線路結構20之其中一線路重佈層201亦可設計成上述接地層24。
如圖2D所示，移除該承載板9及其上之離形層90與黏著層91，以外露該第一線路結構20。
如圖2E所示，於該第一線路結構20之外露側之線路重佈層201上形成複數如銲球之導電元件27，以令該複數導電元件27電性連接該導電柱23及/或該電子元件21。
於本實施例中，可形成一如防銲層之絕緣保護層203於該介電層200上，且於該絕緣保護層203上形成複數開孔，以令該線路重佈層201外露出該些開孔，俾供結合該導電元件27。
再者，於該第一線路結構20之外露線路重佈層201上可接置至少一輔助功能元件29，如被動元件。
如圖2F所示，沿圖中所示之切割路徑S進行切單製程，以獲取該電子封裝件2，且於後續製程中，如圖2G所示，該電子封裝件2可藉由該些導電元件27接置於一如電路板之電子裝置8上。
因此，本發明之製法主要藉由扇出型線路重佈層(Fan-out Redistribution layer，簡稱FORDL)201,261製作該第一線路結構20與第二線路結 構26，以取代習知具有核心層(core)之封裝基板，故本發明之電子封裝件2能有效降低整體之封裝高度。
再者，將該接地層24之初始整面式銅片切割成多個矩陣排列的片體24a，且以連接段24b局部相連，使相鄰兩片體24a之間形成至少一溝槽241,441，以提升整體線路結構的撓性，故相較於習知技術，本發明之電子封裝件2可具有較佳的翹曲(warpage)控制表現，進而提升該封裝模組28設於該第二線路結構26上的結合良率。
又，該溝槽241,441的的總長度D,(D1+D2)(或總寬度R,(R1+R2))佔其對應之片體24a之邊長的比例關係可依相配合之該封裝模組28的翹曲狀況進行調整，使該電子封裝件2與該封裝模組28的翹曲程度可相互配合，以提升兩者的結合良率。同理地，該片體24a中所配置之開孔240可使線路結構之撓性更佳，故該開孔240的分布密度(即面積占比)可依該封裝模組28的翹曲狀況進行調整，使該電子封裝件2與該封裝模組28的翹曲程度可相互配合，以提升兩者的結合良率。
另外，該接地層24之圖案之最邊緣的溝槽241,441可呈開放式或封閉式，且相較於封閉式，採用開放式的線路結構之撓性更佳，故該電子封裝件2可依該封裝模組28的翹曲狀況選擇開放式及/或封閉式，使該電子封裝件2與該封裝模組28的翹曲程度可相互配合，以提升兩者的結合良率。
圖5係為本發明之電子封裝件之第二實施例之局部上視示意圖。本實施例與第一實施例之差異在於接地層之圖案，其它製程大致相同，故以下僅說明相異處，而不再贅述相同處。
如圖5所示，該接地層54係包含多個呈矩陣排列的矩形片體24a，使該接地層54之整體圖案區域呈矩形輪廓區域，且相鄰兩片體24a之間藉由連接段54b(其呈長方形區域)相連，其中，該連接段54b對應該片體24a的角落處(corner)形成有溝槽541，使該複數片體24a之間所形成之該些溝槽541相互連通而於對應各該片體24a之邊角處位置形成類十字形槽孔P，且於該片體24a上形成有至少一開孔240。
於另一實施例中，該連接段54b可為包含至少一橋接線(bridge trace)540之樣式，如圖5所示之一條或圖6所示之二條，甚至更多條，並無特別限制。例如，該連接段54b於其中央位置處可增設至少一溝槽641，如圖6所示，使該連接段54b包含二條橋接線540，故相鄰之該類十字形槽孔P之間設置有位置對應該片體24a之邊緣的中央位置之溝槽641；可理解的是，若該連接段54b包含三條以上的橋接線540，則相鄰之該類十字形槽孔P之間設置有陣列排設且位置對應該片體24a之邊緣的中央位置之複數溝槽641(圖未示，可參考圖4A~圖4C的溝槽441配置)。
再者，該開孔240可為圓形、矩形或其它形狀，並於該接地層54之圖案之最邊緣的溝槽541可具有一鄰接該接地層54外緣54c之開口T而呈開放式(如圖5所示之上側邊緣)或不連通該接地層54外緣54c而呈封閉式(如圖5所示之左側邊緣)。
又，該接地層54可於該介電層260之整層之全部表面上形成圖案化銅面，亦可依需求於該介電層260之整層之局部表面上形成圖案化銅面。
另外，單一該連接段54b上之溝槽541的總長度(L1+L2),(L1+L2+L3)佔其對應之片體24a之平行該溝槽541長度的邊緣的邊長L (即長度方向的邊長)的至少60%以上(如60~95%，較佳為80~95%之間)，且單一該連接段54b上之溝槽541的總寬度W1佔其對應之片體24a之平行該溝槽541寬度的邊緣的邊長W(即寬度方向的邊長)的至少1%以上(如1~10%，較佳為5~10%之間)，而單一該片體24a上之所有該開孔240的總面積B佔該片體24a四邊輪廓之垂直投影之面積A的至少10%以上(如10~40%，較佳為10~30%之間)。舉例而言，該片體24a之正方形為邊長10單位，其面積A即10*10=100平方單位，正方形開孔240為邊長2單位，其總面積B即9*(2*2)=36平方單位，故B/A=36/100=0.36=36%。
應可理解地，該第一線路結構20之其中一線路重佈層201亦可設計成上述接地層54。
因此，本實施例之接地層54係將複數溝槽541相互連通而形成十字形槽孔，以提升整體線路結構的撓性，但第一實施例之接地層24之圖案設計的結構撓性優於第二實施例之接地層54之圖案設計的結構撓性。
圖7A至圖7F係為本發明之電子封裝件之第三實施例之示意圖。本實施例與上述實施例之差異在於接地層之層數，其它製程大致相同，故以下僅說明相異處，而不再贅述相同處。
如圖7A及圖7B所示，在圖2C之該第一線路結構20及該第二線路結構26之至少一者中係設有兩層接地層，其定義為第一接地層71與第二接地層72，該第一與第二接地層71,72的片體71a,72a之位置係上下對應，且該第一與第二接地層71,72之溝槽711,721係形成於該片體71a,72a上。
於本實施例中，如圖7C所示，該第一與第二接地層71,72之溝槽711,721於垂直方向不重疊。例如，該溝槽711,721係形成於該片體71a,72a之相對 兩邊緣，且該溝槽711,721未延伸至片體71a,72a之角落處，以當該第一接地層71之溝槽711形成於矩形之橫向邊緣時，該第二接地層72之溝槽721形成於矩形之直向邊緣，而當該第一接地層71之溝槽711形成於矩形之直向邊緣時，該第二接地層72之溝槽721形成於矩形之橫向邊緣。
再者，該第一與第二接地層71,72之片體71a,72a上形成有至少一如圓形之開孔710,720，使該第一與第二接地層71,72之開孔710,720於垂直方向亦不重疊，如圖7A及圖7C所示。
又，該溝槽711,721的總長度D3,D3’佔其對應之片體71a,72a之平行該溝槽711,721長度的邊緣的邊長L,W’(即長度方向的邊長)的至少60%以上(如60~95%，較佳為80~95%之間)，且該溝槽711,721的總寬度(R3+R4),(R3’+R4’)佔其對應之片體71a,72a之平行該溝槽711,721寬度的邊緣的邊長W,L’(即寬度方向的邊長)的至少1%以上(如1~10%，較佳為5~10%之間)，而單一該片體71a,72a上之所有該開孔710,720的總面積B佔該片體71a,72a四邊輪廓之垂直投影之面積A的至少10%以上(如10~40%，較佳為10~30%之間)。舉例而言，該片體71a,72a之正方形為邊長10單位，其面積A即10*10=100平方單位，圓形開孔710,720為直徑1單位，其總面積B即20*(0.5*0.5)π=5 π平方單位，故B/A≒15.7/100≒0.16≒16%。
因此，藉由上下溝槽711,721相互錯位而不重疊，以令該第一與第二接地層71,72於垂直方向上呈現全金屬覆蓋面而無孔形之圖案，使該第一與第二接地層71,72之接地及屏蔽效果更優於第一與第二實施例之接地及屏蔽效果。
再者，該第一與第二接地層71,72之間係未設有線路重佈層201,261，故可於該第一與第二接地層71,72之間分別對應該複數片體71a,72a處設 置複數導電體73，如圖7D至圖7F所示之金屬圓柱(如銅柱)，且該第一與第二接地層71,72的片體71a,72a藉由該複數導電體73之至少其中一者電性連接。例如，該導電體73係位於該片體71a,72a之中間位置。
因此，藉由該導電體73電性連通上下片體71a,72a，使接地傳輸距離更短，以減少訊號延遲(delay)，使電性表現更好。
圖8A至圖8D係為本發明之電子封裝件之第四實施例之局部上視示意圖。本實施例與第三實施例之差異在於上下溝槽之錯位方式，其它製程大致相同，故以下僅說明相異處，而不再贅述相同處。
如圖8A及圖8B所示，該溝槽811,821係延伸至其片體71a,72a之角落處，並使同一片體71a,72a上之兩溝槽811,821朝不同方向延伸至角落處，且該溝槽811,821延伸至該片體71a,72a之邊緣，以於該第一與第二接地層71,72之各片體71a,72a之斜對角之角落處形成連接段84a,84b。
於本實施例中，該複數片體71a,72a之間所形成之複數該溝槽811,821係相互連通而於對應各該片體71a,72a之邊角處位置形成類十字形槽孔Z1,Z2。
再者，該溝槽811,821的總長度D4,D4’佔其對應之片體71a,72a之平行該溝槽811,821長度的邊緣的邊長L,W’(即長度方向的邊長)的至少60%以上(如60~95%，較佳為80~95%之間)，且該溝槽811,821的總寬度(R5+R6),(R5’+R6’)佔其對應之片體71a,72a之平行該溝槽811,821寬度的邊緣的邊長W,L’(即寬度方向的邊長)的至少1%以上(如1~10%，較佳為5~10%之間)，而單一該片體71a,72a上之所有該開孔710,720的總面積B佔該片體71a,72a四邊輪廓之垂直投影之面積A的至少10%以上(如10~40%，較佳為10~30%之間)。舉 例而言，該片體71a,72a之正方形為邊長10單位，其面積A即10*10=100平方單位，圓形開孔710,720為直徑1單位，其總面積B即20*(0.5*0.5)π=5 π平方單位，故B/A≒15.7/100≒0.16≒16%。
因此，藉由上下溝槽811,821相互錯位而不重疊，以令該第一與第二接地層71,72於垂直方向上呈現全金屬覆蓋面而無孔形之圖案，使該第一與第二接地層71,72之接地及屏蔽效果更優於第一與第二實施例之接地及屏蔽效果。
再者，該第一與第二接地層71,72之間分別對應該複數片體71a,72a處亦可設置複數導電體73，如圖8C及圖8D所示，使該第一與第二接地層71,72的片體71a,72a藉由該複數導電體73之至少其中一者電性連接，以縮短接地傳輸距離而減少訊號延遲，進而優化電性表現。
圖9A至圖9D係為本發明之電子封裝件之第五實施例之局部上視示意圖。本實施例與上述實施例之差異在於溝槽之設計，其它製程大致相同，故以下僅說明相異處，而不再贅述相同處。
如圖9A及圖9B所示，基於圖3A所示之態樣，於該第一與第二接地層71,72之各片體71a,72a之斜對角之角落處形成連接段94a,94b，以將同一層之四個片體71a,72a相接，使同一層之四個片體71a,72a之間所形成之複數溝槽911,921相互連通而於對應各該片體71a,72a之邊角處位置形成一大面積之類十字形槽孔X1,X2。換言之，將該片體71a,72a之各邊長L,W,L’,W’移除部分材質，即可形成該連接段94a,94b，且該片體71a,72a所移除之部分將形成溝槽911,921。
於本實施例中，該第一接地層71之類十字形槽孔X1之中心交會處係對應重疊該第二接地層72之四個相接之連接段94b，且該第二接地層72之類十字形槽孔X2之中心交會處亦對應重疊該第一接地層71之四個相接之連接段94a， 故該第一與第二接地層71,72於重疊排設下之圖案於垂直方向上係呈現直線狀槽孔Y，如圖9C所示。
因此，藉由該類十字形槽孔X1,X2之設計，使該第一與第二接地層71,72之溝槽911,921之延伸區域變大，以強化該第一與第二接地層71,72之撓性。
再者，該第一與第二接地層71,72之間分別對應該複數片體71a,72a處亦可設置複數導電體73，如圖9D所示，使該第一與第二接地層71,72的片體71a,72a藉由該複數導電體73之至少其中一者電性連接，以縮短接地傳輸距離而減少訊號延遲，進而優化電性表現。
於本實施例中，該溝槽911,921的總長度D5,D5’佔其對應之片體71a,72a之平行該溝槽911,921長度的邊緣的邊長L,W,L’,W’的至少60%以上(如60~95%，較佳為80~95%之間)，且該溝槽911,921的總寬度(R7+R8),(R9+R10),(R7’+R8’),(R9’+R10’)佔其對應之片體71a,72a之平行該溝槽911,921寬度的邊緣的邊長W,L,W’,L’(即寬度方向的邊長)的至少1%以上(如1~10%，較佳為5~10%之間)，而單一該片體71a,72a上之所有該開孔710,720的總面積B佔該片體71a,72a四邊輪廓之垂直投影之面積A的至少10%以上(如10~40%，較佳為10~30%之間)。舉例而言，該片體71a,72a之正方形為邊長10單位，其面積A即10*10=100平方單位，圓形開孔710,720為直徑1單位，其總面積B即20*(0.5*0.5)π=5 π平方單位，故B/A≒15.7/100≒0.16≒16%。
本發明亦提供一種電子封裝件2，係包括：一包覆層25、一第一線路結構20、一第二線路結構26、複數導電柱23、至少一電子元件21以及至少一接地層24,54(第一接地層71與第二接地層72)。
所述之包覆層25係具有相對之第一表面25a與第二表面25b。
所述之第一線路結構20係設於該包覆層25之第一表面25a上。
所述之第二線路結構26係設於該包覆層25之第二表面25b上，其中，扇出型線路重佈層201,261係配置於該第一線路結構20與第二線路結構26中。
所述之導電柱23係嵌埋於該包覆層25中且電性連接該第一線路結構20與第二線路結構26。
所述之電子元件21係設於該第一線路結構20上，並嵌埋於該包覆層25中且電性連接該第一線路結構20或第二線路結構26。
所述之接地層24,54(第一接地層71與第二接地層72)係設於該第一線路結構20及第二線路結構26之至少一者中，其中，該至少一接地層24,54(第一接地層71與第二接地層72)係包含複數陣列排設之片體24a,71a,72a，且每二相鄰之該片體24a,71a,72a之間設置有至少一溝槽241,441,541,641,711,721,811,821,911,921。
於一實施例中，該第一線路結構20及該第二線路結構26之至少一者中係設有第一接地層71與第二接地層72，且該第一接地層71與第二接地層72的片體71a,72a之位置係上下對應，並使該第一接地層71與第二接地層72之溝槽711,721,811,821,911,921於垂直方向不重疊。進一步，還包括分別對應該複數片體71a,72a且設置於該第一接地層71與第二接地層72之間的複數導電體73，且該第一接地層71與第二接地層72的片體71a,72a藉由該複數導電體73之至少其中一者電性連接。
於一實施例中，各該片體24a,71a,72a上形成有至少一開孔240,710,720。例如，該第一線路結構20及該第二線路結構26之至少一者中係設有 該第一接地層71與第二接地層72，且該第一接地層71與第二接地層72的片體71a,72a之位置係上下對應，並使該第一接地層71與第二接地層72之開孔710,720於垂直方向不重疊。或者，該片體24a,71a,72a上之所有該開孔240,710,720的總面積B佔該片體24a,71a,72a外邊輪廓之垂直投影之面積A的至少10%以上(如10~40%，較佳為10~30%之間)。
於一實施例中，該至少一溝槽241,711,721係設置於其對應各該片體24a,71a,72a之邊緣的中央位置。
於一實施例中，該複數片體24a之相鄰兩者之間設置有複數陣列排設之溝槽441。
於一實施例中，該複數片體24a,71a,72a之間所形成之複數該溝槽541,911,921係相互連通而於對應各該片體24a,71a,72a之邊角處位置形成類十字形槽孔P,Z1,Z2,X1,X2。進一步，相鄰之該類十字形槽孔P之間設置有陣列排設且位置對應該片體24a之邊緣的中央位置之至少一溝槽541,641。
於一實施例中，該複數片體24a,71a,72a為矩形，且該至少一該溝槽241,441,541,641,711,721,811,821,911,921的總長度D,(D1+D2),D3,D3’,D4,D4’,D5,D5’,(L1+L2),(L1+L2+L3)佔其對應之各該片體24a,71a,72a之平行該至少一溝槽241,441,541,641,711,721,811,821,911,921長度的邊緣的邊長L,L’,W,W’的至少60%以上。
於一實施例中，該複數片體24a,71a,72a為矩形，且該至少一溝槽241,441,541,641,711,721,811,821,911,921的總寬度R,(R1+R2),(R3+R4),(R3’+R4’),(R5+R6),(R5’+R6’),(R7+R8),(R7’+R8’),(R9+R10),(R9’+R10’),W1佔其平行對應之 各該片體24a,71a,72a之平行該至少一溝槽241,441,541,641,711,721,811,821,911,921寬度的邊緣的邊長L,L’,W,W’的至少1%以上。
綜上所述，本發明之電子封裝件及其製法，係藉由扇出型線路重佈層製作該第一線路結構與第二線路結構，以取代習知具有核心層之封裝基板，故本發明之電子封裝件能有效降低整體之封裝高度。
再者，藉由該接地層的片體、開孔及溝槽之設計，以提升整體線路結構的撓性，故本發明之電子封裝件可具有較佳的翹曲控制表現，以提升該封裝模組設於該第二線路結構上的結合良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:第一線路結構
21:電子元件
22:導電凸塊
23:導電柱
24:接地層
241:溝槽
25:包覆層
25a:第一表面
25b:第二表面
26:第二線路結構
262:電性接觸墊
27:導電元件
29:輔助功能元件

Claims (24)

  1. 一種電子封裝件，係包括：
    包覆層，係具有相對之第一表面與第二表面；
    第一線路結構，係設於該包覆層之第一表面上，並配置有扇出型線路重佈層；
    第二線路結構，係設於該包覆層之第二表面上，並配置有扇出型線路重佈層；
    複數導電柱，係嵌埋於該包覆層中且電性連接該第一線路結構與該第二線路結構；
    電子元件，係設於該第一線路結構上，並嵌埋於該包覆層中且電性連接該第一線路結構或該第二線路結構；以及
    至少一接地層，係設於該第一線路結構及該第二線路結構之至少一者中，其中，該至少一接地層係包含複數陣列排設之片體，每二相鄰之該片體之間設置有至少一溝槽。
  2. 如請求項1所述之電子封裝件，其中，該第一線路結構及該第二線路結構之至少一者中係設有複數層該接地層，且相鄰兩層該接地層的該片體之位置係上下對應，並使相鄰兩層該接地層之該溝槽於垂直方向不重疊。
  3. 如請求項2所述之電子封裝件，還包括分別對應該複數片體且設置於相鄰兩層該接地層之間的複數導電體，且相鄰兩層該接地層的該片體藉由該複數導電體之至少其中一者電性連接。
  4. 如請求項1所述之電子封裝件，其中，每一該片體具有至少一開孔。
  5. 如請求項4所述之電子封裝件，其中，該第一線路結構及該第二線路結構之至少一者中係設有複數層該接地層，且相鄰兩層該接地層的該片體之位置係上下對應，並使相鄰兩層該接地層之該開孔於垂直方向不重疊。
  6. 如請求項4所述之電子封裝件，其中，該至少一開孔的總面積佔各該片體外邊輪廓之垂直投影之面積的至少10%以上。
  7. 如請求項1所述之電子封裝件，其中，該至少一溝槽係設置於其對應各該片體之邊緣的中央位置。
  8. 如請求項1所述之電子封裝件，其中，該複數片體之相鄰兩者之間設置有複數陣列排設之溝槽。
  9. 如請求項1所述之電子封裝件，其中，該複數片體之間所形成之複數該溝槽係相互連通而於對應各該片體之邊角處位置形成類十字形槽孔。
  10. 如請求項9所述之電子封裝件，其中，相鄰之該類十字形槽孔之間設置有陣列排設且位置對應該片體之邊緣的中央位置之複數溝槽。
  11. 如請求項1所述之電子封裝件，其中，該複數片體為矩形，且該至少一溝槽的總長度佔其對應之各該片體之平行該至少一溝槽長度的邊緣的邊長的至少60%以上。
  12. 如請求項1所述之電子封裝件，其中，該複數片體為矩形，且該至少一溝槽的總寬度佔其對應之各該片體之平行該至少一溝槽寬度的邊緣的邊長的至少1%以上。
  13. 一種電子封裝件之製法，係包括：
    於第一線路結構上形成複數導電柱及設置電子元件；
    形成包覆層於該第一線路結構上以包覆該複數導電柱及該電子元件；以及
    形成一第二線路結構於該包覆層上，以令該複數導電柱電性連接該第一線路結構與該第二線路結構，且令該電子元件電性連接該第一線路結構或該第二線路結構，其中，於該第一線路結構與第二線路結構中配置有扇出型線路重佈層，且於該第一線路結構及該第二線路結構之至少一者中設置有至少一接地層，該至少一接地層係包含複數陣列排設之片體，且每二相鄰之該片體之間設置有至少一溝槽。
  14. 如請求項13所述之電子封裝件之製法，其中，該第一線路結構及該第二線路結構之至少一者中係設有複數層該接地層，且相鄰兩層該接地層的該片體之位置係上下對應，並使相鄰兩層該接地層之該溝槽於垂直方向不重疊。
  15. 如請求項14所述之電子封裝件之製法，還包括分別對應該複數片體且設置於相鄰兩層該接地層之間的複數導電體，且相鄰兩層該接地層的該片體藉由該複數導電體之至少其中一者電性連接。
  16. 如請求項13所述之電子封裝件之製法，其中，每一該片體具有至少一開孔。
  17. 如請求項16所述之電子封裝件之製法，其中，該第一線路結構及該第二線路結構之至少一者中係設有複數層該接地層，且相鄰兩層該接地層的該片體之位置係上下對應，並使相鄰兩層該接地層之該開孔於垂直方向不重疊。
  18. 如請求項16所述之電子封裝件之製法，其中，各該片體上之所有該開孔的總面積佔該各片體外邊輪廓之垂直投影之面積的至少10%以上。
  19. 如請求項13所述之電子封裝件之製法，其中，該至少一溝槽係設置於其對應各該片體之邊緣的中央位置。
  20. 如請求項13所述之電子封裝件之製法，其中，該複數片體之相鄰兩者之間設置有複數陣列排設之溝槽。
  21. 如請求項13所述之電子封裝件之製法，其中，該複數片體之間所形成之複數該溝槽係相互連通而於對應各該片體之邊角處位置形成類十字形槽孔。
  22. 如請求項21所述之電子封裝件之製法，其中，相鄰之該類十字形槽孔之間設置有陣列排設且位置對應該片體之邊緣的中央位置之複數溝槽。
  23. 如請求項13所述之電子封裝件之製法，其中，該複數片體為矩形，且該至少一溝槽的總長度佔其對應之各該片體之平行該至少一溝槽長度的邊緣的邊長的至少60%以上。
  24. 如請求項13所述之電子封裝件之製法，其中，該複數片體為矩形，且該至少一溝槽的總寬度佔其對應之各該片體之平行該至少一溝槽寬度的邊緣的邊長的至少1%以上。
TW111111159A 2022-03-24 2022-03-24 電子封裝件及其製法 TWI796180B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW111111159A TWI796180B (zh) 2022-03-24 2022-03-24 電子封裝件及其製法
CN202210355197.5A CN116845050A (zh) 2022-03-24 2022-04-06 电子封装件及其制法
US17/748,920 US20230307339A1 (en) 2022-03-24 2022-05-19 Electronic package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW111111159A TWI796180B (zh) 2022-03-24 2022-03-24 電子封裝件及其製法

Publications (2)

Publication Number Publication Date
TWI796180B TWI796180B (zh) 2023-03-11
TW202339144A true TW202339144A (zh) 2023-10-01

Family

ID=86692369

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111111159A TWI796180B (zh) 2022-03-24 2022-03-24 電子封裝件及其製法

Country Status (3)

Country Link
US (1) US20230307339A1 (zh)
CN (1) CN116845050A (zh)
TW (1) TWI796180B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI712147B (zh) * 2017-06-13 2020-12-01 矽品精密工業股份有限公司 電子封裝件及其製法
TWI741228B (zh) * 2017-11-22 2021-10-01 新加坡商星科金朋有限公司 半導體裝置及製造其之方法
US10978796B2 (en) * 2017-12-28 2021-04-13 Samsung Electro-Mechanics Co., Ltd. Antenna apparatus and antenna module
CN110310941B (zh) * 2018-03-20 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种接地屏蔽结构和半导体器件

Also Published As

Publication number Publication date
US20230307339A1 (en) 2023-09-28
CN116845050A (zh) 2023-10-03
TWI796180B (zh) 2023-03-11

Similar Documents

Publication Publication Date Title
KR102576764B1 (ko) 비대칭 칩 스택들을 가지는 반도체 패키지
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
TW201828418A (zh) 薄型扇出式多晶片堆疊封裝構造
KR102517464B1 (ko) 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
TWI536523B (zh) 具有垂直互連的積體電路封裝系統及其製造方法
JP2008277569A (ja) 半導体装置及びその製造方法
CN106298731B (zh) 电路板和包括该电路板的半导体封装件
US11791321B2 (en) Method of fabricating semiconductor package and semiconductor package
WO2021057055A1 (zh) 集成封装结构
KR20220085624A (ko) 인터포저 및 이를 포함하는 반도체 패키지
JP2014096547A (ja) 半導体装置及びその製造方法
TW201814863A (zh) 半導體裝置
TWI796180B (zh) 電子封裝件及其製法
US20230163082A1 (en) Electronic package and manufacturing method thereof
TW202310272A (zh) 半導體封裝
US20210210476A1 (en) Fan-out type semiconductor package and method of manufacturing the same
KR20220006929A (ko) 반도체 패키지
US20040125574A1 (en) Multi-chip semiconductor package and method for manufacturing the same
TWI819582B (zh) 電子封裝件及其基板結構
US11929340B2 (en) Arrangement of power-grounds in package structures
TWI815639B (zh) 電子封裝件及其製法
TWI816499B (zh) 電子封裝件
TWI834356B (zh) 承載結構
US12002798B2 (en) Fan-out type semiconductor package and method of manufacturing the same
US20230260886A1 (en) Electronic package and manufacturing method thereof