JP5896200B2 - 半導体素子搭載用パッケージ基板の製造方法 - Google Patents

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Description

本発明は、高密度化が可能な半導体素子搭載用パッケージ基板の製造方法に関する。
電子部品の小型化や高密度化に伴い、システム化された半導体素子搭載用パッケージ基板（以下、「パッケージ基板」ということがある。）が求められている。ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）に代表されるＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）では、近年、一つのパッケージ基板に半導体素子を複数積み重ねたパッケージが主流となってきている。これに伴い、ＰｏＰ用のパッケージ基板では、半導体素子との接続端子を高密度に配置する必要が生じ、外層回路の微細化が要求されている。
微細な外層回路を形成する方法としては、厚さが２μｍ程度の薄い銅箔を備えた絶縁基材に層間接続孔を設け、薄い銅箔上及び層間接続孔内に厚さ０．１μｍ程度の薄付け無電解銅めっきを行い、その上にめっきレジストを形成して外層回路となる部分をパターン電気めっきで厚付けした後、めっきレジストを除去し、全面をエッチングすることによって、パターン電気めっきしていない部分のみ（即ち、導体の薄い部分のみ）を除去して外層回路を形成する方法がある（特許文献１）。
また、物理的に剥離可能なキャリア銅箔付き極薄銅箔（厚さ１〜５μｍ）のキャリア銅箔面に絶縁樹脂を設けて支持基板を形成し、この支持基板の極薄銅箔上にパターン銅めっきにより外層回路となる導体パターンを形成し、その上に絶縁樹脂や層間接続を形成した後、キャリア銅箔を含む支持基板を物理的に剥離し、さらに極薄銅箔をエッチングにより除去することで微細な外層回路を形成する方法がある（特許文献２）。
さらに、キャリア膜の中間膜の表面に所定パターンの配線膜を形成し、配線膜の表面にパターンめっきにより導電性ピラーを形成し、層間絶縁膜を形成した配線部材を２つ用意し、導電性ピラーの先端面同士が接するように積層一体化し、中間膜をエッチングストップ層としてキャリア膜をエッチング除去し、さらに中間膜をエッチングにより除去することで配線を形成する方法がある（特許文献３）。
特開２００４−１４０１７６号公報 特開２００５−１０１１３７号公報 特開２００６−１３５２７７号公報
しかしながら、特許文献１の方法では、パターン電気銅めっきの給電層として、絶縁基材上に設けられた薄い銅箔と薄付け無電解銅めっきとを用いるため、パターン電気めっき後に全面をエッチングする際には、給電層（薄い銅箔と薄付け無電解銅めっきとを合わせた層）の厚さ分のエッチングが必要になる。このエッチングによって給電層を除去する際に、アンダーカットが生じる傾向がある。このため、形成される外層回路と絶縁基材との実質的な密着幅が減少し、例えばライン／スペースが１５μｍ／１５μｍ以下レベルの微細な外層回路の形成は難しい問題があった。
また、特許文献２の方法では、キャリア銅箔付きの極薄銅箔（厚さ１〜５μｍ）面に絶縁樹脂を積層して支持基板を形成する際、支持基板の表面側に露出した極薄銅箔の表面に絶縁樹脂の樹脂粉が付着することがあり、この極薄銅箔に付着した樹脂粉が、極薄銅箔を加工して微細な外層回路を形成する際に、歩留まり低下の要因になる可能性がある。
また、特許文献３の方法は、中間膜をエッチングストップ層としてキャリア膜をエッチング除去し、さらに中間膜をエッチングにより除去するが、エッチングストップ層にピンホール等の欠陥が生じ易いため歩留まりが低下する可能性があり、またエッチングを２段階に行うため、形成された外層回路の表面の凹凸が増大し、半導体素子との接続信頼性が低下する可能性がある。
また、半導体素子とパッケージ基板の接続端子との電気的接続は、フリップチップ接続やワイヤーボンディング接続が用いられるが、接続端子が微細になるほど接続信頼性に対する表面凹凸（絶縁層と接続端子との段差）の影響が増大する傾向がある。このため、接続端子となる外層回路と絶縁層との平坦化が要求されている。一方で、搭載する半導体素子との接続形態によっては、バンプやピラー等の形成が要求される場合もある。
本発明は、上記問題点に鑑みなされたものであり、樹脂粉の付着を抑制することにより歩留まり向上が可能であり、アンダーカットが生じない埋め込み回路を形成することにより微細で密着力があり、表面が絶縁層に対して平坦な外層回路が形成可能であり、また、任意の箇所に立体回路を形成することによりバンプやピラー等の種々の金属構成を形成可能な半導体素子搭載用パッケージ基板の製造方法を提供する。
本発明は、以下のものに関する。
（１） 第１キャリア金属箔と第２キャリア金属箔とベース金属箔とをこの順の配置となるようにめっきで積層形成し、前記第１キャリア金属箔と第２金属箔との間及び第２金属箔とベース金属箔との間にそれぞれ金属酸化物を含有する剥離層を設けた多層金属箔を準備し、この多層金属箔のベース金属箔側と基材とを積層してコア基板を形成する工程と、前記多層金属箔の第１キャリア金属箔と第２キャリア金属箔との間で、第１キャリア金属箔を物理的に剥離する工程と、前記コア基板に残った第２キャリア金属箔上に第１のパターンめっきを行う工程と、前記第１のパターンめっきを含む第２キャリア金属箔上に絶縁層を積層して積層体を形成する工程と、前記多層金属箔の第２キャリア金属箔とベース金属箔との間で、前記積層体を第２キャリア金属箔とともにコア基板から物理的に剥離して分離する工程と、前記剥離した積層体の第２キャリア金属箔上にエッチングレジストを形成してエッチングを行い、前記第１のパターンめっき上または前記絶縁層上に立体回路を形成する工程と、を有する半導体素子搭載用パッケージ基板の製造方法。
（２） 第１キャリア金属箔と第２キャリア金属箔とベース金属箔とをこの順の配置となるようにめっきで積層形成し、前記第１キャリア金属箔と第２金属箔との間及び第２金属箔とベース金属箔との間にそれぞれ金属酸化物を含有する剥離層を設けた多層金属箔を準備し、この多層金属箔のベース金属箔側と基材とを積層してコア基板を形成する工程と、前記多層金属箔の第１キャリア金属箔と第２キャリア金属箔との間で、第１キャリア金属箔を物理的に剥離する工程と、前記コア基板に残った第２キャリア金属箔上に第１のパターンめっきを行う工程と、前記第１のパターンめっきを含む第２キャリア金属箔上に絶縁層を積層して積層体を形成する工程と、前記多層金属箔の第２キャリア金属箔とベース金属箔との間で、前記積層体を第２キャリア金属箔とともにコア基板から物理的に剥離して分離する工程と、前記剥離した積層体の第２キャリア金属箔上に第２のパターンめっきを行う工程と、前記第２のパターンめっきを行った部分以外の第２キャリア金属箔をエッチングにより除去し、前記第１のパターンめっき上または前記絶縁層上に立体回路を形成する工程と、を有する半導体素子搭載用パッケージ基板の製造方法。
（３） 第１キャリア金属箔と第２キャリア金属箔とベース金属箔とをこの順の配置となるようにめっきで積層形成し、前記第１キャリア金属箔と第２金属箔との間及び第２金属箔とベース金属箔との間にそれぞれ金属酸化物を含有する剥離層を設けた多層金属箔を準備し、この多層金属箔のベース金属箔側と基材とを積層してコア基板を形成する工程と、前記多層金属箔の第１キャリア金属箔と第２キャリア金属箔との間で、第１キャリア金属層を物理的に剥離する工程と、前記コア基板に残った第２キャリア金属箔上に第１のパターンめっきを行う工程と、前記第１のパターンめっきを含む第２キャリア金属箔上に絶縁層を積層して積層体を形成する工程と、前記多層金属箔の第２キャリア金属箔とベース金属箔との間で、前記積層体を第２キャリア金属箔とともにコア基板から物理的に剥離して分離する工程と、前記分離した積層体の第２キャリア金属箔を除去して、前記第１のパターンめっきを前記絶縁層の表面に露出させる工程と、を有する半導体素子搭載用パッケージ基板の製造方法。
（４） 上記（１）から（３）の何れかにおいて、多層金属箔は、第２キャリア金属箔とベース金属箔との間の剥離強度が、第１キャリア金属箔と第２キャリア金属箔との間の剥離強度よりも大きく形成された多層金属箔である半導体素子搭載用パッケージ基板の製造方法。
（５） 上記（１）から（４）の何れかにおいて、多層金属箔は、平均粗さ（Ｒａ）０．３μｍ〜１．２μｍの凹凸を予め設けた第２キャリア銅箔の表面に、第１キャリア銅箔が積層された多層金属箔である半導体素子搭載用パッケージ基板の製造方法。
（６） 上記（１）から（５）の何れかにおいて、第１キャリア金属箔と第２キャリア金属箔とベース金属箔とをこの順の配置となるようにめっきで積層形成し、前記第１キャリア金属箔と第２金属箔との間及び第２金属箔とベース金属箔との間にそれぞれ金属酸化物を含有する剥離層を設けた多層金属箔を準備し、この多層金属箔のベース金属箔側と基材とを積層してコア基板を形成する工程では、前記多層金属箔が、ベース金属箔上に第２キャリア金属箔と第１キャリア金属箔をめっきで積層形成することにより形成される導体素子搭載用パッケージ基板の製造方法。
（７） 上記（１）から（６）の何れかにおいて、第１キャリア金属箔と第２キャリア金属箔との間に設けられた剥離層は、前記第１キャリア金属箔側に付着した状態で剥離し、第２キャリア金属箔とベース金属箔との間に設けられた剥離層は、前記ベース金属箔側に付着した状態で剥離するように設けられる導体素子搭載用パッケージ基板の製造方法。
本発明によれば、樹脂粉の付着を抑制することにより歩留まり向上が可能であり、アンダーカットが生じない埋め込み回路を形成することにより微細で密着力があり、表面が絶縁層に対して外層回路が形成可能であり、また、任意の箇所に立体回路を形成することによりバンプやピラー等の種々の金属構成を形成可能な半導体素子搭載用パッケージ基板の製造方法を提供することができる。
本発明に用いる多層金属箔の断面図である。 本発明のパッケージ基板の製造方法の一部を表すフロー図である。 本発明のパッケージ基板の製造方法の一部を表すフロー図である。 本発明のパッケージ基板の製造方法の一部を表すフロー図である。 本発明のパッケージ基板の製造方法の一部を表すフロー図である。 本発明のパッケージ基板の製造方法の一部を表すフロー図である。 本発明のパッケージ基板の製造方法の一部を表すフロー図である。 本発明のパッケージ基板の製造方法の一部を表すフロー図である。 本発明のパッケージ基板の製造方法を用いて作製した半導体パッケージの 断面図である。 本発明のパッケージ基板の製造方法の一部を表すフロー図である。
本発明のパッケージ基板の製造方法の一例について、図１〜図８を用いて以下に説明する。
まず、図１に示すように、第１キャリア金属箔１０と第２キャリア金属箔１１とベース金属箔１２とをこの順に積層して形成した多層金属箔９を準備する。
第１キャリア金属箔１０は、第２キャリア金属箔１１の表面（第１キャリア金属箔１０側の表面）を保護するためのものであり、第２キャリア金属箔１１との間で物理的に剥離可能とされる。第２キャリア金属箔１１の表面を保護できれば、特に材質や厚みは問わないが、汎用性や取り扱い性の点で、材質としては銅箔やアルミニウム箔が好ましく、厚みとしては１〜３５μｍが好ましい。また、第１キャリア金属箔１０と第２キャリア金属箔１１との間には、これらの金属箔１０、１１の間での剥離強度を安定化するための剥離層１３を設けるのが好ましく、剥離層１３としては、絶縁樹脂と積層する際の加熱・加圧を複数回行っても剥離強度が安定化しているものが好ましい。このような剥離層１３としては、特開２００３−１８１９７０号公報に開示された金属酸化物層と有機剤層を形成したものや、特開２００３−０９４５５３号公報に開示されたＣｕ−Ｎｉ−Ｍｏ合金からなるもの、再公表特許ＷＯ２００６／０１３７３５号公報に示されたＮｉ及びＷの金属酸化物又はＮｉ及びＭｏの金属酸化物を含有するものが挙げられる。なお、この剥離層１３は、第１キャリア金属箔１０を第２キャリア金属箔１１との間で物理的に剥離する際には、第１キャリア金属箔１０側に付着した状態で剥離し、第２キャリア金属箔１１の表面には残留しないものが望ましい。
第２キャリア金属箔１１は、第１キャリア金属箔１０を剥離した後の表面に第１のパターンめっき１８を行うために電流を供給するシード層となるものであり、第１キャリア金属箔１０との間およびベース金属箔１２との間で物理的に剥離可能とされる。ベース金属箔１２とともに給電層として機能すればよく、特に材質や厚みは問わないが、汎用性や取り扱い性の点で、材質としては銅箔やアルミニウム箔が好ましく、厚みとしては１から１８μｍのものを使用できる。ただ、後述するように外層回路２を形成する際（図７（１４）、図８（１４）、図１０（１３））にはエッチングで除去されるので、エッチング量のばらつきを極力低減して高精度な微細回路を形成するためには１〜５μｍの極薄金属箔が好ましい。また、第１キャリア金属箔１０との間およびベース金属箔１２との間には、これらの金属箔１０、１２との間での剥離強度を安定化するため、上述したような剥離層１３、１４を設けるのが好ましい。なお、この剥離層１４は、第２キャリア金属箔１１とベース金属箔１２とが一体となってシード層として作用するようにするため、導電性を有するものが望ましい。また、剥離層１４は、第２キャリア金属箔１１とベース金属箔１２との間で物理的に剥離する際には、ベース金属箔１２側に移行するのが望ましい。これにより、ベース金属箔１２を剥離した後の積層体２２側には、第２キャリア金属箔１１の表面が露出するので、後工程で行う第２キャリア金属箔１１のエッチングが、剥離層１４によって阻害されることがない。
ベース金属箔１２は、多層金属箔９を基材１６と積層してコア基板１７を作製する際に、基材１６と積層される側に位置するものであり、第２キャリア金属箔１１との間で物理的に剥離可能とされる。基材１６と積層される際に、基材１６との接着性を有していれば特に材質や厚みは問わないが、汎用性や取り扱い性の点で、材質としては銅箔やアルミニウム箔が好ましく、厚みとしては９〜７０μｍが好ましい。また、第２キャリア金属箔１１との間には、この金属箔１１との間での剥離強度を安定化するため、上述したような剥離層１４を設けるのが好ましい。
多層金属箔９としては、３層以上の金属箔（例えば、上述したように、第１キャリア金属箔１０と第２キャリア金属箔１１とベース金属箔１２）を有する多層金属箔９であって、少なくとも２箇所の間（例えば、上述したように、第１キャリア金属箔１０と第２キャリア金属箔１１との間および第２キャリア金属箔１１とベース金属箔１２との間）が物理的に剥離可能なものを用いる。多層金属箔９のベース金属箔１２側に基材１６を積層してコア基板１７を形成する工程の際には、第１キャリア金属箔１０の表面に樹脂粉等の異物が付着することがあるが、このような異物が付着したとしても、第１キャリア金属箔１０を第２キャリア金属箔１１との間で物理的に剥離することで、樹脂粉等の異物の影響のない第２キャリア金属箔１１の表面が形成されるので、高品質な金属箔表面を確保することができる。したがって、第２キャリア金属箔１１をシード層として使用して第１のパターンめっき１８を行う場合にも、欠陥の発生を抑制することができるので、歩留りの向上を図ることが可能になる。
次に、図２（１）に示すように、多層金属箔９のベース金属箔１２側と基材１６とを積層してコア基板１７を形成する。基材１６は、多層金属箔９と積層一体化してコア基板１７を形成するものであり、基材１６としては、一般的に半導体素子搭載用パッケージ基板１の絶縁層３として使用されるものを用いることができる。このような基材１６として、ガラスエポキシ、ガラスポリイミド等が挙げられる。コア基板１７は、多層金属箔９を用いて、パッケージ基板１を製造する際に支持基板となるものであり、剛性を確保することによって、作業性を向上させること、およびハンドリング時の損傷を防いで歩留りを向上させるのを主な役割とするものである。このため、基材１６としては、ガラス繊維等の補強材を有するものが望ましく、例えば、ガラスエポキシ、ガラスポリイミド等のプリプレグを、多層金属箔９と重ねて、熱プレス等を用いて加熱・加圧して積層一体化することで形成できる。基材１６の両側（図２（１）の上下両側）に多層金属箔９を積層し、この後の工程を行うことで、１回の工程で２つのパッケージ基板１を製造する工程を進めることができるので、工数低減を図ることができる。また、コア基板１７の両側に対称な構成の積層板を構成できるので、反りを抑制することができ、作業性や製造設備への引っ掛かり等による損傷も抑制できる。
次に、図２（２）に示すように、多層金属箔９の第１キャリア金属箔１０と第２キャリア金属箔１１との間で、第１キャリア金属箔を物理的に剥離する。第１キャリア金属箔１０の表面には、積層時に基材１６の材料となるプリプレグ等からの樹脂粉等の異物が付着する場合がある。このため、この第１キャリア金属箔１０を用いて回路を形成する場合は、表面に付着した樹脂粉等の異物によって、回路に断線や短絡等の欠陥が生じることがあり、歩留りの低下に繋がる可能性がある。しかし、このように、第１キャリア金属箔１０を剥離し除去することにより、樹脂粉等の異物が付着していない第２キャリア金属箔１１を使用して回路を形成することができるので、回路欠陥の発生を抑制することができ、歩留りを改善することが可能になる。また、第１キャリア金属箔１０を物理的に剥離可能であるため、第１キャリア金属箔１０と第２キャリア金属箔１１との間の剥離強度を調整することで、剥離作業を容易に行うことができる。このとき、多層金属箔９の第１キャリア金属箔１０と第２キャリア金属箔１１との間の剥離層１３は、第１キャリア金属箔１０側に移行するのが望ましい。これにより、第１キャリア金属箔１０を剥離した後の第２キャリア金属箔１１側には、第２キャリア金属箔１１の表面が露出するので、後工程で行う第２キャリア金属箔１１上へのめっきレジスト形成や第１のパターンめっき１８の形成が、剥離層１３によって阻害されることがない。
ここで、多層金属箔９は、第２キャリア金属箔１１とベース金属箔１２との間の剥離強度が、第１キャリア金属箔１０と第２キャリア金属箔１１との間の剥離強度よりも大きく形成された多層金属箔９であるのが望ましい。これにより、第１キャリア金属箔１０と第２キャリア金属箔１１との間で物理的に剥離する際に、第２キャリア金属箔１１とベース金属箔１２との間が同時に剥離するのを抑制することができる。剥離強度としては、加熱・加圧する前（基材１６となるプリプレグを積層してコア基板１７を形成する前）の初期において、第１キャリア金属箔１０と第２キャリア金属箔１１との間では２Ｎ／ｍ〜５０Ｎ／ｍ、第２キャリア金属箔１１とベース金属箔１２との間では１０Ｎ／ｍ〜７０Ｎ／ｍとし、第１キャリア金属箔１０と第２キャリア金属箔１１との間の剥離強度が、第２キャリア金属箔１１とベース金属箔１２との間の剥離強度よりも５Ｎ／ｍ〜２０Ｎ／ｍ小さく、加熱・加圧した後（基材１６となるプリプレグを積層してコア基板１７を形成した後）の剥離強度の変化率が、初期に対して２０％程度以下になるようにすると、製造工程でのハンドリングで剥離することがなく、一方で加熱・加圧した後でも剥離する際は容易であり、しかも第１キャリア金属箔１０を剥離する際に、第２キャリア金属箔１１が同時に剥れるのを抑制することができるので作業性がよい。
剥離強度の調整は、例えば、特開２００３−１８１９７０号公報や特開２００３−０９４５５３号公報、再公表特許ＷＯ２００６／０１３７３５号公報に示されるように、剥離層の下地となる第２キャリア金属箔１１の表面（第１キャリア金属箔１０側の表面）の粗さを調整したり、剥離層となる金属酸化物や合金めっき層を形成するためのめっき液組成や条件を調整することにより可能となる。
次に、図２（３）に示すように、コア基板１７に残った第２キャリア金属箔１１上に第１のパターンめっき１８を行う。上述したように、第２キャリア金属箔１１の表面（第１キャリア金属箔１０側の表面）には、積層時に使用するプリプレグ等からの樹脂粉等の異物は付着しないので、これに起因する回路欠陥を抑制可能となる。第１のパターンめっき１８は、第２キャリア金属箔１１上に、めっきレジスト（図示しない。）を形成した後、電気めっきを用いて行うことができる。めっきレジストとしては、一般的なパッケージ基板の製造プロセスで用いられる感光性レジストを使用することができる。電気めっきとしては、一般的なパッケージ基板の製造プロセスで用いられる硫酸銅めっきを用いることができる。
多層金属箔９は、平均粗さ（Ｒａ）が０．３μｍ〜１．２μｍの凹凸を予め設けた第２キャリア金属箔１１の表面に、剥離層１３を介して第１キャリア金属箔１０が積層された多層金属箔９であるのが望ましい。これにより、第１キャリア金属箔１０を剥離層１３とともに物理的に剥離した後の第２キャリア金属箔１１の表面は、予め設けた平均粗さ（Ｒａ）が０．３μｍ〜１．２μｍの凹凸を有する。このため、第２キャリア金属箔１１の表面（第１キャリア金属箔１０側の表面）に、第１のパターンめっき１８用のめっきレジストを形成する際に、めっきレジストの密着や解像性を向上させることができ、高密度回路の形成に有利となる。また、第２キャリア金属箔１１の表面に予め凹凸を設けておくことで、第１キャリア金属箔１０を剥離した後に、第２キャリア金属箔１１の表面に粗面化処理を行う必要がないため、工数の低減を図ることができる。
第２キャリア金属箔１１の表面に設ける凹凸の表面粗さは、平均粗さ（Ｒａ）が０．３〜１．２μｍであるのが、めっきレジストの密着や解像性を改善しつつ、第１のパターンめっき１８後の剥離性を確保できる点で望ましい。平均粗さ（Ｒａ）が０．３μｍ未満の場合、めっきレジストの密着不足が生じる傾向があり、平均粗さ（Ｒａ）が１．２μｍを超える場合、めっきレジストが追従し難くなりやはり密着不足が生じる傾向がある。さらに、めっきレジストのライン／スペースが１５μｍ／１５μｍよりも微細になる場合には、平均粗さ（Ｒａ）が０．５μｍ〜０．９μｍであるのが望ましい。ここで、平均粗さ（Ｒａ）とは、ＪＩＳ Ｂ ０６０１（２００１）で規定される平均粗さ（Ｒａ）であり、触針式表面粗さ計などを用いて測定することが可能である。なお、平均粗さ（Ｒａ）の調整は、第２キャリア金属箔１１が銅箔であれば、第２キャリア金属箔１１としての銅箔を形成する際の電気銅めっきの組成（添加剤等を含む）や条件（電流密度や時間等）を調整することで可能となる。
次に、図３（４）に示すように、第１のパターンめっき１８を含む第２キャリア金属箔１１上に絶縁層３を積層して積層体２２を形成する。絶縁層３としては、一般的にパッケージ基板１の絶縁層３として使用されるものを用いることができる。このような絶縁層３として、エポキシ系樹脂、ポリイミド系樹脂等が挙げられ、例えば、エポキシ系やポリイミド系の接着シート、ガラスエポキシやガラスポリイミド等のプリプレグを、熱プレス等を用いて加熱・加圧して積層一体化することで形成できる。ここで、積層体２２とは、このように積層一体化した状態のもののうち、第１のパターンめっき１８を含む第２キャリア金属箔１１上に積層されたものをいう。絶縁層３となるこれらの樹脂の上に、さらに導体層２０となる金属箔とを重ねて同時に加熱・加圧して積層一体化した場合は、この導体層２０も含む。また、後述するように、導体層２０により内層回路６を形成したり、導体層２０を接続する層間接続５を形成した場合は、これらの内層回路６や層間接続５も含む。
次に、図３（５）、（６）に示すように、層間接続孔２１を形成し、層間接続５や内層回路６を形成してもよい。層間接続５は、例えば、いわゆるコンフォーマル工法を用いて層間接続孔２１を形成した後、この層間接続孔２１内をめっきすることで形成することができる。このめっきには、下地めっきとして薄付け無電解銅めっきを行った後、厚付けめっきとして無電解銅めっきや電気銅めっき、フィルドビアめっき等を用いることができる。エッチングする導体層２０の厚みを薄くして微細回路を形成し易くするためには、薄付けの下地めっきの後、めっきレジストを形成し、厚付けめっきを電気銅めっきやフィルドビアめっきで行うのが望ましい。内層回路６は、例えば、層間接続孔２１へのめっきを行った後、エッチングによって不要部分の導体層２０を除去することにより形成することができる。
次に、図４（７）、（８）および図５（９）、（１０）に示すように、内層回路６や層間接続５の上に、さらに絶縁層３と導体層２０を形成し、図３（５）、（６）のときと同様にして、所望の層数となるように、内層回路６や外層回路２、７、層間接続５を形成することもできる。
次に、図６（１１）に示すように、多層金属箔９の第２キャリア金属箔１１とベース金属箔１２との間で、積層体２２を第２キャリア金属箔１１とともにコア基板１７から物理的に剥離して分離する。このとき、多層金属箔９の第２キャリア金属箔１１とベース金属箔１２との間の剥離層１４は、ベース金属箔１２側に移行するのが望ましい。これにより、ベース金属箔１２を剥離した後の積層体２２側には、第２キャリア金属箔１１の表面が露出するので、後工程で行う第２キャリア金属箔１１のエッチングが、剥離層１４によって阻害されることがない。
次に、図７（１２）〜（１４）に示すように、分離して剥離した積層体２２の第２キャリア金属箔１１上にエッチングレジスト２５を形成して積層体２２の第２キャリア金属箔１１をエッチングして、前記第１のパターンめっき１８を絶縁層３の表面に露出させるとともに、第１のパターンめっき１８上または絶縁層３上に立体回路２４を形成する。また、図８（１２）〜（１４）に示すように、分離して剥離した積層体２２の第２キャリア金属箔１１上に第２のパターンめっき２３を行い、第２のパターンめっき２３を行った部分以外の第２キャリア金属箔１１をエッチングにより除去し、第１のパターンめっき１８を絶縁層３の表面に露出させるとともに、第１のパターンめっき１８上または絶縁層３上に立体回路２４を形成することもできる。また、図１０（１２）〜（１４）に示すように、分離した積層体２２の第２キャリア金属箔１１をエッチング等により除去して、第１のパターンめっき１８を絶縁層３の表面に露出させる。なお、図７（１２）〜（１４）、図８（１２）〜（１４）及び図１０（１２）〜（１４）は、図６（１１）のように分離した積層体２２のうち、下側の部分のみを表している。これにより、外層回路２を形成する際に、外層回路２の側面がエッチングによって侵食されないため、アンダーカットを生じないので、微細な外層回路２を形成することができる。また、本発明で形成される外層回路２は、絶縁層３に埋め込まれた状態となるため、外層回路２の底面だけでなく、両側の側面も絶縁層３と密着しているため、微細回路であっても、十分な密着性を確保することができる。また、第２キャリア金属箔１１として厚さ１μｍ〜５μｍの極薄銅箔を用いた場合は、僅かなエッチング量でも第２キャリア金属箔１１を除去することができるため、絶縁層３に埋め込まれ、絶縁層３から露出した外層回路２の表面は平坦であり、ワイワーボンディングやフリップチップ接続の際の接続信頼性を確保することができ、半導体素子との接続端子として用いられるのに適している。また、半導体素子との接続端子を、層間接続５と平面視において重なる位置の外層回路２に設けることが可能であるため、半導体素子との接続端子を層間接続５の直上または直下に設けることが可能であり、小型化・高密度化にも対応が可能である。さらに、任意の箇所に立体回路２４を形成することによりバンプやピラー等の種々の金属構成を形成可能であり、第２キャリア金属箔１１や第２のパターンめっき２３の厚みを変えることで、任意の高さに形成することも可能であるため、種々の半導体素子（図示しない。）や他のパッケージ基板との接続形態に対応することができる。例えば、図９に示すように、キャビティを設けなくても、ＰｏＰを構成することが可能となる。
次に、必要に応じてソルダーレジスト４や保護めっき８を形成してもよい。保護めっき８としては、一般的にパッケージ基板の接続端子の保護めっきとして用いられるニッケルめっきと金めっきが望ましい。
以上のように、本発明のパッケージ基板の製造方法によれば、層間接続と重なる位置に平坦でかつ微細な埋め込み回路を有するパッケージ基板を形成することができ、ワイヤーボンディングやフリップチップ接続に適したパッケージ基板を形成することができる。また、任意の箇所に立体回路を形成することによりバンプやピラー等の種々の金属構成を備えるパッケージ基板を形成することができる。
以下に、本発明の実施例を説明するが、本発明は本実施例に限定されない。
（実施例１）
まず、図１に示すように、第１キャリア金属箔１０と第２キャリア金属箔１１とベース金属箔１２とをこの順に積層して形成した多層金属箔９を準備した。第１キャリア金属箔１０は９μｍの銅箔を、第２キャリア金属箔１１は３μｍの極薄銅箔を、ベース金属箔１２は１８μｍの銅箔を用いている。ベース金属箔１２の表面（第２キャリア金属箔１１側の表面）には、物理的な剥離が可能になるように、剥離層１４を設けた。また、第２キャリア金属箔１１の表面（第１キャリア金属箔１０側の表面）には、平均粗さ（Ｒａ）０．７μｍの凹凸を予め設けた。また、この凹凸の上、つまり第１キャリア金属箔１０との間には、物理的な剥離が可能になるように、剥離層１３を設けた。ベース金属箔１２と第２キャリア金属箔１１との間、及び第２キャリア金属箔１１と第１キャリア金属箔１０との間の剥離層１３、１４は、何れもＮｉ（ニッケル）、Ｍｏ（モリブデン）、クエン酸を含有するめっき浴を用いて金属酸化物層を形成することで形成した。なお、剥離強度の調整は、電流密度と時間を調整することで、剥離層１３、１４を形成する金属酸化物量を調整して行った。このときの加熱・加圧する前（基材１６となるプリプレグを積層してコア基板１７を形成する前）の初期の剥離強度は、ベース金属箔１２と第２キャリア金属箔１１との間が４７Ｎ／ｍ、第２キャリア金属箔１１と第１キャリア金属箔１０との間が２９Ｎ／ｍであった。なお、加熱・加圧した後（基材１６となるプリプレグを積層してコア基板１７を形成した後）の剥離強度の変化率は、初期に対して約１０％程度上昇した程度であった。
図１に示す多層金属箔９の作製は、具体的には以下のように行った。
（１）ベース金属箔１２として、厚さ１８μｍの電解銅箔を用い、硫酸３０ｇ／Ｌに６０秒浸漬して酸洗浄後に流水で３０秒間水洗を行った。
（２）洗浄した電解銅箔を陰極とし、酸化イリジウムコーテイングを施したＴｉ極板を陽極とし、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、クエン酸を含有するめっき浴として、硫酸ニッケル６水和物３０ｇ／Ｌ、モリブデン酸ナトリウム２水和物３．０ｇ／Ｌ、クエン酸３ナトリウム２水和物３０ｇ／Ｌ、ｐＨ６．０、液温度３０℃の浴にて、電解銅箔の光沢面に、電流密度２０Ａ／ｄｍ２で５秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１４を形成した。
（３）剥離層１４を形成後の表面に、硫酸銅５水和物２００ｇ／Ｌ、硫酸１００ｇ／Ｌ、液温度４０℃の浴にて、酸化イリジウムコーテイングを施したＴｉ極板を陽極として、電流密度４Ａ／ｄｍ２で２００秒間電解めっきを行い、厚さ３μｍの第２キャリア金属箔１１となる金属層を形成した。
（４）第２キャリア金属箔１１となる金属層を形成した後の表面に、上記（２）と同様の浴を用いて、電流密度１０Ａ／ｄｍ２で１０秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１３を形成した。
（５）剥離層１３を形成した後の表面に、上記（３）と同様の浴を用いて、電流密度４Ａ／ｄｍ２で６００秒間電解めっきを行い厚さ９μｍの第１キャリア金属箔１０となる金属層を形成した。
（６）基材１６と接触する面に、硫酸銅めっきにより粒状の粗化粒子を形成し、クロメート処理及びシランカップリング剤処理を施した。また、基材１６と接しない面にはクロメート処理を施した。
次に、図２（１）に示すように、多層金属箔９のベース金属箔１２側と基材１６とを積層してコア基板１７を形成した。基材１６としてガラスエポキシのプリプレグを用い、このプリプレグの上下両側に多層金属箔９を重ねて、熱プレスを用いて加熱・加圧して積層一体化した。
次に、図２（２）に示すように、多層金属箔９の第１キャリア金属箔１０と第２キャリア金属箔１１との間で、第１キャリア金属箔１０を物理的に剥離した。
次に、図２（３）に示すように、コア基板１７に残った第２キャリア金属箔１１上に第１のパターンめっき１８を行った。第１のパターンめっき１８は、第２キャリア金属箔１１上に、感光性のめっきレジストを形成した後、硫酸銅電気めっきを用いて形成した。
次に、図３（４）に示すように、第１のパターンめっき１８を含む第２キャリア金属箔１１上に絶縁層３と導体層２０として銅箔（１２μｍ）を積層して積層体２２を形成した。絶縁層３としては、エポキシ系の接着シートを熱プレスを用い、加熱・加圧して積層一体化することで形成した。
次に、図３（５）、（６）に示すように、層間接続５や内層回路６を形成した。層間接続５は、コンフォーマル工法を用いて層間接続孔２１を形成した後、この層間接続孔２１内をめっきすることで形成した。このめっきには、下地めっきとして薄付け無電解銅めっきを行った後、感光性のめっきレジストを形成し、厚付けめっきを硫酸銅電気めっきで行った。この後、エッチングによって不要部分の導体層２０を除去することにより内層回路６を形成した。
次に、図４（７）、（８）および図５（９）、（１０）に示すように、内層回路６や層間接続５の上に、さらに絶縁層３と導体層２０を形成し、内層回路６や外層回路２、７、層間接続５を形成して、４層の導体層２０を有する積層体２２を形成した。
次に、図６（１１）に示すように、多層金属箔９の第２キャリア金属箔１１とベース金属箔１２との間で、積層体２２を第２キャリア金属箔１１とともにコア基板１７から物理的に剥離して分離した。
次に、図７（１２）〜（１４）に示すように、分離して剥離した積層体２２の第２キャリア金属箔１１上にエッチングレジストを形成して積層体２２の第２キャリア金属箔１１をエッチングして、前記第１のパターンめっき１８を前記絶縁層３の表面に露出させるとともに、第１のパターンめっき１８上または絶縁層３上に立体回路２４を形成した。
次に、感光性のソルダーレジストを形成し、その後、保護めっきとして、無電解ニッケルめっきと無電解金めっきを行い、パッケージ基板を形成した。
（実施例２）
ベース金属箔１２と第２キャリア金属箔１１との間、及び第２キャリア金属箔１１と第１キャリア金属箔１０との間の剥離強度を、何れもＮｉ（ニッケル）、Ｍｏ（モリブデン）、クエン酸を含有するめっき浴を用いて金属酸化物層を形成する際の電流密度や時間を変えることで、剥離層１３、１４を形成する金属酸化物量を調整して変化させた。具体的には、電流密度１０Ａ／ｄｍ２で１０秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１４を形成し、電流密度７．５Ａ／ｄｍ２で１５秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１３を形成した。このときの加熱・加圧する前の初期の剥離強度は、ベース金属箔１２と第２キャリア金属箔１１との間が２３Ｎ／ｍ、第２キャリア金属箔１１と第１キャリア金属箔１０との間が１８Ｎ／ｍであった。なお、加熱・加圧した後の剥離強度は、初期に対して１０〜２０％程度上昇した程度であった。これ以外は実施例１と同様にしてパッケージ基板を作製した。
（実施例３）
ベース金属箔１２と第２キャリア金属箔１１との間、及び第２キャリア金属箔１１と第１キャリア金属箔１０との間の剥離強度を、何れもＮｉ（ニッケル）、Ｍｏ（モリブデン）、クエン酸を含有するめっき浴を用いて金属酸化物層を形成する際の電流を変えることで、剥離層１３、１４を形成する金属酸化物量を調整して変化させた。具体的には、電流密度５Ａ／ｄｍ２で２０秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１４を形成し、電流密度２Ａ／ｄｍ２で２０秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１３を形成した。このときの加熱・加圧する前の初期の剥離強度は、ベース金属箔１２と第２キャリア金属箔１１との間が１５Ｎ／ｍ、第２キャリア金属箔１１と第１キャリア金属箔１０との間が２Ｎ／ｍであった。なお、加熱・加圧した後の剥離強度は、初期に対して１０〜２０％程度上昇した程度であった。これ以外は実施例１と同様にしてパッケージ基板を作製した。
（実施例４）
ベース金属箔１２と第２キャリア金属箔１１との間、及び第２キャリア金属箔１１と第１キャリア金属箔１０との間の剥離強度を、何れもＮｉ（ニッケル）、Ｍｏ（モリブデン）、クエン酸を含有するめっき浴を用いて金属酸化物層を形成する際の電流を変えることで、剥離層１３、１４を形成する金属酸化物量を調整して変化させた。具体的には、電流密度２５Ａ／ｄｍ２で４秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１４を形成し、電流密度２０Ａ／ｄｍ２で４秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１３を形成した。このときの加熱・加圧する前の初期の剥離強度は、ベース金属箔１２と第２キャリア金属箔１１との間が６８Ｎ／ｍ、第２キャリア金属箔１１と第１キャリア金属箔１０との間が４８Ｎ／ｍであった。なお、加熱・加圧した後の剥離強度は、初期に対して５〜１０％程度上昇した程度であった。
上記で準備した多層金属箔９を用い、実施例１の図７（１２）〜（１４）に示す工程の代わりに、図８（１２）〜（１４）に示すように、分離して剥離した積層体２２の第２キャリア金属箔１１上に第２のパターンめっき２３を行い、第２のパターンめっき２３を行った部分以外の第２キャリア金属箔１１をエッチングにより除去し、第１のパターンめっき１８を絶縁層３の表面に露出させるとともに、第１のパターンめっき１８上または絶縁層３上に立体回路２４を形成した。この工程以外は、実施例１と同様にしてパッケージ基板を作製した。
（実施例５）
ベース金属箔１２と第２キャリア金属箔１１との間、及び第２キャリア金属箔１１と第１キャリア金属箔１０との間の剥離強度を、何れもＮｉ（ニッケル）、Ｍｏ（モリブデン）、クエン酸を含有するめっき浴を用いて金属酸化物層を形成する際の電流を変えることで、剥離層１３、１４を形成する金属酸化物量を調整して変化させた。具体的には、電流密度２０Ａ／ｄｍ２で５秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１４を形成し、電流密度１０Ａ／ｄｍ２で１０秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１３を形成した。このときの加熱・加圧する前の初期の剥離強度は、ベース金属箔１２と第２キャリア金属箔１１との間が４３Ｎ／ｍ、第２キャリア金属箔１１と第１キャリア金属箔１０との間が２８Ｎ／ｍであった。なお、加熱・加圧した後の剥離強度は、初期に対して１０〜１５％程度上昇した程度であった。これ以外は実施例４と同様にしてパッケージ基板を作製した。
（実施例６）
ベース金属箔１２と第２キャリア金属箔１１との間、及び第２キャリア金属箔１１と第１キャリア金属箔１０との間の剥離強度を、何れもＮｉ（ニッケル）、Ｍｏ（モリブデン）、クエン酸を含有するめっき浴を用いて金属酸化物層を形成する際の電流を変えることで、剥離層１３、１４を形成する金属酸化物量を調整して変化させた。具体的には、電流密度１０Ａ／ｄｍ２で１０秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１４を形成し、電流密度２．５Ａ／ｄｍ２で４０秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１３を形成した。このときの加熱・加圧する前の初期の剥離強度は、ベース金属箔１２と第２キャリア金属箔１１との間が２２Ｎ／ｍ、第２キャリア金属箔１１と第１キャリア金属箔１０との間が４Ｎ／ｍであった。なお、加熱・加圧した後の剥離強度は、初期に対して５〜１５％程度上昇した程度であった。これ以外は実施例４と同様にしてパッケージ基板を作製した。
（実施例７）
ベース金属箔１２と第２キャリア金属箔１１との間、及び第２キャリア金属箔１１と第１キャリア金属箔１０との間の剥離強度を、何れもＮｉ（ニッケル）、Ｍｏ（モリブデン）、クエン酸を含有するめっき浴を用いて金属酸化物層を形成する際の電流を変えることで、剥離層１３、１４を形成する金属酸化物量を調整して変化させた。具体的には、電流密度２０Ａ／ｄｍ２で５秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１４を形成し、電流密度１０Ａ／ｄｍ２で１０秒間電解処理し、ニッケルとモリブデンからなる金属酸化物を含有する剥離層１３を形成した。このときの加熱・加圧する前の初期の剥離強度は、ベース金属箔１２と第２キャリア金属箔１１との間が４５Ｎ／ｍ、第２キャリア金属箔１１と第１キャリア金属箔１０との間が２６Ｎ／ｍであった。なお、加熱・加圧した後の剥離強度は、初期に対して１０％程度上昇した程度であった。
上記で準備した多層金属箔９を用い、実施例１の図７（１２）〜（１４）に示す工程の代わりに、図１０（１２）〜（１４）に示すように、分離して剥離した積層体２２の第２キャリア金属箔１１をエッチングにより除去し、第１のパターンめっき１８を絶縁層３の表面に露出させ絶縁層３に埋め込まれた外層回路２を形成した。この工程以外は、実施例１と同様にしてパッケージ基板を作製した。
表１に、実施例１〜７について、絶縁層３に埋め込まれて形成された外層回路２の仕上がり状態、第１キャリア金属箔１０と第２キャリア金属箔１１との間の剥離強度、第２キャリア金属箔１１とベース金属箔１２との間の剥離強度、ハンドリング時のキャリア金属箔の剥れの有無を示す。実施例１〜７の何れもライン／スペースが１０μｍ／１０μｍまでの微細な外層回路２を形成することができた（表１の“○”は、アンダーカットのないことを示す。）。また、断面を観察した結果、何れもアンダーカットは生じていなかった。さらに、断面の観察結果から、第２キャリア金属箔１１は３μｍの極薄銅を用いているため、僅かなエッチング量で均一に除去されており、外層回路２の表面はほぼ平坦であった。また、実施例１〜６の何れも、製造工程でのハンドリングで第１キャリア金属箔１０と第２キャリア金属箔１１との間や、第２キャリア金属箔１１とベース金属箔１２との間が剥離することはなかった（表１の“○”は、剥れがないことを示す。）。また、第１キャリア金属箔１０と第２キャリア金属箔１１との間で剥離する際に、第２キャリア金属箔１１とベース金属箔１２との間が剥離することはなかった。
Figure 0005896200
加熱・加圧する前（基材１６となるプリプレグを積層してコア基板１７を形成する前）の初期の剥離強度（Ｎ／ｍ）の測定は、１０ｍｍ幅にカットした多層金属箔のサンプルを作製し、テンシロンＲＴＭ−１００（株式会社オリエンテック製、商品名、「テンシロン」は登録商標。）を用い、ＪＩＳ Ｚ ０２３７の９０度引き剥がし法に準じて、室温（２５℃）で、まず、第１キャリア金属箔を９０度方向に毎分３００ｍｍの速さで引き剥がして測定し、次に、第２キャリア金属箔を９０度方向に毎分３００ｍｍの速さで引き剥がして測定した。また、加熱・加圧した後（基材１６となるプリプレグを積層してコア基板１７を形成した後）の剥離強度も、初期の剥離強度と同様にして測定し、初期に対する変化率を求めた。なお、多層金属箔９と基材１６となるガラスエポキシプリプレグとを積層してコア基板１７を形成する際の加熱・加圧の条件は、真空プレスを用いて、圧力３ＭＰａ、温度１７５℃、保持時間１．５ｈｒである。
１：半導体素子搭載用パッケージ基板
２：外層回路または埋め込み回路
３：絶縁層
４：ソルダーレジスト
５：層間接続
６：内層回路
７：外層回路
８：保護めっき
９：多層金属箔
１０：第１キャリア金属箔
１１：第２キャリア金属箔
１２：ベース金属箔
１３：剥離層
１４：剥離層
１６：基材
１７：コア基板
１８：第１のパターンめっき
２０：導体層
２１：層間接続孔
２２：積層体
２３：第２のパターンめっき
２４：立体回路
２５：エッチングレジスト
２６：はんだ
２７：半導体素子
２８：半導体パッケージ
２９：封止材

Claims (7)

  1. 第１キャリア金属箔と第２キャリア金属箔とベース金属箔とをこの順の配置となるようにめっきで積層形成し、前記第１キャリア金属箔と第２キャリア金属箔との間及び第２キャリア金属箔とベース金属箔との間にそれぞれ金属酸化物を含有する剥離層を設けた多層金属箔を準備し、この多層金属箔のベース金属箔側と基材とを積層してコア基板を形成する工程と、
    前記多層金属箔の第１キャリア金属箔と第２キャリア金属箔との間で、第１キャリア金属箔を物理的に剥離する工程と、
    前記コア基板に残った第２キャリア金属箔上に第１のパターンめっきを行う工程と、
    前記第１のパターンめっきを含む第２キャリア金属箔上に絶縁層を積層して積層体を形成する工程と、
    前記多層金属箔の第２キャリア金属箔とベース金属箔との間で、前記積層体を第２キャリア金属箔とともにコア基板から物理的に剥離して分離する工程と、
    前記剥離した積層体の第２キャリア金属箔上にエッチングレジストを形成してエッチングを行い、前記第１のパターンめっき上または前記絶縁層上に立体回路を形成する工程と、
    を有する半導体素子搭載用パッケージ基板の製造方法。
  2. 第１キャリア金属箔と第２キャリア金属箔とベース金属箔とをこの順の配置となるようにめっきで積層形成し、前記第１キャリア金属箔と第２キャリア金属箔との間及び第２キャリア金属箔とベース金属箔との間にそれぞれ金属酸化物を含有する剥離層を設けた多層金属箔を準備し、この多層金属箔のベース金属箔側と基材とを積層してコア基板を形成する工程と、
    前記多層金属箔の第１キャリア金属箔と第２キャリア金属箔との間で、第１キャリア金属箔を物理的に剥離する工程と、
    前記コア基板に残った第２キャリア金属箔上に第１のパターンめっきを行う工程と、
    前記第１のパターンめっきを含む第２キャリア金属箔上に絶縁層を積層して積層体を形成する工程と、
    前記多層金属箔の第２キャリア金属箔とベース金属箔との間で、前記積層体を第２キャリア金属箔とともにコア基板から物理的に剥離して分離する工程と、
    前記剥離した積層体の第２キャリア金属箔上に第２のパターンめっきを行う工程と、
    前記第２のパターンめっきを行った部分以外の第２キャリア金属箔をエッチングにより除去し、前記第１のパターンめっき上または前記絶縁層上に立体回路を形成する工程と、を有する半導体素子搭載用パッケージ基板の製造方法。
  3. 第１キャリア金属箔と第２キャリア金属箔とベース金属箔とをこの順の配置となるようにめっきで積層形成し、前記第１キャリア金属箔と第２キャリア金属箔との間及び第２キャリア金属箔とベース金属箔との間にそれぞれ金属酸化物を含有する剥離層を設けた多層金属箔を準備し、この多層金属箔のベース金属箔側と基材とを積層してコア基板を形成する工程と、
    前記多層金属箔の第１キャリア金属箔と第２キャリア金属箔との間で、第１キャリア金属層を物理的に剥離する工程と、
    前記コア基板に残った第２キャリア金属箔上に第１のパターンめっきを行う工程と、
    前記第１のパターンめっきを含む第２キャリア金属箔上に絶縁層を積層して積層体を形成する工程と、
    前記多層金属箔の第２キャリア金属箔とベース金属箔との間で、前記積層体を第２キャリア金属箔とともにコア基板から物理的に剥離して分離する工程と、
    前記分離した積層体の第２キャリア金属箔を除去して、前記第１のパターンめっきを前記絶縁層の表面に露出させる工程と、
    を有する半導体素子搭載用パッケージ基板の製造方法。
  4. 請求項１から３の何れかにおいて、
    多層金属箔は、第２キャリア金属箔とベース金属箔との間の剥離強度が、第１キャリア金属箔と第２キャリア金属箔との間の剥離強度よりも大きく形成された多層金属箔である半導体素子搭載用パッケージ基板の製造方法。
  5. 請求項１から４の何れかにおいて、
    多層金属箔は、平均粗さ（Ｒａ）０．３μｍ〜１．２μｍの凹凸を予め設けた第２キャリア銅箔の表面に、第１キャリア銅箔が積層された多層金属箔である半導体素子搭載用パッケージ基板の製造方法。
  6. 請求項１から５の何れかにおいて、
    第１キャリア金属箔と第２キャリア金属箔とベース金属箔とをこの順の配置となるようにめっきで積層形成し、前記第１キャリア金属箔と第２キャリア金属箔との間及び第２キャリア金属箔とベース金属箔との間にそれぞれ金属酸化物を含有する剥離層を設けた多層金属箔を準備し、この多層金属箔のベース金属箔側と基材とを積層してコア基板を形成する工程では、
    前記多層金属箔が、ベース金属箔上に第２キャリア金属箔と第１キャリア金属箔をめっきで積層形成することにより形成される導体素子搭載用パッケージ基板の製造方法。
  7. 請求項１から６の何れかにおいて、
    第１キャリア金属箔と第２キャリア金属箔との間に設けられた剥離層は、前記第１キャリア金属箔側に付着した状態で剥離し、
    第２キャリア金属箔とベース金属箔との間に設けられた剥離層は、前記ベース金属箔側に付着した状態で剥離するように設けられる導体素子搭載用パッケージ基板の製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8970035B2 (en) 2012-08-31 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
JP2014072326A (ja) * 2012-09-28 2014-04-21 Hitachi Chemical Co Ltd 半導体素子搭載用パッケージ基板及びその製造方法
KR101436830B1 (ko) 2013-04-30 2014-09-02 대덕전자 주식회사 다기능 회로판 제조 방법
KR101448529B1 (ko) * 2013-06-17 2014-10-08 주식회사 심텍 프라이머층을 이용하는 세미어디티브법을 적용하는 인쇄회로기판의 제조 방법
JP6223909B2 (ja) * 2013-07-11 2017-11-01 新光電気工業株式会社 配線基板及びその製造方法
TWI474449B (zh) * 2013-09-27 2015-02-21 Subtron Technology Co Ltd 封裝載板及其製作方法
TWI474450B (zh) 2013-09-27 2015-02-21 Subtron Technology Co Ltd 封裝載板及其製作方法
CN104576402B (zh) * 2013-10-18 2017-10-13 旭德科技股份有限公司 封装载板及其制作方法
CN103596362B (zh) * 2013-11-08 2016-08-31 溧阳市江大技术转移中心有限公司 一种具有交错间隔的合金柱的印刷电路板
TWI589201B (zh) * 2013-11-22 2017-06-21 Mitsui Mining & Smelting Co Manufacturing method of a printed circuit board having a buried circuit and a printed circuit board obtained by the manufacturing method
KR101557574B1 (ko) * 2014-03-07 2015-10-05 주식회사 심텍 내장형 지지 구조물을 구비하는 인쇄회로기판 및 이의 제조 방법
KR101597996B1 (ko) * 2014-05-22 2016-02-29 대덕전자 주식회사 회로기판 및 제조방법
EP3197251B1 (en) 2014-07-18 2023-10-18 Mitsubishi Gas Chemical Company, Inc. Laminate and substrate for mounting a semiconductor device, and methods for producing the same
WO2016067422A1 (ja) 2014-10-30 2016-05-06 三井金属鉱業株式会社 キャリア付銅箔及びそれを用いたプリント配線板の製造方法
KR102126611B1 (ko) * 2014-12-30 2020-06-25 서키트 호일 룩셈부르크, 에스에이알엘 박리성 동박, 코어리스 기판의 제조방법 및 이 방법으로 얻어진 코어리스 기판
TWI573230B (zh) * 2015-06-26 2017-03-01 矽品精密工業股份有限公司 封裝件及其封裝基板
US9899239B2 (en) 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
KR101893503B1 (ko) * 2016-05-27 2018-08-30 (주) 화인켐 미세배선용 연성 회로 기판 및 이의 제조방법
CN109417055A (zh) * 2016-07-01 2019-03-01 三菱瓦斯化学株式会社 半导体元件搭载用封装体基板的制造方法和半导体元件安装基板的制造方法
KR20190025538A (ko) * 2016-07-07 2019-03-11 메이코 일렉트로닉스 컴파니 리미티드 입체 배선 기판, 입체 배선 기판의 제조 방법, 입체 배선 기판용 기재
US11217445B2 (en) 2016-08-05 2022-01-04 Mitsubishi Gas Chemical Company, Inc. Supporting substrate, supporting substrate-attached laminate and method for manufacturing a package substrate for mounting a semiconductor device
KR102023729B1 (ko) * 2017-08-23 2019-09-23 (주)심텍 인쇄회로기판 및 그 제조 방법
CN108718485B (zh) * 2018-06-07 2021-02-02 珠海元盛电子科技股份有限公司 一种制造细线厚铜双面fpc的半加成法技术
CN113811093A (zh) * 2021-08-09 2021-12-17 广州方邦电子股份有限公司 金属箔、覆铜层叠板、线路板及线路板的制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127429A (ja) * 1999-10-25 2001-05-11 Hitachi Chem Co Ltd 多層印刷配線板の製造方法
JP3973197B2 (ja) * 2001-12-20 2007-09-12 三井金属鉱業株式会社 キャリア箔付電解銅箔及びその製造方法
JP4273895B2 (ja) * 2003-09-24 2009-06-03 日立化成工業株式会社 半導体素子搭載用パッケージ基板の製造方法
CN100481403C (zh) * 2005-03-17 2009-04-22 日立电线株式会社 电子装置用基板及其制造方法以及电子装置制造方法
JP4866268B2 (ja) * 2007-02-28 2012-02-01 新光電気工業株式会社 配線基板の製造方法及び電子部品装置の製造方法
JP5410660B2 (ja) * 2007-07-27 2014-02-05 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置及びその製造方法
JP4533449B2 (ja) * 2008-10-16 2010-09-01 新光電気工業株式会社 配線基板の製造方法
KR20100065689A (ko) * 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP4503698B2 (ja) * 2009-12-15 2010-07-14 新光電気工業株式会社 配線基板の製造方法
JP4546581B2 (ja) * 2010-05-12 2010-09-15 新光電気工業株式会社 配線基板の製造方法

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