TWI601245B - A method of manufacturing a package substrate for mounting a semiconductor element - Google Patents

A method of manufacturing a package substrate for mounting a semiconductor element Download PDF

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Description

半導體元件搭載用封裝基板之製造方法
本發明關於可以高密度化之半導體元件搭載用封裝基板之製造方法。
伴隨電子元件之小型化、高密度化，要求系統化之半導體元件搭載用封裝基板(以下亦有稱為「封裝基板」)。以SiP(System in Package)為代表之PoP(Package on Package)，近年來於一個封裝基板將複數半導體元件予以疊層之封裝成為主流。伴隨此，PoP用之封裝基板需要將半導體元件之連接端子高密度化配置，而要求外層電路之微細化。
微細之外層電路之形成方法，係於具備厚度約2μm之薄的銅箔之絕緣基材設置層間連接孔，於薄的銅箔上及層間連接孔內鍍敷厚度約0.1μm之薄化無電解銅鍍層，於其上形成鍍層阻劑而藉由圖案電鍍使成為外層電路之部分厚肉化之後，除去鍍層阻劑，藉由蝕刻全面僅除去未被實施圖案電鍍之部分(亦即導體之薄的部分)，而形成外層電路之方法(專利文獻1)。
另外，在可以物理方式剝離之附加有載體銅箔的極薄銅箔(厚度1~5μm)之載體銅箔面，設置絕緣樹脂形成支撐基板，於該支撐基板之極薄銅箔上藉由圖案銅鍍層形成成為外層電路之導體圖案，於其上形成絕緣樹脂或層間連接之後，以物理方式將包含載體銅箔之支撐基板予以剝離， 另外，藉由蝕刻極薄銅箔予以除去，而形成微細之外層電路之方法存在(專利文獻2)。
準備2個於載體膜之中間膜之表面形成特定圖案之配線膜，於該配線膜之表面藉由圖案鍍層形成導電性柱部，形成有層間絕緣膜之配線構件，使導電性柱部之前端面彼此相接而予以積層化，以中間膜作為阻蝕層，藉由蝕刻除去載體膜，另外，藉由蝕刻除去中間膜，而形成配線之方法存在(專利文獻3)。
[習知技術文獻]
[專利文獻]
專利文獻1：特開2004-140176號公報
專利文獻2：特開2005-101137號公報
專利文獻3：特開2006-135277號公報
但是，專利文獻1之方法，作為圖案銅電鍍層之供電層，係使用設於絕緣基材上之薄的銅箔以及薄化無電解銅鍍層，因此圖案電鍍後全面蝕刻時，供電層(薄的銅箔以及薄化無電解銅鍍層之合計之層)之厚度分之蝕刻變為需要。介由蝕刻除去供電層時，有產生凹陷(under cut)之傾向。因此，形成之外層電路與絕緣基材之實質密接寬度減少，例如線/間隔(line/space)為15μm/15μm以下等級之微細外層電路之形成困難之問題存在。另外，圖案銅電鍍層 之表面成為外層電路之表面，於外層電路容易產生表面凹凸，則亦存在蝕刻時表面凹凸更加增大之問題。
在專利文獻2之方法，於附加有載體銅箔的極薄銅箔(厚度1~5μm)面積層絕緣樹脂而形成支撐基板時，於露出支撐基板表面側之極薄銅箔之表面，有可能附著絕緣樹脂之樹脂粉，進行極薄銅箔之加工形成微細之外層電路時，附著於該極薄銅箔之樹脂粉有可能成為良品率降低之主要原因。
在專利文獻3之方法，以中間膜作為阻蝕層藉由蝕刻除去載體膜，另外，藉由蝕刻除去中間膜，但是，於阻蝕層容易形成針孔等缺陷而導致良品率下降。另外，蝕刻分2階段進行，因此形成之外層電路之表面凹凸增大，與半導體元件之連接信賴性降低之可能性存在。
半導體元件與封裝基板之連接端子間之電連接，係使用覆晶(flip chip)連接或導線接合(wire bonding)連接，隨著連接端子之微細化程度表面凹凸對於連接信賴性之影響有增大之傾向。因此，要求成為連接端子之外層電路表面之平坦化。另外，依據所搭載之半導體元件之連接形態，亦有要求形成凸塊或柱部等之情況。
本發明有鑑於上述問題，目的在於提供藉由抑制樹脂粉之附著，提升良品率，形成不會產生凹陷之填埋電路，具有微細之密接力，可以形成表面為平坦之外層電路，而且，藉由在任意處所形成立體電路，可以形成凸塊或柱部等各種金屬構成的半導體元件搭載用封裝基板之製造方法 。
本發明關於以下。
(1)半導體元件搭載用封裝基板之製造方法，係具有：準備將第1載體金屬箔、第2載體金屬箔、以及基底金屬箔依序積層而成之多層金屬箔，將該多層金屬箔之基底金屬箔側與基材予以積層而形成核心基板(core substrate)的步驟；在上述多層金屬箔之第1載體金屬箔與第2載體金屬箔之間，以物理方式將第1載體金屬箔予以剝離的步驟；在殘留於上述核心基板之第2載體金屬箔上，鍍敷第1圖案鍍層的步驟；在包含上述第1圖案鍍層的第2載體金屬箔上，積層絕緣層而形成積層體的步驟；在上述多層金屬箔之第2載體金屬箔與基底金屬箔之間，以物理性剝離方式使上述積層體連同第2載體金屬箔由核心基板分離的步驟；及在上述剝離之積層體之第2載體金屬箔上形成蝕刻阻劑進行蝕刻，於上述第1圖案鍍層上或上述絕緣層上形成立體電路的步驟。
(2)半導體元件搭載用封裝基板之製造方法，係具有：準備將第1載體金屬箔、第2載體金屬箔、以及基底金屬箔依序積層而成之多層金屬箔，將該多層金屬箔之基底金屬箔側與基材予以積層而形成核心基板的步驟；在上述多層金屬箔之第1載體金屬箔與第2載體金屬箔之間，以物理方式將第1載體金屬箔予以剝離的步驟；在殘留於上述 核心基板之第2載體金屬箔上，鍍敷第1圖案鍍層的步驟；在包含上述第1圖案鍍層的第2載體金屬箔上，積層絕緣層而形成積層體的步驟；在上述多層金屬箔之第2載體金屬箔與基底金屬箔之間，以物理性剝離方式使上述積層體連同第2載體金屬箔由核心基板分離的步驟；在上述剝離之積層體之第2載體金屬箔上鍍敷第2圖案鍍層的步驟；及藉由蝕刻除去上述第2圖案鍍層之鍍敷部分以外之第2載體金屬箔，於上述第1圖案鍍層上或上述絕緣層上形成立體電路的步驟。
(3)半導體元件搭載用封裝基板之製造方法，係具有：準備將第1載體金屬箔、第2載體金屬箔、以及基底金屬箔依序積層而成之多層金屬箔，將該多層金屬箔之基底金屬箔側與基材予以積層而形成核心基板的步驟；在上述多層金屬箔之第1載體金屬箔與第2載體金屬箔之間，以物理方式將第1載體金屬箔予以剝離的步驟；在殘留於上述核心基板之第2載體金屬箔上，鍍敷第1圖案鍍層的步驟；在包含上述第1圖案鍍層的第2載體金屬箔上，積層絕緣層而形成積層體的步驟；在上述多層金屬箔之第2載體金屬箔與基底金屬箔之間，以物理性剝離方式使上述積層體連同第2載體金屬箔由核心基板分離的步驟；及除去上述分離之積層體之第2載體金屬箔，使上述第1圖案鍍層露出於上述絕緣層表面的步驟。
(4)如上述(1)至(3)之任一半導體元件搭載用封裝基板之製造方法中，多層金屬箔被形成為，第2載體金屬箔與 基底金屬箔之間之剝離強度，係大於第1載體金屬箔與第2載體金屬箔之間之剝離強度。
(5)如上述(1)至(5)之任一半導體元件搭載用封裝基板之製造方法中，多層金屬箔為，在第2載體銅箔之事先設有平均粗糙度(Ra)0.3μm~1.2μm之凹凸的表面，積層第1載體銅箔而成之多層金屬箔。
使用圖1~8說明本發明之封裝基板之製造方法之一例。
首先，如圖1所示，準備將第1載體金屬箔10、第2載體金屬箔11、以及基底金屬箔12依序積層而成之多層金屬箔9。
第1載體金屬箔10，係為保護第2載體金屬箔11之表面(第1載體金屬箔10側之表面)者，在其與第2載體金屬箔11之間可以物理方式被剝離。只要可保護第2載體金屬箔11之表面，其材質或厚度不特別限定，但就泛用性或處理性而言，材質較好是使用銅箔或鋁箔，厚度較好是1~35μm。另外，於第1載體金屬箔10與第2載體金屬箔11之間，較好是設置使彼等金屬箔10、11之間之剝離強度穩定的剝離層13。剝離層13較好是與絕緣樹脂積層時進行複數次加熱、加壓仍能保持穩定剝離強度者。此種剝離層13有例如特開2003-181970號公報揭示之形成有金屬氧化物層及有機劑層者，特開2003-094553號公報 揭示之Cu-Ni-Mo合金構成者，或再公表特許WO2006/013735號公報揭示之含有Ni及W之金屬氧化物或含有Ni及Mo之金屬氧化物者。另外，將第1載體金屬箔10由其與第2載體金屬箔11之間以物理方式進行剝離時，此剝離層13，較好是以附著於第1載體金屬箔10側之狀態予以剝離，不殘留於第2載體金屬箔11之表面。
第2載體金屬箔11係成為，在剝離第1載體金屬箔10後之表面鍍敷第1圖案鍍層18時供給電流用的種層，與第1載體金屬箔10之間或與基底金屬箔12之間可以物理方式被剝離。只要是連同基底金屬箔12作為供電層之機能即可，因此材質或厚度不特別限定，但就泛用性或處理性而言，材質較好是使用銅箔或鋁箔，厚度可使用1~18μm。但是，如後述說明，形成外層電路2時(圖7(n)、圖8(n)、圖10(m))，係被蝕刻除去，因此欲盡量減少蝕刻量之變動形成高精確度微細電路時較好是1~5μm之極薄金屬箔。另外，在和第1載體金屬箔10之間以及和基底金屬箔12之間，欲穩定彼等金屬箔10、12之間之剝離強度，較好是設置如上述說明之剝離層13、14。欲使第2載體金屬箔11與基底金屬箔12成為一體發揮種層之作用，該剝離層14較好是具有導電性者。另外，於第2載體金屬箔11與基底金屬箔12之間進行物理方式剝離時，剝離層14較好是轉移至基底金屬箔12側。如此則，在剝離基底金屬箔12之後之積層體22側，會露出第2載體金屬箔11之表面，後續步驟進行之第2載體金屬箔11之蝕刻不 會受剝離層14之阻礙。
基底金屬箔12為，在將多層金屬箔9與基材16予以積層製作核心基板17時，位於和基材16被積層之側者，在其和第2載體金屬箔11之間可以物理方式被剝離。在和基材16之積層時，只需具有和基材16間之密接性即可，因此材質或厚度不特別限定，但就泛用性或處理性而言，材質較好是使用銅箔或鋁箔，厚度較好是9~70μm。另外，在和第2載體金屬箔11之間，為穩定其和該金屬箔11間之剝離強度，較好是設置如上述說明之剝離層14。
多層金屬箔9為具有3層以上之金屬箔(例如上述說明，第1載體金屬箔10、第2載體金屬箔11及基底金屬箔12)的多層金屬箔9，使用至少於2處所之間(例如上述說明，於第1載體金屬箔10與第2載體金屬箔11之間，以及於第2載體金屬箔11與基底金屬箔12之間)可以物理方式被剝離者。在多層金屬箔9之於基底金屬箔12側將基材16予以積層而形成核心基板17之步驟時，樹脂粉等異物雖有可能附著於第1載體金屬箔10之表面，但是即使此種異物附著時，藉由將第1載體金屬箔10由其與第2載體金屬箔11之間以物理方式剝離，而形成無樹脂粉等異物之影響的第2載體金屬箔11之表面，因此可以確保高品質之金屬箔表面。以第2載體金屬箔11作為種層使用而鍍敷第1圖案鍍層18時，可以抑制缺陷之產生，可提升良品率。
之後，如圖2(a)所示，多層金屬箔9之基底金屬箔12 側與基材16予以積層而形成核心基板17。基材16係和多層金屬箔9被積層成為一體化而形成核心基板17者，基材16可使用通常作為半導體元件搭載用封裝基板1之絕緣層3所使用者。該基材16可為玻璃環氧、玻璃聚醯亞胺等。核心基板17為，使用多層金屬箔9製造封裝基板1時成為支撐基板者，主要功能為藉由確保剛性來提升作業性以及防止處理時之損傷，提升良品率。因此，基材16較好是使用具有玻璃纖維等補強構件者，例如可將玻璃環氧、玻璃聚醯亞胺等之預浸片(prepreg)重疊於多層金屬箔9，使用熱沖壓等實施加熱、加壓積層為一體化而形成。於基材16之兩側(圖2(a)之上下兩側)積層多層金屬箔9，進行之後之步驟，可以1次步驟進行製造2個封裝基板1之步驟，可減低工時。另外，核心基板17之兩側為對稱構成之積層板，可抑制彎曲，亦可抑制作業性或製造設備之拉扯引起之損傷。
之後，如圖2(b)所示，在多層金屬箔9之第1載體金屬箔10與第2載體金屬箔11之間，針對第1載體金屬箔進行物理方式剝離。於第1載體金屬箔10之表面，有可能附著來自積層時成為基材16之材料的預浸片等之樹脂粉等異物。因此，使用該第1載體金屬箔10形成電路時，因為表面附著之樹脂粉等異物，會導致電路產生斷線或短路等缺陷，降低良品率。但是如上述說明，藉由剝離除去第1載體金屬箔10，可以使用無附著樹脂粉等異物之第2載體金屬箔11來形成電路，可以抑制電路缺陷之產生， 可以改善良品率。另外，可以物理方式剝離第1載體金屬箔10，藉由調整第1載體金屬箔10與第2載體金屬箔11之間之剝離強度，可以容易進行剝離作業。此時，多層金屬箔9之於第1載體金屬箔10與第2載體金屬箔11之間之剝離層13，較好是轉移至第1載體金屬箔10側。如此則，在剝離第1載體金屬箔10後之第2載體金屬箔11側，第2載體金屬箔11之表面呈露出，於後續步驟進行第2載體金屬箔11上之鍍層阻劑形成或第1圖案鍍層18之形成時，不會受剝離層13之影響。
多層金屬箔9較好是形成為，第2載體金屬箔11與基底金屬箔12之間之剝離強度，大於第1載體金屬箔10與第2載體金屬箔11之間之剝離強度者。如此則，在於第1載體金屬箔10與第2載體金屬箔11之間進行物理方式剝離時，可抑制第2載體金屬箔11與基底金屬箔12之間之同時被剝離。剝離強度係指，加熱、加壓前(將成為基材16之預浸片予以積層而形成核心基板17之前)之初期，第1載體金屬箔10與第2載體金屬箔11之間設為2N/m~50N/m，第2載體金屬箔11與基底金屬箔12之間設為10N/m~70N/m，第1載體金屬箔10與第2載體金屬箔11與基底金屬箔12之間之剝離強度，較第2載體金屬箔11之間之剝離強度小5N/m~20N/m，加熱、加壓後(將成為基材16之預浸片予以積層而形成核心基板17之後)之剝離強度之變化率，相對於初期設為約20%以下時，於製造步驟中之處理不會產生剝離，而於加熱、加壓後容易 進行剝離，而且將第1載體金屬箔10剝離時，可以抑制第2載體金屬箔11之同時剝離，作業性良好者。
剝離強度之調整，係如特開2003-181970號公報、特開2003-094553號公報或再公表特許WO2006/013735號公報之揭示，可藉由成為剝離層底層之第2載體金屬箔11之表面(第1載體金屬箔10側之表面)之粗糙度調整，成為剝離層之金屬氧化物或合金鍍層之形成用的鍍層液組成或條件之調整而達成。
之後，如圖2(c)所示，在殘留於核心基板17之第2載體金屬箔11上鍍敷第1圖案鍍層18。如上述說明，第2載體金屬箔11之表面(第1載體金屬箔10側之表面)，未被附著來自積層時使用之預浸片之樹脂粉等異物，可抑制彼等引起之電路缺陷。第1圖案鍍層18，係於第2載體金屬箔11上，形成鍍層阻劑(未圖示)之後，使用電鍍進行。鍍層阻劑可使用通常之封裝基板之製造過程使用之感光阻劑。電鍍可使用通常之封裝基板之製造過程使用之硫酸銅鍍層。
多層金屬箔9較好為，在事先設有平均粗糙度(Ra)0.3μm~1.2μm之凹凸的第2載體金屬箔11之表面，介由剝離層13被積層第1載體金屬箔10而成之多層金屬箔9。如此則，將第1載體金屬箔10連同剝離層13以物理方式剝離後之第2載體金屬箔11之表面，係具有事先設置之平均粗糙度(Ra)0.3μm~1.2μm之凹凸。因此，於第2載體金屬箔11之表面(第1載體金屬箔10側之表面)，形成第 1圖案鍍層18用之鍍層阻劑時，可提升鍍層阻劑之密接或解像性，有利於高密度電路之形成。另外，於第2載體金屬箔11之表面事先設置凹凸，則剝離第1載體金屬箔10之後，無須於第2載體金屬箔11之表面進行粗面化處理，可減低工時。
設於第2載體金屬箔11之表面的凹凸之表面粗糙度，較好是平均粗糙度(Ra)為0.3μm~1.2μm，如此則，可改善鍍層阻劑之密接或解像性之同時，可確保第1圖案鍍層18後之剝離性。平均粗糙度(Ra)未滿0.3μm時，會有鍍層阻劑之密接不良之傾向，平均粗糙度(Ra)大於1.2μm時，和鍍層阻劑間之協調性變難，亦有可能產生密接不足。另外，鍍層阻劑之線/間隔較15μm/15μm更微細時，平均粗糙度(Ra)較好是0.5μm~0.9μm。其中，平均粗糙度(Ra)為JIS B 0601(2001)規定之平均粗糙度(Ra)，可使用觸針式表面粗糙度計等來測定。平均粗糙度(Ra)之調整，第2載體金屬箔11為銅箔時，可以調整形成作為第2載體金屬箔11之銅箔時之銅電鍍層之組成(包含添加劑等)或條件(電流密度或時間等)。
之後，如圖3(d)所示，在包含第1圖案鍍層18之第2載體金屬箔11上積層絕緣層3而形成積層體22。絕緣層3可使用作為通常之封裝基板1之絕緣層3所使用者。此種絕緣層3可為環氧系樹脂、聚醯亞胺系樹脂等，例如將環氧系、聚醯亞胺系之接著片、玻璃環氧、玻璃聚醯亞胺等之預浸片，使用熱沖壓等進行加熱、加壓而積層形成為 一體化。其中，積層體22，係指上述積層形成為一體化狀態者之中之，被積層於包含第1圖案鍍層18之第2載體金屬箔11上者。於成為絕緣層3之彼等樹脂上，將成為導體層20之金屬箔重疊之同時，進行加熱、加壓而積層形成為一體化時，亦包含該導體層20。另外，如後述說明，藉由導體層20形成內層電路6，或形成導體層20之連接用的層間連接5時，亦包含彼等之內層電路6或層間連接5。
之後，如圖3(e)、(f)所示，形成層間連接孔21，形成層間連接5或內層電路6亦可。層間連接5，例如使用所謂保角(conformal)工法形成層間連接孔21之後，於該層間連接孔21內實施鍍層而形成。該鍍層，可以鍍敷薄化無電解銅鍍層作為底層之後，使用無電解銅鍍層或銅電鍍層、填孔鍍層(filled via plate)等作為厚肉鍍層。欲使蝕刻之導體層20之厚度薄化而容易形成微細電路時，係在薄化底層之後，形成鍍層阻劑，使用銅電鍍層或填孔鍍層來鍍敷厚肉鍍層。內層電路6，例如可以對層間連接孔21實施鍍層之後，藉由蝕刻除去不要部分之導體層20而形成。
之後，如圖4(g)、(h)及圖5(i)、(j)所示，於內層電路6或層間連接5之上另外形成絕緣層3及導體層20，和如圖3(e)、(f)所示同樣，以成為所要層數的方式，形成內層電路6或外層電路2、7、層間連接5亦可。
接著，如圖6(k)所示，在多層金屬箔9之第2載體金 屬箔11與基底金屬箔12之間，藉由物理方式將積層體22連同第2載體金屬箔11由核心基板17予以剝離而分離。此時，多層金屬箔9之第2載體金屬箔11與基底金屬箔12之間的剝離層14，較好是轉移至基底金屬箔12側。如此則，在剝離基底金屬箔12之後之積層體22側，會露出第2載體金屬箔11之表面，後續步驟進行之第2載體金屬箔11之蝕刻不會受剝離層14之阻礙。
接著，如圖7(l)、(m)、(n)所示，在分離而被剝離之積層體22之第2載體金屬箔11上形成蝕刻阻劑25，進行積層體22之第2載體金屬箔11之蝕刻，使上述第1圖案鍍層18露出於絕緣層3之表面之同時，於第1圖案鍍層18上或絕緣層3上形成立體電路24。或者，如圖8(l)、(m)、(n)所示，在分離而被剝離之積層體22之第2載體金屬箔11上鍍敷第2圖案鍍層23，藉由蝕刻除去實施第2圖案鍍層23之部分以外的第2載體金屬箔11，使第1圖案鍍層18露出於絕緣層3之表面之同時，於第1圖案鍍層18上或絕緣層3上形成立體電路24亦可。或者，如圖10(l)、(m)、(n)所示，藉由蝕刻等除去分離之積層體22之第2載體金屬箔11，使第1圖案鍍層18露出於絕緣層3之表面。又，於圖7(l)、(m)、(n)、圖8(l)、(m)、(n)、圖10(l)、(m)、(n)，僅將如圖6(k)所示分離之積層體22之中之下側部分予以表示。如此則，形成外層電路2時，外層電路2之側面不被蝕刻侵蝕，不產生凹陷，可形成微細之外層電路2。又，本發明形成之外層電路2，係成為 埋入絕緣層3之狀態，不僅在外層電路2之底面，在兩側之側面亦密接於絕緣層3，即使是微細電路亦可充分確保密接性。另外，作為第2載體金屬箔11使用厚度1μm~5μm之極薄銅箔時，微少之蝕刻量亦可除去第2載體金屬箔11，埋入絕緣層3、由絕緣層3露出之外層電路2之表面為平坦，因此可以確保導線接合或覆晶連接時之信賴性，適合作為半導體元件之連接端子使用。另外，可將半導體元件之連接端子，設於平面視圖上和層間連接5重疊之位置之外層電路2，因此可將半導體元件之連接端子設於層間連接5之正上方或正下方，可對應於小型化、高密度化。另外，藉由在任意處所形成立體電路24，可以形成凸塊或柱部等各種金屬構成，藉由變化第2載體金屬箔11或第2圖案鍍層23之厚度，可以形成為任意高度，可對應於各種半導體元件(未圖示)或和其他封裝基板之連接形態。例如圖9所示，無須設置孔穴(cavity)可構成PoP。
必要時可形成焊錫阻劑4或保護鍍層8。保護鍍層8，較好是通常作為封裝基板之連接端子之保護鍍層使用的鎳鍍層或金鍍層。
如上述說明，依據本發明之封裝基板之製造方法，可以形成封裝基板，其在和層間連接重疊之位置具有平坦、且微細之以填埋電路，可以形成適合導線接合或覆晶連接之封裝基板。另外，藉由在任意處所形成立體電路，可以形成具備凸塊或柱部等各種金屬構成的封裝基板。
實施例
以下說明本發明之實施例。但本發明不限定於本實施例。
(實施例1)
首先，如圖1所示，準備將第1載體金屬箔10、第2載體金屬箔11、以及基底金屬箔12依序積層而成之多層金屬箔9。第1載體金屬箔10係使用9μm之銅箔，第2載體金屬箔11係使用3μm之極薄銅箔，基底金屬箔12係使用18μm之銅箔。於基底金屬箔12之表面(第2載體金屬箔11側之表面)，以物理方式可剝離的方式，設置剝離層14。另外，於第2載體金屬箔11之表面(第1載體金屬箔10側之表面)，事先設置平均粗糙度(Ra)0.7μm之凹凸。另外，於該凹凸之上，亦即，在和第1載體金屬箔10之間，以物理方式可剝離的方式，設置剝離層13。基底金屬箔12與第2載體金屬箔11之間，及第2載體金屬箔11與第1載體金屬箔10之間之剝離層13、14，均使用含有Ni(鎳)、Mo(鉬)、檸檬酸之鍍層浴形成金屬氧化物層而形成。另外，剝離強度之調整，可藉由調整電流密度及時間，調整形成剝離層13、14之金屬氧化物量而進行。此時之加熱、加壓前(將成為基材16之預浸片予以積層而形成核心基板17之前)之初期之剝離強度，基底金屬箔12與第2載體金屬箔11之間係設為47N/m，第2載體金屬箔11與第1載體金屬箔10之間設為29N/m。加熱、加壓後( 將成為基材16之預浸片予以積層而形成核心基板17之後)之剝離強度之變化率，相對於初期設為約10%上升之程度。
如圖1所示多層金屬箔9之製作具體如下進行。
(1)作為基底金屬箔12，係使用厚度18μm之電解銅箔，於硫酸30g/L浸漬60秒實施酸洗淨之後，以流水實施30秒之水洗。
(2)以洗淨之電解銅箔為陰極，以實施氧化銦披膜之Ti極板作為陽極，作為含有Ni(鎳)、Mo(鉬)、檸檬酸之鍍層浴，使用硫酸鎳6水和物30g/L、鉬酸鈉2水和物3.0g/L、檸檬酸3鈉2水和物30g/L、pH6.0，液溫度30℃之浴，於電解銅箔之光澤面，以電流密度20A/dm2實施5秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層14。
(3)在形成剝離層14後之表面，使用硫酸銅5水和物200g/L、硫酸100g/L、液溫度40℃之浴，以實施氧化銦披膜之Ti極板作為陽極，以電流密度4A/dm2實施200秒之電解鍍層，形成成為厚度3μm之第2載體金屬箔11的金屬層。
(4)在形成成為第2載體金屬箔11的金屬層後之表面，使用和上述(2)同樣之浴，以電流密度10A/dm2實施10秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層13。
(5)在形成剝離層13後之表面，使用和上述(3)同樣之 浴，以電流密度4A/dm2實施600秒之電解鍍層，形成成為厚度9μm之第1載體金屬箔10的金屬層。
(6)在和基材16接觸之面，藉由硫酸銅鍍層形成粒狀之粗化粒子，實施鉻酸鹽處理及有機矽烷耦合劑處理。在未和基材16接觸之面實施鉻酸鹽處理。
之後，如圖2(a)所示，將多層金屬箔9之基底金屬箔12側與基材16予以積層而形成核心基板17。基材16係使用玻璃環氧之預浸片，於該預浸片之上下兩側重疊多層金屬箔9，使用熱沖壓進行加熱加壓而積層為一體化。
之後，如圖2(b)所示，在多層金屬箔9之第1載體金屬箔10與第2載體金屬箔11之間，以物理方式將第1載體金屬箔10予以剝離。
之後，如圖2(c)所示，在殘留於核心基板17之第2載體金屬箔11上，鍍敷第1圖案鍍層18。第1圖案鍍層18，係於第2載體金屬箔11上，形成感光性鍍層阻劑之後，使用硫酸銅電鍍而形成。
之後，如圖3(d)所示，在包含第1圖案鍍層18的第2載體金屬箔11上，積層絕緣層3與作為導體層20之銅箔(12μm)而形成積層體22。絕緣層3，係使用環氧系接著片，使用熱沖壓進行加熱加壓而積層為一體化予以形成。
之後，如圖3(e)、(f)所示，形成層間連接5或內層電路6。層間連接5，例如使用所謂保角工法形成層間連接孔21之後，於該層間連接孔21內實施鍍層而形成。該鍍層，可以鍍敷薄化無電解銅鍍層作為底層之後，形成感光 性鍍層阻劑，使用硫酸銅電鍍層來鍍敷厚肉鍍層。之後，藉由蝕刻除去不要部分之導體層20而形成內層電路6。
之後，如圖4(g)、(h)及圖5(i)、(j)所示，於內層電路6或層間連接5之上另外形成絕緣層3及導體層20，形成內層電路6或外層電路2、7、層間連接5，形成具有4層導體層20之積層體22。
接著，如圖6(k)所示，在多層金屬箔9之第2載體金屬箔11與基底金屬箔12之間，藉由物理方式將積層體22連同第2載體金屬箔11由核心基板17予以剝離而分離。
接著，如圖7(l)、(m)、(n)所示，在分離而被剝離之積層體22之第2載體金屬箔11上形成蝕刻阻劑，進行積層體22之第2載體金屬箔11之蝕刻，使上述第1圖案鍍層18露出於絕緣層3之表面之同時，於第1圖案鍍層18上或絕緣層3上形成立體電路24。
之後，形成感光性焊錫阻劑，之後，作為保護鍍層而鍍敷無電解鎳鍍層及無電解金鍍層，而形成封裝基板。
(實施例2)
基底金屬箔12與第2載體金屬箔11之間，及第2載體金屬箔11與第1載體金屬箔10之間之剝離強度，均藉由使用含有Ni(鎳)、Mo(鉬)、檸檬酸之鍍層浴形成金屬氧化物層時之電流密度或及時間之變化，來調整、變化形成剝離層13、14之金屬氧化物量而進行。具體言之為，以電流密度10A/dm2實施10秒之電解處理，形成含有Ni(鎳 )與Mo(鉬)構成之金屬氧化物的剝離層14。以電流密度7.5A/dm2實施15秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層13。此時之加熱、加壓前之初期之剝離強度，基底金屬箔12與第2載體金屬箔11之間設為23N/m，第2載體金屬箔11與第1載體金屬箔10之間設為18N/m。加熱、加壓後之剝離強度，相對於初期上升約10~20%程度。除此以外均和實施例1同樣而製作封裝基板。
(實施例3)
基底金屬箔12與第2載體金屬箔11之間，及第2載體金屬箔11與第1載體金屬箔10之間之剝離強度，均藉由使用含有Ni(鎳)、Mo(鉬)、檸檬酸之鍍層浴形成金屬氧化物層時之電流之變化，來調整、變化形成剝離層13、14之金屬氧化物量而進行。具體言之為，以電流密度5A/dm2實施20秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層14。以電流密度2A/dm2實施20秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層13。此時之加熱、加壓前之初期之剝離強度，基底金屬箔12與第2載體金屬箔11之間設為15N/m，第2載體金屬箔11與第1載體金屬箔10之間設為2N/m。加熱、加壓後之剝離強度，相對於初期上升約10~20%程度。除此以外均和實施例1同樣而製作封裝基板。
(實施例4)
基底金屬箔12與第2載體金屬箔11之間，及第2載體金屬箔11與第1載體金屬箔10之間之剝離強度，均藉由使用含有Ni(鎳)、Mo(鉬)、檸檬酸之鍍層浴形成金屬氧化物層時之電流之變化，來調整、變化形成剝離層13、14之金屬氧化物量而進行。具體言之為，以電流密度25A/dm2實施4秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層14。以電流密度20A/dm2實施4秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層13。此時之加熱、加壓前之初期之剝離強度，基底金屬箔12與第2載體金屬箔11之間設為68N/m，第2載體金屬箔11與第1載體金屬箔10之間設為48N/m。加熱、加壓後之剝離強度，相對於初期上升約5~10%程度。
使用上述準備之多層金屬箔9，取代實施例1之圖7(l)、(m)、(n)所示步驟，改為如圖8(l)、(m)、(n)所示，在分離被剝離之積層體22之第2載體金屬箔11上鍍敷第2圖案鍍層23，藉由蝕刻除去實施第2圖案鍍層23之部分以外的第2載體金屬箔11，使第1圖案鍍層18露出於絕緣層3之表面之同時，於第1圖案鍍層18上或絕緣層3上形成立體電路24。其以外之步驟均同實施例1而製作封裝基板。
(實施例5)
基底金屬箔12與第2載體金屬箔11之間，及第2載體金屬箔11與第1載體金屬箔10之間之剝離強度，均藉由使用含有Ni(鎳)、Mo(鉬)、檸檬酸之鍍層浴形成金屬氧化物層時之電流之變化，來調整、變化形成剝離層13、14之金屬氧化物量而進行。具體言之為，以電流密度20A/dm2實施5秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層14。以電流密度10A/dm2實施10秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層13。此時之加熱、加壓前之初期之剝離強度，基底金屬箔12與第2載體金屬箔11之間設為43N/m，第2載體金屬箔11與第1載體金屬箔10之間設為28N/m。加熱、加壓後之剝離強度，相對於初期上升約10~15%程度。除此以外均同實施例4而製作封裝基板。
(實施例6)
基底金屬箔12與第2載體金屬箔11之間，及第2載體金屬箔11與第1載體金屬箔10之間之剝離強度，均藉由使用含有Ni(鎳)、Mo(鉬)、檸檬酸之鍍層浴形成金屬氧化物層時之電流之變化，來調整、變化形成剝離層13、14之金屬氧化物量而進行。具體言之為，以電流密度10A/dm2實施10秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層14。以電流密度2.5A/dm2實施40秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金 屬氧化物的剝離層13。此時之加熱、加壓前之初期之剝離強度，基底金屬箔12與第2載體金屬箔11之間設為22N/m，第2載體金屬箔11與第1載體金屬箔10之間設為4N/m。加熱、加壓後之剝離強度，相對於初期上升約5~15%程度。除此以外均同實施例4而製作封裝基板。
(實施例7)
基底金屬箔12與第2載體金屬箔11之間，及第2載體金屬箔11與第1載體金屬箔10之間之剝離強度，均藉由使用含有Ni(鎳)、Mo(鉬)、檸檬酸之鍍層浴形成金屬氧化物層時之電流之變化，來調整、變化形成剝離層13、14之金屬氧化物量而進行。具體言之為，以電流密度20A/dm2實施5秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層14。以電流密度10A/dm2實施10秒之電解處理，形成含有Ni(鎳)與Mo(鉬)構成之金屬氧化物的剝離層13。此時之加熱、加壓前之初期之剝離強度，基底金屬箔12與第2載體金屬箔11之間設為45N/m，第2載體金屬箔11與第1載體金屬箔10之間設為26N/m。加熱、加壓後之剝離強度，相對於初期上升約10%程度。
使用上述準備之多層金屬箔9，取代實施例1之圖7(l)、(m)、(n)所示步驟，改為如圖10(l)、(m)、(n)所示，藉由蝕刻除去被分離、剝離之積層體22之第2載體金屬箔11，使第1圖案鍍層18露出於絕緣層3之表面，於 絕緣層3形成填埋之外層電路2。除此步驟以外均同實施例1而製作封裝基板。
於表1，針對實施例1~7表示填埋於絕緣層3而形成之外層電路2之完成狀態、第1載體金屬箔10與第2載體金屬箔11之間之剝離強度、第2載體金屬箔11與基底金屬箔12之間之剝離強度、處理時之載體金屬箔之剝離之有無。於實施例1~7均可形成線/間隔為10μm/10μm之微細之外層電路2(表1之“O”表示無凹陷)。另外，觀察斷面之結果發現任一均未產生凹陷。另外，觀察斷面之結果發現，第2載體金屬箔11使用3μm之極薄銅，僅以些許之蝕刻量可以均勻除去，外層電路2之表面大略平坦。另外，於實施例1~6之任一，於製造工程之處理中，第1載體金屬箔10與第2載體金屬箔11之間，或第2載體金屬箔11與基底金屬箔12之間均未產生剝離(表1之“O”表示無剝離)。另外，在第1載體金屬箔10與第2載體金屬箔11之間實施剝離時，第2載體金屬箔11與基底金屬箔12之間不致於產生剝離。
加熱、加壓前(將成為基材16之預浸片予以積層而形成核心基板17之前)之初期之剝離強度(N/m)之測定，係製作切斷成為10mm寬度之多層金屬箔之樣本，使用TENSILON RTM-100(ORIENTEC公司製造之商品名，「TENSILON」為註冊商標)，依據JISZ 0237之90度剝離法，於室溫(25℃)，首先，將第1載體金屬箔朝90度方向依每分鐘300mm之速度拉伸加以測定，之後，針對第2載體金屬箔朝90度方向依每分鐘300mm之速度拉伸加以測定。另外，加熱、加壓後(將成為基材16之預浸片予以積層而形成核心基板17之後)之剝離強度，亦和初期之剝離強度同樣予以測定，求出對於初期之變化率。將多層金屬箔9與成為基材16之玻璃環氧預浸片積層而形成核心基板17時之加熱、加壓條件，係使用真空沖壓，壓力為3MPa，溫度175℃，保持時間1.5hr。
(發明效果)
依據本發明，可以提供半導體元件搭載用封裝基板之製造方法，其藉由抑制樹脂粉之附著，提升良品率，形成不會產生凹陷之填埋電路，具有微細之密接力，可以形成表面為平坦之外層電路，而且，藉由在任意處所形成立體電路，可以形成凸塊或柱部等各種金屬構成。
1‧‧‧半導體元件搭載用封裝基板
2‧‧‧外層電路或填埋電路
3‧‧‧絕緣層
4‧‧‧焊錫阻劑
5‧‧‧層間連接
6‧‧‧內層電路
7‧‧‧外層電路
8‧‧‧保護鍍層
9‧‧‧多層金屬箔
10‧‧‧第1載體金屬箔
11‧‧‧第2載體金屬箔
12‧‧‧基底金屬箔
13‧‧‧剝離層
14‧‧‧剝離層
16‧‧‧基材
17‧‧‧核心基板
18‧‧‧第1圖案鍍層
20‧‧‧導體層
21‧‧‧層間連接孔
22‧‧‧積層體
23‧‧‧第2圖案鍍層
24‧‧‧立體電路
25‧‧‧蝕刻阻劑
26‧‧‧焊錫
27‧‧‧半導體元件
28‧‧‧半導體封裝
29‧‧‧密封材
圖1表示本發明使用之多層金屬箔之斷面圖。
圖2表示本發明之封裝基板之製造方法之一部分之流程圖。
圖3表示本發明之封裝基板之製造方法之一部分之流程圖。
圖4表示本發明之封裝基板之製造方法之一部分之流程圖。
圖5表示本發明之封裝基板之製造方法之一部分之流程圖。
圖6表示本發明之封裝基板之製造方法之一部分之流程圖。
圖7表示本發明之封裝基板之製造方法之一部分之流程圖。
圖8表示本發明之封裝基板之製造方法之一部分之流程圖。
圖9表示使用本發明之封裝基板之製造方法製作之半 導體封裝之斷面圖。
圖10表示本發明之封裝基板之製造方法之一部分之流程圖。
9‧‧‧多層金屬箔
10‧‧‧第1載體金屬箔
11‧‧‧第2載體金屬箔
12‧‧‧基底金屬箔
16‧‧‧基材
17‧‧‧核心基板
18‧‧‧第1圖案鍍層

Claims (7)

  1. 一種半導體元件搭載用封裝基板之製造方法，其具有：準備多層金屬箔並將該多層金屬箔之基底金屬箔側與基材予以積層而形成核心基板(core substrate)的步驟，該多層金屬箔是以依序配置第1載體金屬箔、第2載體金屬箔、以及基底金屬箔的方式，利用鍍敷來積層所形成，且在上述第1載體金屬箔與第2載體金屬箔之間及第2載體金屬箔與基底金屬箔之間分別設置含有金屬氧化物之剝離層；在上述多層金屬箔之第1載體金屬箔與第2載體金屬箔之間，以物理方式將第1載體金屬箔予以剝離的步驟；在殘留於上述核心基板之第2載體金屬箔上，鍍敷第1圖案鍍層的步驟；在包含上述第1圖案鍍層的第2載體金屬箔上，積層絕緣層而形成積層體的步驟；在上述多層金屬箔之第2載體金屬箔與基底金屬箔之間，以物理性剝離方式使上述積層體連同第2載體金屬箔由核心基板分離的步驟；及在上述剝離之積層體之第2載體金屬箔上形成蝕刻阻劑進行蝕刻，於上述第1圖案鍍層上或上述絕緣層上形成立體電路的步驟。
  2. 一種半導體元件搭載用封裝基板之製造方法，其具有： 準備多層金屬箔並將該多層金屬箔之基底金屬箔側與基材予以積層而形成核心基板(core substrate)的步驟，該多層金屬箔是以依序配置第1載體金屬箔、第2載體金屬箔、以及基底金屬箔的方式，利用鍍敷來積層所形成，且在上述第1載體金屬箔與第2載體金屬箔之間及第2載體金屬箔與基底金屬箔之間分別設置含有金屬氧化物之剝離層；在上述多層金屬箔之第1載體金屬箔與第2載體金屬箔之間，以物理方式將第1載體金屬箔予以剝離的步驟；在殘留於上述核心基板之第2載體金屬箔上，鍍敷第1圖案鍍層的步驟；在包含上述第1圖案鍍層的第2載體金屬箔上，積層絕緣層而形成積層體的步驟；在上述多層金屬箔之第2載體金屬箔與基底金屬箔之間，以物理性剝離方式使上述積層體連同第2載體金屬箔由核心基板分離的步驟；在上述剝離之積層體之第2載體金屬箔上進行第2圖案鍍層的步驟；及藉由蝕刻除去上述第2圖案鍍層之鍍敷部分以外之第2載體金屬箔，於上述第1圖案鍍層上或上述絕緣層上形成立體電路的步驟。
  3. 一種半導體元件搭載用封裝基板之製造方法，其具有：準備多層金屬箔並將該多層金屬箔之基底金屬箔側 與基材予以積層而形成核心基板(core substrate)的步驟，該多層金屬箔是以依序配置第1載體金屬箔、第2載體金屬箔、以及基底金屬箔的方式，利用鍍敷來積層所形成，且在上述第1載體金屬箔與第2載體金屬箔之間及第2載體金屬箔與基底金屬箔之間分別設置含有金屬氧化物之剝離層；在上述多層金屬箔之第1載體金屬箔與第2載體金屬箔之間，以物理方式將第1載體金屬箔予以剝離的步驟；在殘留於上述核心基板之第2載體金屬箔上，鍍敷第1圖案鍍層的步驟；在包含上述第1圖案鍍層的第2載體金屬箔上，積層絕緣層而形成積層體的步驟；在上述多層金屬箔之第2載體金屬箔與基底金屬箔之間，以物理性剝離方式使上述積層體連同第2載體金屬箔由核心基板分離的步驟；及除去上述分離之積層體之第2載體金屬箔，使上述第1圖案鍍層露出於上述絕緣層表面的步驟。
  4. 如申請專利範圍第1至3項中任一項之半導體元件搭載用封裝基板之製造方法，其中多層金屬箔被形成為，第2載體金屬箔與基底金屬箔之間之剝離強度大於第1載體金屬箔與第2載體金屬箔之間之剝離強度。
  5. 如申請專利範圍第1至3項中任一項之半導體元件搭載用封裝基板之製造方法，其中 多層金屬箔為，在第2載體銅箔之事先設有平均粗糙度(Ra)0.3μm~1.2μm之凹凸的表面，積層第1載體銅箔而成之多層金屬箔。
  6. 如申請專利範圍第1至3項中任一項之半導體元件搭載用封裝基板之製造方法，其中在準備多層金屬箔並將該多層金屬箔之基底金屬箔側與基材予以積層而形成核心基板(core substrate)的步驟中，該多層金屬箔是以依序配置第1載體金屬箔、第2載體金屬箔、以及基底金屬箔的方式，利用鍍敷來積層且形成該等金屬箔，且在上述第1載體金屬箔與第2載體金屬箔之間及第2載體金屬箔與基底金屬箔之間分別設置含有金屬氧化物之剝離層而成，上述多層金屬箔是藉由在基底金屬箔上利用鍍敷來積層且形成第2載體金屬箔與第1載體金屬箔而形成。
  7. 如申請專利範圍第1至3項中任一項之半導體元件搭載用封裝基板之製造方法，其中設置在第1載體金屬箔與第2載體金屬箔之間之剝離層是，設置為能夠以附著於上述第1載體金屬箔側之狀態剝離，設置在第2載體金屬箔與基底金屬箔之間之剝離層，是設置為能夠以附著於上述基底金屬箔側之狀態剝離。
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