CN103119710A - 半导体元件搭载用封装基板的制造方法 - Google Patents

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Abstract

本发明提供半导体元件搭载用封装基板的制造方法，该方法可以通过抑制树脂粉末的附着来提高成品率，通过形成不产生底切的埋入电路而微细且具有密合力，表面可相对于绝缘层形成外层电路，而且可以通过在任意位置形成立体电路而形成凸块、柱等各种金属结构。所述半导体元件搭载用封装基板的制造方法具有：准备层叠有第一载体金属箔、第二载体金属箔和基体金属箔的多层金属箔，与基材进行层叠而形成芯基板的工序；物理剥离多层金属箔的第一载体金属箔的工序；在第二载体金属箔上进行第一图案镀层的工序；在第一图案镀层上层叠绝缘层而形成层叠体的工序；将层叠体和第二载体金属箔一起从芯基板分离的工序；以及在所分离的层叠体的第二载体金属箔上形成抗蚀剂而进行蚀刻的工序。

Description

半导体元件搭载用封装基板的制造方法
技术领域
本发明涉及可高密度化的半导体元件搭载用封装基板的制造方法。
背景技术
伴随着电子部件的小型化、高密度化，需求一种得以系统化的半导体元件搭载用封装基板（以下，有时称为“封装基板”）。对于以SiP（系统级封装，Systemin Package）为代表的PoP（层叠封装，Package on Package）而言，近年来，在一个封装基板上堆叠多个半导体元件的封装逐渐成为主流。与之相伴，对于PoP用的封装基板而言，产生了对与半导体元件的连接端子进行高密度配置的需要，要求外层电路的微细化。
作为形成微细的外层电路的方法，有如下方法：在具备厚度为2μm左右的薄的铜箔的绝缘基材上设置层间连接孔，在薄的铜箔上和层间连接孔内进行厚度0.1μm左右的薄的无电解铜镀层，在其上形成抗镀剂从而对作为外层电路的部分进行厚的图案电镀后，除去抗镀剂，通过对整个面进行蚀刻，仅除去未进行图案电镀的部分（即，仅是导体的薄的部分）而形成外层电路（专利文献1）。
另外，有如下方法：在可物理剥离的贴附有载体铜箔的极薄铜箔（厚度1～5μm）的载体铜箔面设置绝缘树脂而形成支持基板，通过图案铜镀层在该支持基板的极薄铜箔上形成作为外层电路的导体图案，在其上形成绝缘树脂、层间连接后，将包含载体铜箔的支持基板进行物理剥离，进而通过蚀刻除去极薄铜箔，由此形成微细的外层电路（专利文献2）。
进而，有如下方法：在载体膜的中间膜的表面形成规定图案的配线膜，通过图案镀层在配线膜的表面形成导电性柱，准备两个形成有层间绝缘膜的配线部件，以使导电性柱的前端面彼此接触的方式层叠一体化，将中间膜作为蚀刻终止层来蚀刻除去载体膜，进而通过蚀刻除去中间膜，由此形成配线（专利文献3）。
现有技术文献
专利文献
专利文献1：日本特开2004-140176号公报
专利文献2：日本特开2005-101137号公报
专利文献3：日本特开2006-135277号公报
发明内容
发明要解决的技术问题
但是，在专利文献1的方法中，作为图案电解铜镀层的馈电层，由于使用设置于绝缘基材上的薄的铜箔和薄的无电解铜镀层，因此在图案电镀后对整个面进行蚀刻时，需要对馈电层（薄的铜箔和薄的无电解铜镀层合并的层）的厚度相应量进行蚀刻。通过该蚀刻除去馈电层时，有产生底切（アンダーカット）的倾向。因此，所形成的外层电路与绝缘基材的实质的密合宽度减少，例如有难以形成线宽/线距为15μm/15μm以下水平的微细的外层电路的问题。另外，由于图案电解铜镀层的表面成为外层电路的表面，因此有容易在外层电路产生表面凹凸、而且蚀刻时表面凹凸进一步增大的问题。
另外，在专利文献2的方法中，在贴附有载体铜箔的极薄铜箔（厚度1～5μm）面上层叠绝缘树脂而形成支持基板时，在露出于支持基板表面侧的极薄铜箔表面有时会附着绝缘树脂的树脂粉末，在对极薄铜箔进行加工而形成微细的外层电路时，附着于该极薄铜箔的树脂粉末有可能成为成品率降低的主要原因。
另外，专利文献3的方法是将中间膜作为蚀刻终止层来蚀刻除去载体膜，进而通过蚀刻除去中间膜，但容易在蚀刻终止层产生针孔等缺陷，因此有可能成品率降低，此外，由于以两阶段进行蚀刻，因此所形成的外层电路的表面的凹凸增大，与半导体元件的连接可靠性有可能降低。
另外，半导体元件与封装基板连接端子的电连接中采用倒装芯片连接、引线结合连接，但是，存在连接端子越微细，表面凹凸对于连接可靠性的影响越大的倾向，因此，作为连接端子的外层电路表面需要平坦化。另一方面，根据与所搭载半导体元件的连接形态，有时还需要形成凸块、柱等。
本发明鉴于上述问题，提供半导体元件搭载用封装基板的制造方法，该方法可以通过抑制树脂粉末的附着来提高成品率，通过形成不产生底切的埋入电路而可以形成微细且具有密合力并且表面平坦的外层电路，此外，可以通过在任意位置形成立体电路而形成凸块、柱等各种金属结构。
解决问题的技术方案
本发明涉及以下技术方案。
（1）一种半导体元件搭载用封装基板的制造方法，其具有：
准备依次层叠有第一载体金属箔、第二载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序，
在前述多层金属箔的第一载体金属箔和第二载体金属箔之间物理剥离第一载体金属箔的工序，
在保留于前述芯基板的第二载体金属箔上进行第一图案镀层的工序，
在包含前述第一图案镀层的第二载体金属箔上层叠绝缘层而形成层叠体的工序，
在前述多层金属箔的第二载体金属箔和基体金属箔之间，将前述层叠体与第二载体金属箔一起从芯基板物理剥离而分离的工序，以及
在前述剥离后的层叠体的第二载体金属箔上形成抗蚀剂并进行蚀刻，在前述第一图案镀层上或前述绝缘层上形成立体电路的工序。
（2）一种半导体元件搭载用封装基板的制造方法，其具有：
准备依次层叠有第一载体金属箔、第二载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序，
在前述多层金属箔的第一载体金属箔和第二载体金属箔之间物理剥离第一载体金属箔的工序，
在保留于前述芯基板的第二载体金属箔上进行第一图案镀层的工序，
在包含前述第一图案镀层的第二载体金属箔上层叠绝缘层而形成层叠体的工序，
在前述多层金属箔的第二载体金属箔和基体金属箔之间，将前述层叠体与第二载体金属箔一起从芯基板物理剥离而分离的工序，
在前述剥离后的层叠体的第二载体金属箔上进行第二图案镀层的工序，以及
通过蚀刻除去进行了前述第二图案镀层的部分以外的第二载体金属箔，在前述第一图案镀层上或前述绝缘层上形成立体电路的工序。
（3）一种半导体元件搭载用封装基板的制造方法，其具有：
准备依次层叠有第一载体金属箔、第二载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序，
在前述多层金属箔的第一载体金属箔和第二载体金属箔之间物理剥离第一载体金属箔的工序，
在保留于前述芯基板的第二载体金属箔上进行第一图案镀层的工序，
在包含前述第一图案镀层的第二载体金属箔上层叠绝缘层而形成层叠体的工序，
在前述多层金属箔的第二载体金属箔和基体金属箔之间，将前述层叠体与第二载体金属箔一起从芯基板物理剥离而分离的工序，以及
将前述分离的层叠体的第二载体金属箔除去，从而使前述第一图案镀层露出于前述绝缘层的表面的工序。
（4）根据上述（1）～（3）中任一项所述的半导体元件搭载用封装基板的制造方法，其中，多层金属箔是被形成为第二载体金属箔与基体金属箔之间的剥离强度大于第一载体金属箔与第二载体金属箔之间的剥离强度的多层金属箔。
（5）根据上述（1）～（5）中任一项所述的半导体元件搭载用封装基板的制造方法，其中，多层金属箔是在预先设有平均粗糙度Ra为0.3μm～1.2μm的凹凸的第二载体铜箔的表面层叠有第一载体铜箔的多层金属箔。
发明的效果
根据本发明，能够提供半导体元件搭载用封装基板的制造方法，该方法可以通过抑制树脂粉末的附着来提高成品率，通过形成不产生底切的埋入电路而可以形成微细且具有密合力并且表面平坦的外层电路，此外，可以通过在任意位置形成立体电路而形成凸块、柱等各种金属结构。
附图说明
图1是本发明中所使用的多层金属箔的剖视图。
图2是表示本发明的封装基板的制造方法的一部分的流程图。
图3是表示本发明的封装基板的制造方法的一部分的流程图。
图4是表示本发明的封装基板的制造方法的一部分的流程图。
图5是表示本发明的封装基板的制造方法的一部分的流程图。
图6是表示本发明的封装基板的制造方法的一部分的流程图。
图7是表示本发明的封装基板的制造方法的一部分的流程图。
图8是表示本发明的封装基板的制造方法的一部分的流程图。
图9是用本发明的封装基板的制造方法制作的半导体封装的剖视图。
图10是表示本发明的封装基板的制造方法的一部分的流程图。
具体实施方式
以下，采用图1～图8对本发明的封装基板的制造方法的一例进行说明。
首先，如图1所示，准备将第一载体金属箔10、第二载体金属箔11和基体金属箔12依次层叠而形成的多层金属箔9。
第一载体金属箔10用于保护第二载体金属箔11的表面（第一载体金属箔10侧的表面），可与第二载体金属箔11之间进行物理剥离。如果能保护第二载体金属箔11的表面，则材质、厚度没有特别限制，但在通用性、操作性方面，作为材质优选为铜箔、铝箔，作为厚度优选为1～35μm。另外，在第一载体金属箔10和第二载体金属箔11之间，优选设置用于使这些金属箔10、11之间的剥离强度稳定的剥离层13，作为剥离层13，优选在与绝缘树脂进行层叠时即使进行多次加热·加压剥离强度也稳定的剥离层。作为这样的剥离层13，可以举出日本特开2003-181970号公报所公开的形成有金属氧化物层和有机试剂层的剥离层、日本特开2003-094553号公报所公开的包含Cu-Ni-Mo合金的剥离层、再公表特许WO2006/013735号公报所公开的含有Ni和W的金属氧化物或者Ni和Mo的金属氧化物的剥离层。这里，在将第一载体金属箔10与第二载体金属箔11之间进行物理剥离时，该剥离层13优选以附着于第一载体金属箔10侧的状态进行剥离并且不残留于第二载体金属箔11的表面。
第二载体金属箔11由于在剥离了第一载体金属箔10后的表面进行第一图案镀层18，因此成为供给电流的籽晶层，可以在与第一载体金属箔10之间以及与基体金属箔12之间进行物理剥离。作为馈电层，只要与基体金属箔12一起发挥作用即可，材质、厚度没有特别限制，但在通用性、操作性方面，作为材质优选为铜箔、铝箔，作为厚度可以使用1～18μm。只不过如后所述，由于在形成外层电路2时（图7（n）、图8（n）、图10（m））通过蚀刻被除去，因此为了尽可能降低蚀刻量的误差以形成高精度的微细电路，优选1～5μm的极薄金属箔。另外，在与第一载体金属箔10之间以及与基体金属箔12之间，为了使与这些金属箔10、12之间的剥离强度稳定，优选设置如上所述的剥离层13、14。这里，为了使第二载体金属箔11与基体金属箔12成为一体而起到籽晶层的作用，该剥离层14优选具有导电性。另外，剥离层14在第二载体金属箔11与基体金属箔12之间进行物理剥离时，优选转移至基体金属箔12侧。由此，在剥离了基体金属箔12后的层叠体22侧，由于第二载体金属箔11的表面露出，因此在后续工序中进行的第二载体金属箔11的蚀刻不会被剥离层14所阻碍。
就基体金属箔12而言，在将多层金属箔9与基材16进行层叠而制作芯基板17时，位于与基材16层叠的一侧，可以与第二载体金属箔11之间进行物理剥离。与基材16进行层叠时，只要对基材16具有粘接性，则材质、厚度没有特别限制，但在通用性、操作性方面，作为材质优选为铜箔、铝箔，作为厚度优选为9～70μm。另外，在与第二载体金属箔11之间，为了使与该金属箔11之间的剥离强度稳定，优选设置如上所述的剥离层14。
作为多层金属箔9，为具有三层以上的金属箔（例如，如上所述，第一载体金属箔10、第二载体金属箔11和基体金属箔12）的多层金属箔9，使用至少两个位置之间（例如，如上所述，第一载体金属箔10和第二载体金属箔11之间以及第二载体金属箔11和基体金属箔12之间）可以物理剥离的多层金属箔。在多层金属箔9的基体金属箔12侧层叠基材16而形成芯基板17的工序时，第一载体金属箔10的表面有时会附着树脂粉末等异物，但即使附着了这样的异物，也可以通过将第一载体金属箔10与第二载体金属箔11之间进行物理剥离，而形成没有树脂粉末等异物的影响的第二载体金属箔11的表面，因此能够确保高品质的金属箔表面。因此，即使在将第二载体金属箔11用作籽晶层来进行第一图案镀层18的情况中，也能够抑制缺陷的发生，因此可以实现成品率的提高。
接下来，如图2（a）所示，将多层金属箔9的基体金属箔12侧与基材16进行层叠而形成芯基板17。就基材16而言，与多层金属箔9层叠一体化而形成芯基板17，作为基材16，可以使用通常用作半导体元件搭载用封装基板1的绝缘层3的材料。作为这样的基材16，可以举出玻璃环氧树脂、玻璃聚酰亚胺等。就芯基板17而言，在使用多层金属箔9制造封装基板1时作为支持基板，其主要作用是通过确保刚性而提高作业性、防止操作时的损伤、以及提高成品率。因此，作为基材16，优选具有玻璃纤维等增强材料，例如，可以通过将玻璃环氧树脂、玻璃聚酰亚胺等预浸料与多层金属箔9进行堆叠，采用热压等来加热·加压从而层叠一体化而形成。通过在基材16的两侧（图2（a）的上下两侧）层叠多层金属箔9并进行此后的工序，可以在一个工序中进行制造两个封装基板1的工序，由此可以实现工时的减少。另外，由于能在芯基板17的两侧构成对称结构的层叠板，因此能够抑制翘曲，也能抑制因刮卡等而对作业性、制造设备造成损伤。
接下来，如图2（b）所示，在多层金属箔9的第一载体金属箔10和第二载体金属箔11之间物理剥离第一载体金属箔。在第一载体金属箔10的表面，在层叠时有时会附着来自于作为基材16的材料的预浸料等的树脂粉末等异物。因此，在使用该第一载体金属箔10形成电路时，由于附着于表面的树脂粉末等异物，电路有时产生断路、短路等缺陷，有可能造成成品率降低。但是，通过这样剥离除去第一载体金属箔10，可以使用没有附着树脂粉末等异物的第二载体金属箔11来形成电路，因此能抑制电路缺陷的发生，并可以改善成品率。另外，由于可以物理剥离第一载体金属箔10，因此通过调整第一载体金属箔10与第二载体金属箔11之间的剥离强度，能够容易地进行剥离作业。此时，多层金属箔9的第一载体金属箔10和第二载体金属箔11之间的剥离层13优选转移至第一载体金属箔10侧。由此，在剥离了第一载体金属箔10后的第二载体金属箔11侧，由于第二载体金属箔11的表面露出，因此在后续工序中进行的对第二载体金属箔11上的抗镀剂的形成、第一图案镀层18的形成就不会被剥离层13所阻碍。
这里，多层金属箔9优选形成为第二载体金属箔11与基体金属箔12之间的剥离强度比第一载体金属箔10与第二载体金属箔11之间的剥离强度大的多层金属箔9。由此，在第一载体金属箔10与第二载体金属箔11之间进行物理剥离时，能够抑制第二载体金属箔11与基体金属箔12之间同时剥离。如果作为剥离强度，在加热·加压前（将作为基材16的预浸料层叠而形成芯基板17前）的初期，第一载体金属箔10与第二载体金属箔11之间为2N/m～50N/m，第二载体金属箔11与基体金属箔12之间为10N/m～70N/m，第一载体金属箔10与第二载体金属箔11之间的剥离强度比第二载体金属箔11与基体金属箔12之间的剥离强度小5N/m～20N/m，加热·加压后（将作为基材16的预浸料层叠而形成芯基板17后）的剥离强度的变化率相对于初期为20%左右以下，则在制造工序的操作中不会剥离，另一方面即使在加热·加压后剥离也是容易的，并且在剥离第一载体金属箔10时，由于能够抑制第二载体金属箔11同时剥落，因此作业性好。
剥离强度的调整，例如可以如日本特开2003-181970号公报、日本特开2003-094553号公报、再公表特许WO2006/013735号公报所示，通过调整作为剥离层底层的第二载体金属箔11的表面（第一载体金属箔10侧的表面）的粗糙度，或者调整作为剥离层的金属氧化物、用于形成合金镀层的镀层液组成、条件来实现。
接下来，如图2（c）所示，在保留于芯基板17的第二载体金属箔11上进行第一图案镀层18。如上所述，在第二载体金属箔11的表面（第一载体金属箔10侧的表面），并未附着来自于层叠时所使用的预浸料等的树脂粉末等异物，因此可以抑制起因于此的电路缺陷。在第二载体金属箔11上形成抗镀剂（未图示）后，可以使用电镀实施第一图案镀层18。作为抗镀剂，可以使用通常的封装基板的制造工艺中所使用的感光性抗镀剂。作为电镀，可以使用通常的封装基板的制造工艺中所使用的硫酸铜镀层。
多层金属箔9优选为在预先设有平均粗糙度（Ra）为0.3μm～1.2μm的凹凸的第二载体金属箔11的表面，隔着剥离层13层叠有第一载体金属箔10的多层金属箔9。由此，将第一载体金属箔10与剥离层13一起物理剥离后的第二载体金属箔11的表面，就具有预先设置的平均粗糙度（Ra）为0.3μm～1.2μm的凹凸。因此，在第二载体金属箔11的表面（第一载体金属箔10侧的表面）形成第一图案镀层18用抗镀剂时，能够提高抗镀剂的密合、分辨率，有利于高密度电路的形成。另外，通过在第二载体金属箔11的表面预先设置凹凸，在剥离第一载体金属箔10后，不需要在第二载体金属箔11的表面进行粗面化处理，因此可以实现工时的减少。
对于设置于第二载体金属箔11的表面的凹凸的表面粗糙度而言，从能够改善抗镀剂的密合、分辨率、同时能够确保第一图案镀层18后的剥离性方面考虑，优选平均粗糙度（Ra）为0.3～1.2μm。平均粗糙度（Ra）不足0.3μm时，有产生抗镀剂的密合不足的倾向，平均粗糙度（Ra）超过1.2μm时，有抗镀剂难以追随而仍然产生密合不足的倾向。进而，抗镀剂的线宽/线距比15μm/15μm还要微细时，平均粗糙度（Ra）优选为0.5μm～0.9μm。这里，所谓平均粗糙度（Ra），是由JIS B0601（2001）所规定的平均粗糙度（Ra），可以使用触针式表面粗糙度计等进行测定。这里，如果第二载体金属箔11是铜箔，则平均粗糙度（Ra）的调整可以通过调整形成作为第二载体金属箔11的铜箔时的电解铜镀层的组成（包含添加剂等）、条件（电流密度、时间等）来进行。
接下来，如图3（d）所示，在包含第一图案镀层18的第二载体金属箔11上层叠绝缘层3来形成层叠体22。作为绝缘层3，可以使用通常用作封装基板1的绝缘层3的材料。作为这样的绝缘层3，可以举出环氧系树脂、聚酰亚胺系树脂等，例如，可以通过将环氧系、聚酰亚胺系的粘接片材、玻璃环氧树脂、玻璃聚酰亚胺等的预浸料用热压等进行加热·加压而层叠一体化来形成。这里，所谓层叠体22，是指在这样层叠一体化的状态中层叠在包含第一图案镀层18的第二载体金属箔11上的部分。在作为绝缘层3的这些树脂上，在进一步与作为导体层20的金属箔堆叠、同时进行加热·加压而层叠一体化的情况下，还包含该导体层20。另外，如后所述，在通过导体层20形成内层电路6或者形成连接导体层20的层间连接5的情况下，还包含这些内层电路6、层间连接5。
接下来，如图3（e）、（f）所示，还可以形成层间连接孔21，形成层间连接5、内层电路6。层间连接5例如可以在采用所谓的保形工法（コンフォーマル工法）形成层间连接孔21后，通过对该层间连接孔21内进行镀层来形成。对于该镀层而言，可以在进行薄的无电解铜镀层作为底层镀层后，使用无电解铜镀层或电解铜镀层、填充孔镀层（フィルドビアめっき）等作为厚的镀层。为了使蚀刻的导体层20的厚度变薄而容易形成微细电路，在薄的底层镀层后，形成抗镀剂，通过电解铜镀层、填充孔镀层来进行厚的镀层是优选的。内层电路6例如可以在进行对层间连接孔21的镀层后，通过由蚀刻除去导体层20的不需要部分来形成。
接下来，如图4（g）、（h）以及图5（i）、（j）所示，还可以在内层电路6、层间连接5上进一步形成绝缘层3和导体层20，与图3（e）、（f）时同样，以所希望的层数形成内层电路6、外层电路2、7、层间连接5。
接下来，如图6（k）所示，在多层金属箔9的第二载体金属箔11与基体金属箔12之间，将层叠体22与第二载体金属箔11一起从芯基板17物理剥离而分离。此时，多层金属箔9的第二载体金属箔11与基体金属箔12之间的剥离层14优选转移至基体金属箔12侧。由此，在剥离了基体金属箔12后的层叠体22侧，第二载体金属箔11的表面露出，因此在后续工序中进行的第二载体金属箔11的蚀刻就不会被剥离层14所阻碍。
接下来，如图7（l）、（m）、（n）所示，在通过分离而剥离了的层叠体22的第二载体金属箔11上形成抗蚀剂25并对层叠体22的第二载体金属箔11进行蚀刻，从而使前述第一图案镀层18露出于绝缘层3的表面，并且在第一图案镀层18上或绝缘层3上形成立体电路24。另外，如图8（l）、（m）、（n）所示，在通过分离而剥离了的层叠体22的第二载体金属箔11上进行第二图案镀层23，通过蚀刻除去进行了第二图案镀层23的部分以外的第二载体金属箔11，能够使第一图案镀层18露出于绝缘层3的表面并且在第一图案镀层18上或绝缘层3上形成立体电路24。另外，如图10（l）、（m）、（n）所示，通过蚀刻等除去分离了的层叠体22的第二载体金属箔11，从而使第一图案镀层18露出于绝缘层3的表面。这里，图7（l）、（m）、（n）、图8（l）、（m）、（n）以及图10（l）、（m）、（n）仅表示在如图6（k）分离了的层叠体22中的下侧的部分。由此，形成外层电路2时，外层电路2的侧面没有被蚀刻所侵蚀，因此没有产生底切，因此能够形成微细的外层电路2。另外，本发明中所形成的外层电路2是被埋入绝缘层3的状态，因此不仅是外层电路2的底面，而且两侧的侧面也与绝缘层3密合，因此即使是微细电路，也能确保充分的密合性。另外，使用厚度1μm～5μm的极薄铜箔作为第二载体金属箔11时，即使少量的蚀刻量也能除去第二载体金属箔11，因此被埋入绝缘层3的、从绝缘层3露出的外层电路2的表面平坦，能够确保引线结合、倒装芯片连接时的连接可靠性，适于用作与半导体元件的连接端子。另外，可以将与半导体元件的连接端子设置于与层间连接5在俯视视图中重合的位置的外层电路2，因此可以将与半导体元件的连接端子设置在层间连接5的正上方或正下方，也可以适应小型化·高密度化。进而，通过在任意位置形成立体电路24，可以形成凸块、柱等各种金属结构，也可以通过改变第二载体金属箔11、第二图案镀层23的厚度而形成为任意的高度，因此能够适应与各种半导体元件（未图示）、其他封装基板的连接形态。例如，如图9所示，即使不设置凹处（cavity）、也可以构成PoP。
接下来，可以根据需要形成阻焊剂4、保护镀层8。作为保护镀层8，优选为通常用作封装基板的连接端子的保护镀层的镍镀层和金镀层。
如上所述，根据本发明的封装基板的制造方法，能够形成在与层间连接重合的位置具有平坦且微细的埋入电路的封装基板，能够形成适于引线结合、倒装芯片连接的封装基板。另外，通过在任意位置形成立体电路，能够形成具备凸块、柱等各种金属结构的封装基板。
实施例
以下，对本发明的实施例进行说明，但本发明不限于本实施例。
（实施例1）
首先，如图1所示，准备将第一载体金属箔10、第二载体金属箔11和基体金属箔12依次层叠而形成的多层金属箔9。第一载体金属箔10使用9μm的铜箔，第二载体金属箔11使用3μm的极薄铜箔，基体金属箔12使用18μm的铜箔。在基体金属箔12的表面（第二载体金属箔11侧的表面），以可物理剥离的方式设置剥离层14。另外，在第二载体金属箔11的表面（第一载体金属箔10侧的表面）预先设置平均粗糙度（Ra）0.7μm的凹凸。另外，在该凹凸上，即与第一载体金属箔10之间，以可物理剥离的方式设置剥离层13。基体金属箔12与第二载体金属箔11之间、以及第二载体金属箔11与第一载体金属箔10之间的剥离层13、14，都通过使用含有Ni（镍）、Mo（钼）、柠檬酸的镀浴形成金属氧化物层而形成。这里，剥离强度的调整是这样进行：通过调整电流密度和时间，调整用于形成剥离层13、14的金属氧化物量。对于此时的加热·加压前（将作为基材16的预浸料进行层叠而形成芯基板17前）的初期的剥离强度而言，基体金属箔12与第二载体金属箔11之间为47N/m，第二载体金属箔11与第一载体金属箔10之间为29N/m。这里，加热·加压后（将作为基材16的预浸料进行层叠而形成芯基板17后）的剥离强度的变化率是相对于初期约10%左右上升的程度。
如图1所示的多层金属箔9的制作具体如以下所示进行。
（1）作为基体金属箔12，用厚度18μm的电解铜箔在硫酸30g/L中浸渍60秒，酸洗净后用流水进行30秒钟水洗。
（2）将洗净后的电解铜箔作为阴极，将涂有氧化铱的Ti极板作为阳极，作为含有Ni（镍）、Mo（钼）、柠檬酸的镀浴，在硫酸镍六水合物30g/L、钼酸钠二水合物3.0g/L、柠檬酸三钠二水合物30g/L、pH6.0、液温30℃的浴中，对电解铜箔的光泽面以电流密度20A/dm2进行5秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层14。
（3）在硫酸铜五水合物200g/L、硫酸100g/L、液温40℃的浴中，将涂有氧化铱的Ti极板作为阳极，对于形成剥离层14后的表面以电流密度4A/dm2进行200秒钟电镀，形成厚度3μm的作为第二载体金属箔11的金属层。
（4）对于形成作为第二载体金属箔11的金属层后的表面，用与上述（2）相同的浴以电流密度10A/dm2进行10秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层13。
（5）对于形成剥离层13后的表面，用与上述（3）相同的浴以电流密度4A/dm2进行600秒钟电镀，形成厚度9μm的作为第一载体金属箔10的金属层。
（6）在与基材16接触的面，通过硫酸铜镀层形成粒状的粗糙化粒子，实施铬酸盐处理和硅烷偶联剂处理。另外，对与基材16不接触的面实施铬酸盐处理。
接下来，如图2（a）所示，将多层金属箔9的基体金属箔12侧和基材16进行层叠而形成芯基板17。用玻璃环氧树脂的预浸料作为基材16，在该预浸料的上下两侧堆叠多层金属箔9，用热压进行加热·加压而层叠一体化。
接下来，如图2（b）所示，在多层金属箔9的第一载体金属箔10与第二载体金属箔11之间，对第一载体金属箔10进行物理剥离。
接下来，如图2（c）所示，在保留于芯基板17的第二载体金属箔11上进行第一图案镀层18。关于第一图案镀层18，是在第二载体金属箔11上形成感光性抗镀剂后用硫酸铜电镀形成。
接下来，如图3（d）所示，在包含第一图案镀层18的第二载体金属箔11上层叠绝缘层3和作为导体层20的铜箔（12μm）而形成层叠体22。作为绝缘层3，通过用热压对环氧系粘接片材进行加热·加压而层叠一体化来形成。
接下来，如图3（e）、（f）所示，形成层间连接5、内层电路6。用保形工法形成层间连接孔21后，通过对该层间连接孔21内进行镀层而形成层间连接5。对于该镀层而言，进行薄的无电解铜镀层作为底层镀层后，形成感光性抗镀剂，通过硫酸铜电镀进行厚的镀层。此后，通过蚀刻除去导体层20的不需要部分，由此形成内层电路6。
接下来，如图4（g）、（h）以及图5（i）、（j）所示，在内层电路6、层间连接5上进一步形成绝缘层3和导体层20，形成内层电路6、外层电路2、7、层间连接5，从而形成四层的具有导体层20的层叠体22。
接下来，如图6（k）所示，在多层金属箔9的第二载体金属箔11和基体金属箔12之间，将层叠体22与第二载体金属箔11一起从芯基板17物理剥离而分离。
接下来，如图7（l）、（m）、（n）所示，在通过分离而剥离了的层叠体22的第二载体金属箔11上形成抗蚀剂并对层叠体22的第二载体金属箔11进行蚀刻，从而使前述第一图案镀层18露出于前述绝缘层3的表面并且在第一图案镀层18上或绝缘层3上形成立体电路24。
接下来，形成感光性阻焊剂，此后，进行无电解镍镀层和无电解金镀层作为保护镀层，形成封装基板。
（实施例2）
基体金属箔12与第二载体金属箔11之间以及第二载体金属箔11与第一载体金属箔10之间的剥离强度，都可以通过使用含有Ni（镍)、Mo（钼)、柠檬酸的镀浴来改变形成金属氧化物层时的电流密度、时间，由此调整形成剥离层13、14的金属氧化物量来改变。具体而言，以电流密度10A/dm2进行10秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层14，以电流密度7.5A/dm2进行15秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层13。关于此时的加热·加压前的初期的剥离强度，基体金属箔12与第二载体金属箔11之间为23N/m，第二载体金属箔11与第一载体金属箔10之间为18N/m。这里，加热·加压后的剥离强度是相对于初期约10～20%左右上升的程度。除此之外，与实施例1同样操作来制作封装基板。
（实施例3）
基体金属箔12与第二载体金属箔11之间以及第二载体金属箔11与第一载体金属箔10之间的剥离强度，都可以通过使用含有Ni（镍)、Mo（钼)、柠檬酸的镀浴来改变形成金属氧化物层时的电流，由此调整形成剥离层13、14的金属氧化物量来改变。具体而言，以电流密度5A/dm2进行20秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层14，以电流密度2A/dm2进行20秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层13。此时的加热·加压前的初期的剥离强度，基体金属箔12与第二载体金属箔11之间为15N/m，第二载体金属箔11与第一载体金属箔10之间为2N/m。这里，加热·加压后的剥离强度是相对于初期约10～20%左右上升的程度。除此之外，与实施例1同样操作来制作封装基板。
（实施例4）
基体金属箔12与第二载体金属箔11之间以及第二载体金属箔11与第一载体金属箔10之间的剥离强度，都可以通过使用含有Ni（镍)、Mo（钼)、柠檬酸的镀浴来改变形成金属氧化物层时的电流，由此调整形成剥离层13、14的金属氧化物量来改变。具体而言，以电流密度25A/dm2进行4秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层14，以电流密度20A/dm2进行4秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层13。关于此时的加热·加压前的初期的剥离强度，基体金属箔12与第二载体金属箔11之间为68N/m，第二载体金属箔11与第一载体金属箔10之间为48N/m。这里，加热·加压后的剥离强度是相对于初期约5～10%左右上升的程度。
如图8（l）、（m）、（n）所示，使用上述准备的多层金属箔9，代替实施例1的图7（l）、（m）、（n）所示的工序，在通过分离而剥离了的层叠体22的第二载体金属箔11上进行第二图案镀层23，通过蚀刻除去进行了第二图案镀层23的部分以外的第二载体金属箔11，使第一图案镀层18露出于绝缘层3的表面，并且在第一图案镀层18上或绝缘层3上形成立体电路24。除此工序以外，与实施例1同样操作来制作封装基板。
（实施例5）
基体金属箔12与第二载体金属箔11之间以及第二载体金属箔11与第一载体金属箔10之间的剥离强度，都可以通过使用含有Ni（镍)、Mo（钼)、柠檬酸的镀浴来改变形成金属氧化物层时的电流，由此调整形成剥离层13、14的金属氧化物量来改变。具体而言，以电流密度20A/dm2进行5秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层14，以电流密度10A/dm2进行10秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层13。关于此时的加热·加压前的初期的剥离强度，基体金属箔12与第二载体金属箔11之间为43N/m、第二载体金属箔11与第一载体金属箔10之间为28N/m。这里，加热·加压后的剥离强度是相对于初期约10～15%左右上升的程度。除此之外，与实施例4同样操作来制作封装基板。
（实施例6）
基体金属箔12与第二载体金属箔11之间以及第二载体金属箔11与第一载体金属箔10之间的剥离强度，都可以通过使用含有Ni（镍)、Mo（钼)、柠檬酸的镀浴来改变形成金属氧化物层时的电流，由此调整形成剥离层13、14的金属氧化物量来改变。具体而言，以电流密度10A/dm2进行10秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层14，以电流密度2.5A/dm2进行40秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层13。关于此时的加热·加压前的初期的剥离强度，基体金属箔12与第二载体金属箔11之间为22N/m，第二载体金属箔11与第一载体金属箔10之间为4N/m。这里，加热·加压后的剥离强度是相对于初期约5～15%左右上升的程度。除此之外，与实施例4同样操作来制作封装基板。
（实施例7）
基体金属箔12与第二载体金属箔11之间以及第二载体金属箔11与第一载体金属箔10之间的剥离强度，都可以通过使用含有Ni（镍)、Mo（钼)、柠檬酸的镀浴来改变形成金属氧化物层时的电流，由此调整形成剥离层13、14的金属氧化物量来改变。具体而言，以电流密度20A/dm2进行5秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层14，以电流密度10A/dm2进行10秒钟电解处理，形成含有包含镍和钼的金属氧化物的剥离层13。关于此时的加热·加压前的初期的剥离强度，基体金属箔12与第二载体金属箔11之间为45N/m，第二载体金属箔11与第一载体金属箔10之间为26N/m。这里，加热·加压后的剥离强度是相对于初期约10%左右上升的程度。
如图10（l）、（m）、（n）所示，使用上述准备的多层金属箔9，代替实施例1的图7（l）、（m）、（n）所示的工序，通过蚀刻除去通过分离而剥离的层叠体22的第二载体金属箔11，使第一图案镀层18露出于绝缘层3的表面，形成被埋入绝缘层3的外层电路2。除此工序以外，与实施例1同样操作来制作封装基板。
在表1中，对于实施例1～7表示了被埋入绝缘层3而形成的外层电路2的完成状态、第一载体金属箔10与第二载体金属箔11之间的剥离强度、第二载体金属箔11与基体金属箔12之间的剥离强度、操作时载体金属箔有无剥落。实施例1～7都能形成线宽/线距为直至10μm/10μm的微细的外层电路2（表1的“○”表示没有底切）。另外，观察剖面，结果都没有产生底切。进而，由剖面的观察结果可知，由于第二载体金属箔11使用3μm的极薄铜，因此能以少量的蚀刻量均匀除去，外层电路2的表面基本平坦。另外，实施例1～6在制造工序的操作中，第一载体金属箔10与第二载体金属箔11之间、第二载体金属箔11与基体金属箔12之间都没有剥离（表1的“○”表示没有剥落）。另外，在第一载体金属箔10与第二载体金属箔11之间剥离时，第二载体金属箔11与基体金属箔12之间并没有剥离。
[表1]
Figure BDA00002945689100171
加热·加压前（将作为基材16的预浸料进行层叠而形成芯基板17前）的初期的剥离强度（N/m）的测定如下：制作切成10mm宽度的多层金属箔的样品，使用TENSILON RTM-100（株式会社ORIENTEC制，商品名，“TENSILON”是注册商标），根据JIS Z0237的90度剥离法，在室温（25℃）下，首先，沿90度方向以每分钟300mm的速度剥离第一载体金属箔来进行测定，接下来，沿90度方向以每分钟300mm的速度剥离第二载体金属箔来进行测定。另外，加热·加压后（将作为基材16的预浸料进行层叠而形成芯基板17后）的剥离强度也与初期的剥离强度同样操作来进行测定，求得相对于初期的变化率。这里，将多层金属箔9与作为基材16的玻璃环氧树脂预浸料进行层叠而形成芯基板17时的加热·加压的条件为：使用真空压制、压力3MPa、温度175℃、保持时间1.5hr。
符号说明
1：半导体元件搭载用封装基板、2：外层电路或埋入电路、3：绝缘层、4：阻焊剂、5：层间连接、6：内层电路、7：外层电路、8：保护镀层、9：多层金属箔、10：第一载体金属箔、11：第二载体金属箔、12：基体金属箔、13：剥离层、14：剥离层、16：基材、17：芯基板、18：第一图案镀层、20：导体层、21：层间连接孔、22：层叠体、23：第二图案镀层、24：立体电路、25：抗蚀剂、26：焊锡、27：半导体元件、28：半导体封装、29：密封材料。

Claims (5)

1.一种半导体元件搭载用封装基板的制造方法，其具有：
准备依次层叠有第一载体金属箔、第二载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序，
在所述多层金属箔的第一载体金属箔和第二载体金属箔之间物理剥离第一载体金属箔的工序，
在保留于所述芯基板的第二载体金属箔上进行第一图案镀层的工序，
在包含所述第一图案镀层的第二载体金属箔上层叠绝缘层而形成层叠体的工序，
在所述多层金属箔的第二载体金属箔和基体金属箔之间，将所述层叠体与第二载体金属箔一起从芯基板物理剥离而分离的工序，以及
在所述剥离后的层叠体的第二载体金属箔上形成抗蚀剂并进行蚀刻，在所述第一图案镀层上或所述绝缘层上形成立体电路的工序。
2.一种半导体元件搭载用封装基板的制造方法，其具有：
准备依次层叠有第一载体金属箔、第二载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序，
在所述多层金属箔的第一载体金属箔和第二载体金属箔之间物理剥离第一载体金属箔的工序，
在保留于所述芯基板的第二载体金属箔上进行第一图案镀层的工序，
在包含所述第一图案镀层的第二载体金属箔上层叠绝缘层而形成层叠体的工序，
在所述多层金属箔的第二载体金属箔和基体金属箔之间，将所述层叠体与第二载体金属箔一起从芯基板物理剥离而分离的工序，
在所述剥离后的层叠体的第二载体金属箔上进行第二图案镀层的工序，以及
通过蚀刻除去进行了所述第二图案镀层的部分以外的第二载体金属箔，在所述第一图案镀层上或所述绝缘层上形成立体电路的工序。
3.一种半导体元件搭载用封装基板的制造方法，其具有：
准备依次层叠有第一载体金属箔、第二载体金属箔和基体金属箔的多层金属箔，将该多层金属箔的基体金属箔侧与基材进行层叠而形成芯基板的工序，
在所述多层金属箔的第一载体金属箔和第二载体金属箔之间物理剥离第一载体金属箔的工序，
在保留于所述芯基板的第二载体金属箔上进行第一图案镀层的工序，
在包含所述第一图案镀层的第二载体金属箔上层叠绝缘层而形成层叠体的工序，
在所述多层金属箔的第二载体金属箔和基体金属箔之间，将所述层叠体与第二载体金属箔一起从芯基板物理剥离而分离的工序，以及
将所述分离后的层叠体的第二载体金属箔除去，从而使所述第一图案镀层露出于所述绝缘层的表面的工序。
4.根据权利要求1或2所述的半导体元件搭载用封装基板的制造方法，其中，多层金属箔是被形成为第二载体金属箔与基体金属箔之间的剥离强度大于第一载体金属箔与第二载体金属箔之间的剥离强度的多层金属箔。
5.根据权利要求1～3中任一项所述的半导体元件搭载用封装基板的制造方法，其中，多层金属箔是在预先设有平均粗糙度Ra为0.3μm～1.2μm的凹凸的第二载体铜箔的表面层叠有第一载体铜箔的多层金属箔。
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