KR20170034157A - 패키지 기판 및 그 제조방법 - Google Patents

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KR20170034157A
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Abstract

캐리어 기판 및 그 제조방법이 개시된다. 본 발명의 일 측면에 따른 캐리어 기판은 봉지층, 적어도 일단이 봉지층에 매립되는 회로패턴 및 외부로 노출되도록 봉지층의 일부분에 형성되어 봉지층에 매립되는 회로패턴의 일단과 전기적으로 연결되는 전도체를 포함한다.

Description

패키지 기판 및 그 제조방법{PACKAGE SUBSTRATE AND MANUFACTURING METHOD THEREOF}
본 발명은 패키지 기판 및 그 제조방법에 관한 것이다.
메모리 패키지용 기판 등에 주로 사용되는 패키지 기판의 경우 소형화, 고속화, 고기능화라는 전자 기기의 요구에 대응하기 위해, 새로운 형태가 계속해서 개발되고 그 종류가 다양해 지고 있는 실정이다.
특히, 패키지 기판의 소형화 및 박형화는 중요한 과제가 되고 있으며, 대용량의 메모리를 고밀도로 패키징하기 위한 연구가 활발히 진행되고 있다.
하지만, 메모리 패키지용 기판의 경우 그 제조 과정에서 기판이 충분한 강성을 가지고 버텨 주지 못하면 휨이 발생하게 되고, 소형화 및 박형화에 따라 기판 두께가 얇아질수록 이와 같은 휨은 더욱 커질 수 있다.
이로 인해, 패키지 온 패키지(Package on Package) 제품의 제조 시 수율 저하의 주요 원인이 될 수 있다는 점에서, 생산성을 보다 향상시킬 수 있는 패키지 구조에 대한 연구가 필요한 실정이다.
한국공개특허 제10-2001-0056778호 (2001. 07. 04. 공개)
본 발명의 일 측면에 따르면, 적어도 일단이 봉지층에 매립되는 회로패턴을 갖는 패키지 기판이 제공된다.
본 발명의 다른 측면에 따르면, 캐리어기판의 일면에 형성된 절연층의 개구를 통해 회로패턴을 형성하고, 이러한 회로패턴 상에 봉지층을 형성하는 패키지 기판의 제조방법이 제공된다.
여기서, 캐리어기판을 제거한 이후에, 절연층을 제거하고 회로패턴의 일부분을 에칭하여 봉지층의 표면과 동일하게 회로패턴을 평탄화하거나, 절연층의 일부분을 제거하여 회로패턴을 외부로 돌출시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 패키지 기판을 나타내는 도면.
도 2은 본 발명의 제2 실시예에 따른 패키지 기판을 나타내는 도면.
도 3은 본 발명의 제3 실시예에 따른 패키지 기판을 나타내는 도면.
도 4는 본 발명의 제4 실시예에 따른 패키지 기판을 나타내는 도면.
도 5 내지 도 15는 본 발명의 각 실시예에 따른 패키지 기판의 제조방법을 나타내는 도면.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하, 본 발명에 따른 패키지 기판 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 패키지 기판을 나타내는 도면이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 패키지 기판(1000)은 봉지층(100), 회로패턴(200) 및 전도체(300)를 포함한다.
봉지층(100)은 회로패턴(200)의 적어도 일단이 매립되는 부분으로, 회로패턴(200)을 고정 및 보호하는 기능 뿐만 아니라, 절연부재로서의 기능도 수행할 수 있다. 이 경우, 봉지층(100)은 봉지재(mold) 재료를 필름 또는 시트로 제작하여 절연부재로서의 기능을 수행하도록 할 수 있다.
회로패턴(200)은 적어도 일단이 봉지층(100)에 매립되는 부분으로, 소정의 기능을 수행하기 위한 전기회로가 형성될 수 있다. 이 경우, 회로패턴(200)은 포토리소그래피를 이용한 에칭법이나 에디티브법(도금법)을 통해 형성될 수 있으나, 반드시 이에 한정되는 것은 아니고 필요에 따라 다양하게 변형될 수 있다.
전도체(300)는 외부로 노출되도록 봉지층(100)의 일부분에 형성되어 봉지층(100)에 매립되는 회로패턴(200)의 일단과 전기적으로 연결되는 부분으로, 패키지 기판(1000)을 다른 기판 또는 전자부품 등과 전기적으로 연결하기 위한 패드 기능을 수행할 수 있다.
이와 같이, 본 실시예에 따른 패키지 기판(1000)은 별도의 절연부재 없이도 봉지층(100) 자체가 회로패턴(200)을 고정 및 보호하는 기능 뿐만 아니라 절연부재로서의 기능도 수행할 수 있다는 점에서, 패키지 기판(1000)의 박판화가 용이할 수 있다.
또한, 봉지재(mold) 재료를 활용함으로써, 기존의 절연재료인 에폭시 수지 등과 비교할 때 보다 향상된 강성을 확보할 수 있다는 점에서, 박판화에 따른 휨 변형(warpage)을 개선할 수 있다.
한편, 도 1에 도시된 바와 같이, 본 실시예에 따른 패키지 기판(1000)에서 회로패턴(200)은 타단이 봉지층(100)의 표면으로부터 돌출되도록 봉지층(100)에 매립될 수 있다. 이로 인해, 봉지층(100)의 표면으로부터 돌출된 회로패턴(200) 자체가 다른 기판 또는 전자부품 등과의 접속을 위한 포스트(post) 기능을 수행할 수 있다.
도 2은 본 발명의 제2 실시예에 따른 패키지 기판을 나타내는 도면이다. 도 3은 본 발명의 제3 실시예에 따른 패키지 기판을 나타내는 도면이다. 도 4는 본 발명의 제4 실시예에 따른 패키지 기판을 나타내는 도면이다.
도 2에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 패키지 기판(2000)에서, 회로패턴(200)은 타단이 봉지층(100)의 표면과 동일면에서 노출되도록 봉지층(100)에 매립된다. 이 경우, 회로패턴(200)의 타단은 에칭 또는 연마 공정 등을 통해 봉지층(100)의 표면과 동일면에서 노출되도록 가공될 수 있다.
또한, 도 3 및 도 4에 도시된 바와 같이, 본 발명의 제3 및 제4 실시예에 따른 패키지 기판(3000, 4000)은 회로패턴(200)의 타단을 커버하도록 봉지층(100) 상에 형성되는 절연층(400)을 더 포함하고, 회로패턴(200)은 타단이 절연층(400)으로부터 돌출되어 접속범프(500)에 결합될 수 있다.
이 경우, 절연층(400)의 두께를 낮추어 회로패턴(200)의 타단을 모두 노출시키고, 그 중 일부 회로패턴(200)의 타단에 접속범프(500)를 결합(도 3 참조)하거나, 회로패턴(200)의 노출이 필요한 부분의 절연층(400)만을 일부 제거하고, 이를 통해 노출된 회로패턴(200)의 타단에 접속범프(500)를 결합(도 4 참조)할 수 있다.
이와 같이, 본 실시예들에 따른 패키지 기판(2000, 3000, 4000)은 회로패턴(200)의 매립 정도 및 전체 두께 등을 고려하여 요구되는 디자인에 따라 보다 다양하게 그 구조를 변형할 수 있다.
한편, 본 발명의 제2 내지 제4 실시예에 따른 패키지 기판(2000, 3000, 4000)은 상술한 특징들을 제외하고는 본 발명의 제1 실시예에 따른 패키지 기판(1000)의 주요 구성과 동일 또는 유사하므로, 중복되는 내용에 대한 상세한 설명은 생략하도록 한다.
도 5 내지 도 15는 본 발명의 각 실시예에 따른 패키지 기판의 제조방법을 나타내는 도면이다.
도 5 내지 도 15에 도시된 바와 같이, 본 발명의 각 실시예에 따른 패키지 기판의 제조방법은 캐리어기판(10)의 일면에 개구를 갖는 절연층(400)을 형성하는 단계(도 5)로부터 시작된다.
캐리어기판(10)은 소정의 강성을 갖는 부재로서, 패키지 기판(1000)의 제조 시 지지대 기능을 수행할 수 있다. 이러한 캐리어기판(10)은 패키지 기판(1000)의 형상에 따라 미리 설정된 면적 또는 두께로 형성될 수 있다.
절연층(400) 드라이 필름(Dry Film, D/F) 혹은 솔더 레지스트(Solder Resist, SR) 필름을 캐리어기판(10) 상부에 도포 후, 노광을 통해 필요한 부분을 개방하여 개구를 형성할 수 있다.
다음으로, 절연층(400)의 개구 내부에 회로패턴(200)을 형성한다(도 6). 이 경우, 회로패턴(200)은 절연층(400)의 개구 부분에 전기도금 등의 방식으로 금속 패턴을 형성하여 이루어질 수 있다.
다음으로, 절연층(400)의 두께를 낮춰 회로패턴(200)의 일단을 외부로 돌출시킨다(도 7). 이 경우, 절연층(400)은 드라이 필름(Dry Film, D/F) 혹은 솔더 레지스트(Solder Resist, SR) 필름에 대한 박리 또는 현상 등을 통하여 회로패턴(200)의 일단이 외부로 돌출될 정도의 두께로 낮출 수 있다.
다음으로, 회로패턴(200)의 일단이 매립되도록 절연층(400) 및 회로패턴(200) 상에 봉지층(100)을 형성한다(도 8). 이러한 봉지층(100)은 회로패턴(200)을 고정 및 보호하는 기능 뿐만 아니라, 절연부재로서의 기능도 수행할 수 있다.
이 경우, 봉지층(100)은 봉지재(mold) 재료를 필름 또는 시트로 제작하여 절연부재로서의 기능을 수행하도록 할 수 있다. 즉, 봉지층(100)을 형성하는 단계는, 절연층(400) 및 회로패턴(200) 상에 봉지필름을 적층하는 단계 및 봉지필름을 경화시키는 단계를 포함할 수 있다.
이와 같이, 봉지층(100)을 필름 또는 시트로 사용하는 경우 적층 공정이 보다 용이할 수 있으며, 경화 과정을 통해 회로패턴(200)과 봉지층(100) 간의 접착력을 확보할 수 있다.
다음으로, 봉지층(100)에 매립되는 회로패턴(200)의 일단이 노출되도록 봉지층(100)의 일부분을 제거한다(도 9). 이 경우, 봉지층(100) 일부분의 제거는 레이저 가공 등을 통해 이루어질 수 있으나, 반드시 이에 한정되는 것은 아니고, 회로패턴(200)에 영향을 미치지 않는 한도 내에서 다양한 공정을 통해 이루어질 수 있다.
다음으로, 회로패턴(200)의 일단과 전기적으로 연결되도록 제거된 봉지층(100)의 일부분에 전도체(300)를 충진한다(도 10). 이 경우, 전도체(300)는 구리 페이스트 등을 충진하는 공정으로 형성될 수 있으나, 이외에도 도금 등의 공정을 통해 수행될 수도 있다. 그리고, 충진된 전도체(300)는 경화 과정을 통해 회로패턴(200)과의 밀착력이 확보될 수 있다.
이와 같이 형성된 전도체(300)는 패키지 기판(1000)을 다른 기판 또는 전자부품 등과 전기적으로 연결하기 위한 패드 기능을 수행할 수 있고, 회로패턴(200) 자체는 기존의 코어층 구조에 사용되던 스루홀(PTH)의 기능을 수행할 수 있다.
다음으로, 캐리어기판(10)을 제거한다(도 11). 즉, 패키지 기판(1000)을 제조하기 위해 임시적으로 사용되었던 캐리어기판(10)을 제거함으로써, 본 실시예에 따른 패키지 기판(1000)의 제조가 완료될 수 있다.
이와 같이, 본 실시예에 따른 패키지 기판의 제조 방법은 별도의 절연부재 없이도 봉지층(100) 자체가 회로패턴(200)을 고정 및 보호하는 기능 뿐만 아니라 절연부재로서의 기능도 수행할 수 있는 패키지 기판(1000)의 제조가 가능하다는 점에서, 패키지 기판(1000)의 박판화가 용이할 수 있다.
또한, 봉지재(mold) 재료를 활용함으로써, 기존의 절연재료인 에폭시 수지 등과 비교할 때 보다 향상된 강성을 확보할 수 있다는 점에서, 박판화에 따른 휨 변형(warpage)을 개선할 수 있다.
여기서, 캐리어기판(10)을 제거하는 단계 이후에, 절연층(400)을 제거할 수 있다(도 12). 이로 인해, 회로패턴(200)은 타단이 봉지층(100)의 표면으로부터 돌출되도록 봉지층(100)에 매립됨으로써, 봉지층(100)의 표면으로부터 돌출된 회로패턴(200) 자체가 다른 기판 또는 전자부품 등과의 접속을 위한 포스트(post) 기능을 수행할 수 있다.
나아가, 절연층(400)을 제거하는 단계 이후에, 회로패턴(200)의 타단이 봉지층(100)의 표면과 동일면에서 노출되도록 회로패턴(200)을 에칭할 수 있다(도 13).
한편, 캐리어기판(10)을 제거하는 단계 이후에, 절연층(400)의 일부분을 제거하여 회로패턴(200)의 타단을 외부로 돌출시키는 단계 및 회로패턴(200)의 타단에 접속범프(500)를 결합하는 단계를 더 포함할 수도 있다.
구체적으로, 절연층(400)의 두께를 낮추어 회로패턴(200)의 타단을 모두 노출시키고, 그 중 일부 회로패턴(200)의 타단에 접속범프(500)를 결합(도 14)하거나, 회로패턴(200)의 노출이 필요한 부분의 절연층(400)만을 일부 제거하고, 이를 통해 노출된 회로패턴(200)의 타단에 접속범프(500)를 결합(도 15)할 수 있다.
이와 같이, 본 실시예들에 따른 패키지 기판의 제조방법은 회로패턴(200)의 매립 정도 및 전체 두께 등을 고려하여 요구되는 디자인에 따라 보다 다양하게 그 구조를 변형할 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
10: 캐리어기판
100: 봉지층
200: 회로패턴
300: 전도체
400: 절연층
500: 접속범프
1000, 2000, 3000, 4000: 캐리어 기판

Claims (9)

  1. 봉지층;
    적어도 일단이 상기 봉지층에 매립되는 회로패턴; 및
    외부로 노출되도록 상기 봉지층의 일부분에 형성되어 상기 봉지층에 매립되는 상기 회로패턴의 일단과 전기적으로 연결되는 전도체;
    를 포함하는 패키지 기판.
  2. 제1항에 있어서,
    상기 회로패턴은 타단이 상기 봉지층의 표면으로부터 돌출되도록 상기 봉지층에 매립되는, 패키지 기판.
  3. 제1항에 있어서,
    상기 회로패턴은 타단이 상기 봉지층의 표면과 동일면에서 노출되도록 상기 봉지층에 매립되는, 패키지 기판.
  4. 제1항에 있어서,
    상기 회로패턴의 타단을 커버하도록 상기 봉지층 상에 형성되는 절연층;
    을 더 포함하고,
    상기 회로패턴은 타단이 상기 절연층으로부터 돌출되어 접속범프가 결합되는, 패키지 기판.
  5. 캐리어기판의 일면에 개구를 갖는 절연층을 형성하는 단계;
    상기 절연층의 개구 내부에 회로패턴을 형성하는 단계;
    상기 절연층의 두께를 낮춰 상기 회로패턴의 일단을 외부로 돌출시키는 단계;
    상기 회로패턴의 일단이 매립되도록 상기 절연층 및 상기 회로패턴 상에 봉지층을 형성하는 단계;
    상기 봉지층에 매립되는 상기 회로패턴의 일단이 노출되도록 상기 봉지층의 일부분을 제거하는 단계;
    상기 회로패턴의 일단과 전기적으로 연결되도록 제거된 상기 봉지층의 일부분에 전도체를 충진하는 단계; 및
    상기 캐리어기판을 제거하는 단계;
    를 포함하는 패키지 기판 제조방법.
  6. 제5항에 있어서,
    상기 봉지층을 형성하는 단계는,
    상기 절연층 및 상기 회로패턴 상에 봉지필름을 적층하는 단계 및
    상기 봉지필름을 경화시키는 단계를 포함하는, 패키지 기판 제조방법.
  7. 제5항 또는 제6항에 있어서,
    상기 캐리어기판을 제거하는 단계 이후에,
    상기 절연층을 제거하는 단계;
    를 더 포함하는 패키지 기판 제조방법.
  8. 제7항에 있어서,
    상기 절연층을 제거하는 단계 이후에,
    상기 회로패턴의 타단이 상기 봉지층의 표면과 동일면에서 노출되도록 상기 회로패턴을 에칭하는 단계;
    를 더 포함하는 패키지 기판 제조방법.
  9. 제5항 또는 제6항에 있어서,
    상기 캐리어기판을 제거하는 단계 이후에,
    상기 절연층의 일부분을 제거하여 상기 회로패턴의 타단을 외부로 돌출시키는 단계; 및
    상기 회로패턴의 타단에 접속범프를 결합하는 단계;
    를 더 포함하는 패키지 기판 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109979890A (zh) * 2017-12-28 2019-07-05 凤凰先驱股份有限公司 电子封装件及其制法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010056778A (ko) 1999-12-16 2001-07-04 박종섭 칩 사이즈 패키지
KR20080111701A (ko) * 2007-06-19 2008-12-24 삼성전기주식회사 실장기판 및 그 제조방법
KR20130027870A (ko) * 2011-09-08 2013-03-18 삼성전기주식회사 패키지 기판 및 패키지의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100121231A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법
KR20130012470A (ko) * 2011-07-25 2013-02-04 삼성전기주식회사 범프 형성 방법, 및 상기 범프를 포함하는 기판

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010056778A (ko) 1999-12-16 2001-07-04 박종섭 칩 사이즈 패키지
KR20080111701A (ko) * 2007-06-19 2008-12-24 삼성전기주식회사 실장기판 및 그 제조방법
KR20130027870A (ko) * 2011-09-08 2013-03-18 삼성전기주식회사 패키지 기판 및 패키지의 제조 방법

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