KR20170026372A - 배선 기판의 제조 방법 및 배선 기판 - Google Patents

배선 기판의 제조 방법 및 배선 기판 Download PDF

Info

Publication number
KR20170026372A
KR20170026372A KR1020167035861A KR20167035861A KR20170026372A KR 20170026372 A KR20170026372 A KR 20170026372A KR 1020167035861 A KR1020167035861 A KR 1020167035861A KR 20167035861 A KR20167035861 A KR 20167035861A KR 20170026372 A KR20170026372 A KR 20170026372A
Authority
KR
South Korea
Prior art keywords
resin
opening
resist
wiring board
resin body
Prior art date
Application number
KR1020167035861A
Other languages
English (en)
Inventor
요시아키 나리사와
Original Assignee
가부시키가이샤 이스턴
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 이스턴 filed Critical 가부시키가이샤 이스턴
Publication of KR20170026372A publication Critical patent/KR20170026372A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0582—Coating by resist, i.e. resist used as mask for application of insulating coating or of second resist

Abstract

용이하게 원하는 형상의 수지 개구부를 형성할 수 있는 기술을 제공하는 것을 과제로 한다. 　해결 수단으로서, 제1 표면 영역(12)과, 이 제1 표면 영역(12)의 주위의 제2 표면 영역(14)을 가지고, 배선(16)이 형성된 기체(18)를 준비한다. 이어서 제1 표면 영역(12)을 덮는 레지스트(20)를 형성한다. 이어서 레지스트(20)를 내포하도록 제1 표면 영역(12) 및 제2 표면 영역(14)을 수지체(22)로 덮고, 수지체(22)로부터 레지스트(20)를 노출시킨다. 이어서 노출한 레지스트(20)를 제거함으로써 제1 표면 영역(12)에 있어서의 기체(18)를 노출시키는 수지 개구부를 수지체(22)에 형성한다.

Description

배선 기판의 제조 방법 및 배선 기판{METHOD FOR PRODUCING WIRING BOARD, AND WIRING BOARD}
본 발명은 배선 기판의 제조 기술에 적용하여 유효한 기술에 관한 것이다.
일본 특개 2010-199240호 공보(이하, 「특허문헌 1」이라고 한다.)에는 배선 기판의 제조 기술이 기재되어 있다.
일본 특개 2010-199240호 공보
반도체 소자(반도체 칩)의 고밀도화, 소형화, 박형화가 진행함에 따라, 반도체 소자를 유지하는 배선 기판의 박형화, 고밀도화가 요구되게 되어, 배선 기판의 직진성, 강성을 확보하는 것이 곤란해지고 있다. 예를 들면 특허문헌 1에 기재된 기술에 의하면, 배선 기판의 최표층으로서 절연성 수지를 밀착시킴으로써 휨을 억제하고 강성이 있는 배선 기판을 제조하는 것이 가능하게 된다.
그러나 반도체 소자용의 접속 단자 개구부 등 원하는 형상의 수지 개구부를 형성함에 있어서, 특허문헌 1에 기재된 기술과 같은 레이저 조사에 의한 형성에서는 생산성이 나쁘고, 비용을 삭감하는 것이 곤란하다. 또 레이저 조사에서는 예를 들면 최표층의 절연성 수지에 단차를 두는 등의 특이적인 형상을 형성하는 것이 곤란하다.
본 발명의 목적은 용이하게 원하는 형상의 수지 개구부를 형성할 수 있는 기술을 제공하는 것에 있다. 본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명의 하나의 실시형태에 따른 배선 기판의 제조 방법은 (a) 제1 표면 영역과, 이 제1 표면 영역의 주위의 제2 표면 영역을 가지고, 배선이 형성된 기체를 준비하는 공정과, (b) 상기 제1 표면 영역을 덮는 레지스트를 형성하는 공정과, (c) 상기 레지스트를 내포하도록 상기 제1 및 제2 표면 영역을 수지체로 덮는 공정과, (d) 상기 수지체로부터 상기 레지스트를 노출시키는 공정과, (e) 노출한 상기 레지스트를 제거함으로써 상기 제1 표면 영역에 있어서의 상기 기체를 노출시키는 수지 개구부를 상기 수지체에 형성하는 공정을 포함하는 것을 특징으로 한다. 이것에 의하면 레지스트의 형상이 틀(型)이 되어 용이하게 원하는 형상의 수지 개구부를 수지체에 형성할 수 있다.
상기 하나의 실시형태에 따른 배선 기판의 제조 방법에 있어서, 상기 (d)공정에서는 상기 수지체를 반경화의 상태로 사용하고, 상기 (d)공정 후 상기 (e)공정 전에 상기 수지체를 완전히 경화하는 것이 보다 바람직하다. 이것에 의하면 (d)공정에서는 수지체가 반경화 상태이기 때문에, 용이하게 상기 수지체의 일부를 제거하여 레지스트를 노출시킬 수 있다. 또 (e)공정에서는 수지체가 완전히 경화한 상태이기 때문에, 레지스트를 제거할 때의 수지체가 받는 대미지를 저감시킬 수 있다.
또 상기 하나의 실시형태에 따른 배선 기판의 제조 방법에 있어서, 상기 (b)공정에서는 상기 레지스트로서 감광성 수지를 사용하고, 상기 (c)공정에서는 상기 수지체로서 감열성 수지를 사용하는 것이 보다 바람직하다. 이것에 의하면 상이한 수지 재료를 사용함으로써 선택비를 높게 하고, 생산성을 향상시킬 수 있다.
또 상기 하나의 실시형태에 따른 배선 기판의 제조 방법에 있어서, 상기 (a)공정에서는 상기 배선과 전기적으로 접속된 전극 패드가 상기 제1 표면 영역에 형성된 상기 기판을 준비하고, 상기 (e)공정에서는 상기 수지 개구부로부터 상기 전극 패드를 노출시키는 것이 보다 바람직하다. 이것에 의하면 용이하게 전극 패드를 노출시킬 수 있다.
또 상기 하나의 실시형태에 따른 배선 기판의 제조 방법에 있어서, (f) 상기 (c)공정 후 상기 (d)공정 전에 상기 제1 표면 영역의 상방에 제1 개구부를 가지는 마스크를 상기 수지체 상에 형성하는 공정을 추가로 포함하고, 상기 (d)공정에서는 상기 레지스트를 노출시킬 때까지 상기 제1 개구부로부터 상기 수지체를 제거하고, 상기 (d)공정 후 상기 마스크를 제거하는 것이 보다 바람직하다. 이것에 의하면 레지스트 자신에 의한 형상과 마스크의 제1 개구부에 의한 형상을 조합하여 특이적인 형상의 수지 개구부를 수지체에 형성할 수 있다.
여기서 상기 (f)공정에서는 상기 제1 개구부의 상기 레지스트에 대한 면적이 이 레지스트보다 큰 상기 마스크를 사용하고, 상기 (d)공정에서는 상기 레지스트 상의 상기 수지체의 부분과, 이 부분의 주위 부분을 제거하고, 상기 (e)공정에서는 상기 수지 개구부에 있어서 이 수지 개구부의 저면측보다 개구측이 크게 되는 단차를 형성한다. 이것에 의하면 단차가 있는 수지 개구부를 수지체에 형성할 수 있다.
또 상기 (a)공정에서는 상기 제1 표면 영역과는 상이한 제3 표면 영역과, 이 제3 표면 영역의 주위의 제4 표면 영역을 추가로 가지는 상기 기판을 준비하고, 상기 (c)공정에서는 상기 제1 및 제2 표면 영역과 함께, 상기 제3 및 제4 표면 영역을 상기 수지체로 덮고, 상기 (f)공정에서는 상기 제3 표면 영역의 상방에 제2 개구부를 추가로 가지는 상기 마스크를 상기 수지체 상에 형성하고, 상기 (d)공정에서는 상기 제2 개구부로부터 상기 수지체를 제거하고, 수지 오목부를 상기 수지체에 형성하는 것이 보다 바람직하다. 이것에 의하면 수지 개구부와는 상이한 형상의 수지 오목부를 수지체에 형성할 수 있다.
본 발명의 하나의 실시형태에 따른 배선 기판은 배선이 형성되고, 이 배선과 전기적으로 접속된 전극 패드를 표면에 가지는 기체와, 상기 전극 패드를 노출하는 수지 개구부를 가지고, 상기 기체의 표면에 형성된 수지체를 구비하고, 상기 수지 개구부는 상기 수지체의 표면으로부터 소정 깊이까지의 제1 수지 개구부와, 상기 소정 깊이로부터 상기 기체의 표면까지의 제2 수지 개구부를 가지고, 상기 수지 개구부에는 상기 제2 수지 개구부의 개구 면적보다 상기 제1 수지 개구부의 개구 면적이 크게 되어 단차가 형성되는 것을 특징으로 한다. 이것에 의하면 예를 들면 전극 패드에 본딩 와이어를 접속할 때에 수지 개구부의 개구 가장자리에서 본딩 와이어가 접촉하여, 전극 패드와의 접속 신뢰성이 저하하는 것을 방지할 수 있다.
또 본 발명의 하나의 실시형태에 따른 배선 기판에 있어서, 상기 수지체는 상기 수지 개구부와는 상이한 위치에서 상기 수지체의 표면으로부터 상기 소정 깊이까지의 수지 오목부를 추가로 가지는 것이 보다 바람직하다. 이것에 의하면 예를 들면 배선 기판에 실장된 반도체 소자에 보호재를 도포했다고 해도, 수지 오목부가 댐이 되어, 보호재가 실장 영역 이외의 수지체 표면에 퍼지는 것을 방지할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명의 하나의 실시형태에 따른 배선 기판의 제조 방법에 의하면, 레지스트의 형상이 틀이 되어, 용이하게 원하는 형상의 수지 개구부를 수지체에 형성할 수 있다.
도 1은 본 발명의 실시형태 1에 따른 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 2는 도 1에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 3은 도 2에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 4는 도 3에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 5는 도 4에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 6은 도 5에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 7은 본 발명의 실시형태 2에 따른 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 8은 도 7에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 9는 도 8에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 10은 도 9에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 11은 도 10에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 12는 본 발명의 실시형태 2에 따른 배선 기판을 구비한 반도체 장치의 일례의 주요부의 모식적 단면도이다.
도 13은 본 발명의 실시형태 2에 따른 배선 기판을 구비한 반도체 장치의 다른 일례의 주요부의 모식적 단면도이다.
도 14는 본 발명의 실시형태 3에 따른 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 15는 도 14에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 16은 도 15에 이어지는 제조 공정중의 배선 기판의 주요부의 모식적 단면도이다.
도 17은 본 발명의 실시형태 3에 따른 배선 기판의 변형예의 주요부의 모식적 단면도이다.
도 18은 본 발명의 실시형태 3에 따른 배선 기판의 변형예의 주요부의 모식적 단면도이다.
이하의 본 발명에 있어서의 실시형태에서는 필요한 경우에 복수의 섹션 등으로 나누어서 설명하는데, 원칙적으로 그것들은 서로 무관하지 않으며, 일방은 타방의 일부 또는 전부의 변형예, 상세 등의 관계에 있다. 이 때문에 전체 도면에 있어서 동일한 기능을 가지는 부재에는 동일한 부호를 붙이고, 그 반복적인 설명은 생략한다. 또 구성 요소의 수(개수, 수치, 양, 범위 등을 포함한다)에 대해서는, 특별히 명시한 경우나 원리적으로 분명히 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수에 한정되는 것이 아니며, 특정의 수 이상이어도 이하여도 된다. 또 구성 요소 등의 형상을 언급할 때는 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다.
(실시형태 1)
본 발명의 실시형태 1에 따른 배선 기판(10)의 제조 방법에 대해서, 도 1~도 6을 참조하여 설명한다. 도 1~도 6은 본 실시형태에 따른 제조 공정중의 배선 기판(10)의 주요부의 모식적 단면도이다. 또한 이 배선 기판(10)의 표면(실장면)에 전자 부품(예를 들면 반도체 소자, 칩 콘덴서 등)이 실장되어 반도체 장치(반도체 패키지)가 구성된다.
우선, 도 1에 나타내는 바와 같이, 제1 표면 영역(12)과, 제1 표면 영역(12)의 주위의 제2 표면 영역(14)을 가지고, 배선(16)이 형성된 기체(基體)(18)를 준비한다. 기체(18)는 예를 들면 글라스크로스를 내포한 코어 기판을 사용하지 않고, 절연층의 사이에 회로를 구성하기 위한 복수의 배선층이 비아를 통하여 전기적으로 접속(회로 형성)된 소위 코어리스 기판이다. 본 실시형태에서는 배선층의 1층을 구성하는 배선(16)(예를 들면 구리 배선)을 기체(18)의 표면에서 노출하는 최상층(최외층)으로서 설명한다.
제1 표면 영역(12)은 후술하지만 수지 개구부(24)(도 6 참조)가 형성되는 영역(노출 영역)이며, 제2 표면 영역(14)은 수지 개구부(24)가 형성되지 않는 영역(피복 영역)이 된다. 이 때문에 제1 표면 영역(12)에 있는 배선(16)은 예를 들면 실장되는 전자 부품과 접속하기 위한 전극 패드(접속 단자)나, 외부에 노출시키고자 하는 배선 패턴이 된다.
계속해서 기체(18)에 표면 처리를 시행한 후, 도 2에 나타내는 바와 같이, 제1 표면 영역(12) 및 제2 표면 영역(14)을 덮는 레지스트(20)를 형성한다. 레지스트(20)는 예를 들면 감광성 레지스트(드라이 필름, 액상 레지스트 등)이다. 드라이 필름에서의 레지스트(20)는 제1 표면 영역(12) 및 제2 표면 영역(14)의 배선(16)을 내포하도록(메워넣도록) 기체(18)의 표면에 붙여진다(부착된다).
계속해서 도 3에 나타내는 바와 같이, 레지스트(20)를 패터닝하여, 제1 표면 영역(12)만을 덮는 레지스트(20)를 형성한다. 구체적으로는 포토 리소그래피 기술 및 에칭 기술을 사용하여, 도 2에 나타내는 상태의 레지스트(20)에 대하여 노광 및 현상을 행하고, 도 3에 나타내는 패터닝된 레지스트(20)를 형성한다. 이 패터닝된 레지스트(20)의 형상(예를 들면 원기둥형상)은 나중에 형성되는 수지 개구부(24)의 형상을 구성하는 것이 된다. 또한 노광 및 현상 공정을 거친 레지스트(20)는 완전히 경화된 것이 된다.
계속해서 도 4에 나타내는 바와 같이, 레지스트(20)를 내포하도록(메워넣도록) 제1 표면 영역(12) 및 제2 표면 영역(14)을 수지체(22)로 덮는다. 수지체(22)는 예를 들면 감열성 수지(예를 들면 시트형상의 에폭시계 수지나 아크릴계 수지 등의 열경화성 수지)이다. 시트형상 열경화성 수지에서의 수지체(22)는 제1 표면 영역(12)의 레지스트(20) 및 제2 표면 영역(14)의 배선(16)을 내포하도록(메워넣도록) 기체(18)의 표면에 붙여져(밀착된다), 반경화(B스테이지)의 상태가 되도록 열이 가해진다.
계속해서 도 5에 나타내는 바와 같이, 예를 들면 물리적 연마나 화학적 연마에 의해 수지체(22)로부터 레지스트(20)를 노출시킨다. 구체적으로는 수지체(22)의 표면(상면)측으로부터 레지스트(20)측을 향하여 연마하거나, 에칭액(수지체(22)가 에폭시계 수지이면, 예를 들면 과망간산염 에칭액 등)을 사용하여 에칭하거나 하여, 레지스트(20)의 표면(상면)을 노출시킨다. 여기서 수지체(22)가 반경화 상태이기 때문에, 용이하게 수지체(22)의 일부를 제거하여 레지스트(20)를 노출시킬 수 있다.
이어서 레지스트(20)가 노출된 반경화 상태의 수지체(22)를 완전히 경화시킨다. 수지체(22)가 열경화성 수지이면 열경화된다.
계속해서 도 6에 나타내는 바와 같이, 예를 들면 에칭이나 박리에 의해 노출되어 있는 레지스트(20)를 수지체(22)에 대하여 선택적으로 제거함으로써, 제1 표면 영역(12)에 있어서의 기체(18)를 노출시키는 수지 개구부(24)를 수지체(22)에 형성한다. 본 실시형태에서는 레지스트(20)로서 감광성 수지 재료를 사용하고, 수지체(22)로서 감광성 수지 재료와는 상이한 감열성 수지 재료를 사용하고 있으므로, 선택비를 높게 할 수 있고, 생산성을 향상시킬 수 있다.
구체적으로는 레지스트(20)의 표면(상면)측으로부터 기체(18)의 표면측을 향하여 에칭액(레지스트(20)가 드라이 필름이면, 예를 들면 암모니아계 알칼리 에칭액)을 사용하여 에칭하거나, 물리적으로 레지스트(20)를 박리시키거나 하여, 기체(18)의 제1 표면 영역(12)을 노출시킨다. 여기서 수지체(22)가 완전히 경화한 상태이기 때문에, 레지스트(20)를 제거할 때의 수지체(22)가 받는 대미지를 저감시킬 수 있다.
이와 같이 하여 배선 기판(10)이 대략 완성된다. 제1 표면 영역(12)에서는 예를 들면 전극 패드로서 사용되는 배선(16)이 수지체(22)의 수지 개구부(24)로부터 노출된다. 또 제2 표면 영역(14)에서는 외부에 노출시키지 않고 보호되는 배선(16)이 수지체(22)로 내포된다. 즉 본 실시형태에 의하면, 배선 기판(10)에 있어서 노출시키고 싶지 않은 부분이 배선 기판(10)의 표면 보호층으로서의 수지체(22)(예를 들면 에폭시계 수지)에 의해 덮여 있기 때문에, 기판 강성이 확보되어, 휨이 억제된 배선 기판(10)을 제공할 수 있다.
또 본 실시형태에 의하면, 레지스트(20)의 형상이 수지 개구부(24)의 틀이 되기 때문에, 특허문헌 1에 기재한 바와 같은 레이저 가공 기술을 사용하지 않아도 용이하게 원하는 형상의 수지 개구부(24)를 수지체(22)에 형성할 수 있다. 그리고 이 수지 개구부(24)로부터 전극 패드가 되는 제1 표면 영역(12)의 배선(16)을 용이하게 노출시킬 수 있다.
(실시형태 2)
본 발명의 실시형태 2에 따른 배선 기판(10)의 제조 방법에 대해서, 도 7~도 11을 참조하여 설명한다. 도 7~도 11은 본 실시형태에 따른 제조 공정중의 배선 기판(10)의 주요부의 모식적 단면도이다.
우선, 도 7에 나타내는 바와 같이, 제1 표면 영역(12)과, 제1 표면 영역(12)의 주위의 제2 표면 영역(14)과, 제1 표면 영역(12)과는 상이한 제3 표면 영역(26)과, 제3 표면 영역(26)의 주위의 제4 표면 영역(28)을 가지고, 배선(16)이 형성된 기체(18)를 준비한다. 여기서의 제1 표면 영역(12)과 제3 표면 영역(26) 사이에서는 제2 표면 영역(14)과 제4 표면 영역(28)이 중복하고 있다. 그리고 상기 실시형태 1에 있어서, 도 1~도 4를 참조하여 설명한 공정을 거침으로써, 레지스트(20)를 내포하도록 제1 표면 영역(12), 제2 표면 영역(14), 제3 표면 영역(26) 및 제4 표면 영역(28)을 덮는 수지체(22)를 기체(18)의 표면에 형성한다.
이어서 도 7에 나타내는 바와 같이, 수지체(22) 상에 마스크(30)를 형성한다. 마스크(30)는 예를 들면 메탈 마스크(예를 들면 구리, 알루미늄 등)이다. 예를 들면 구리박에서의 마스크(30)는 제1 표면 영역(12), 제2 표면 영역(14), 제3 표면 영역(26) 및 제4 표면 영역(28)을 덮도록 수지체(22)의 표면에 붙여진다.
계속해서 도 8에 나타내는 바와 같이, 제1 표면 영역(12)의 상방에 원하는 크기의 제1 개구부(32)와, 제3 표면 영역(26)의 상방에 원하는 크기의 제2 개구부(34)를 가지는 마스크(30)를 수지체(22) 상에 형성한다. 구체적으로는 포토 리소그래피 기술(노광) 및 에칭 기술(현상)을 사용하여, 가이드 에치(가이드 패턴 개구)를 마스크(30) 상에 형성하고, 마스크(30)를 원하는 형상으로 패터닝한다. 여기서 제1 개구부(32)는 개구 면적(레지스트(20)에 대한 면적)이 레지스트(20)(즉 제1 표면 영역(12))보다 크게 되도록 형성된다.
계속해서 도 9에 나타내는 바와 같이, 마스크(30)를 사용하여, 예를 들면 물리적 연마나 화학적 연마에 의해 레지스트(20)를 노출시킬 때까지 제1 개구부(32)로부터 수지체(22)의 일부를 제거한다. 수지체(22)의 일부로서는 레지스트(20) 상의 수지체(22)의 부분 및 이 주위 부분이 해당한다. 이 때, 제2 개구부(34)로부터도 수지체(22)의 일부를 제거하고, 수지 오목부(36)를 수지체(22)에 형성한다.
예를 들면 마스크(30)의 제1 개구부(32), 제2 개구부(34)로부터 노출되는 수지체(22)의 표면(상면)측으로부터 레지스트(20)측을 향하여, 에칭액(수지체(22)가 에폭시계 수지이면, 예를 들면 과망간산염 에칭액 등)을 사용하여 에칭한다. 여기서 수지체(22)가 반경화 상태이기 때문에, 용이하게 수지체(22)의 일부를 제거할 수 있다.
이어서 레지스트(22)가 노출된 반경화 상태의 수지체(22)를 완전히 경화시킨다. 수지체(22)가 열경화성 수지이면 열경화된다.
계속해서 도 10에 나타내는 바와 같이, 마스크(30)를 제거한다. 마스크(30)가 구리박이면, 예를 들면 황산과산화 수소계의 에칭액이나 과황산염소계의 에칭액 등을 사용한 에칭에 의해 제거할 수 있다.
계속해서 도 11에 나타내는 바와 같이, 예를 들면 에칭이나 박리에 의해 노출되어 있는 레지스트(20)를 수지체(22)에 대하여 선택적으로 제거함으로써, 제1 표면 영역(12)에 있어서의 기체(18)를 노출시키는 수지 개구부(24)를 수지체(22)에 형성한다. 이 공정은 상기 실시형태 1에 있어서 도 6을 참조하여 설명한 공정과 마찬가지이다.
이것에 의해, 수지 개구부(24)에 있어서 수지 개구부(24)의 저면측보다 개구측이 크게 되는 단차가 형성된다. 구체적으로는 수지 개구부(24)는 수지체(22)의 표면으로부터 소정 깊이(d1)까지의 제1 수지 개구부(24a)와, 소정 깊이(d1)로부터 기체(18)의 표면(소정 깊이(d2))까지의 제2 수지 개구부(24b)를 가진다. 그리고 수지 개구부(24)에는 제2 수지 개구부(24b)의 개구 면적보다 제1 수지 개구부(24a)의 개구 면적이 크게 되어 단차가 형성된다.
수지 개구부(24)의 단차형상은 도 9를 참조하여 설명한 공정에 있어서, 물리적 연마나 화학적 연마를 행하는 깊이를 바꿈으로써 제어된다. 또 레지스트(20)의 두께(깊이(d2)에 상당한다)에 따라서도 수지 개구부(24)의 단차형상을 제어할 수 있다.
이와 같이 하여 배선 기판(10)이 대략 완성된다. 본 실시형태에 의하면, 상기 실시형태 1과 마찬가지의 효과를 얻을 수 있다. 또 본 실시형태에 의하면, 레지스트(20) 자신에 의한 형상과, 마스크(30)의 제1 개구부(32)에 의한 형상을 조합하여 특이적인 형상의 수지 개구부(24)를 수지체(22)에 형성할 수 있다.
또 배선 기판(10)은 수지 개구부(24)와는 상이한 위치에서 수지체(22)의 표면으로부터 소정 깊이(d1)까지의 수지 오목부(36)를 가진다. 예를 들면 이 수지 오목부(36)는 전극 패드가 되는 배선(16)이 노출되는 수지 개구부(24)와는 상이한 위치에서 전극 패드가 없는 특성 개소에 형성된다. 이와 같이 배선 기판(10)에는 수지 개구부(24)와 상이한 형상의 수지 오목부(36)를 수지체(22)에 형성할 수 있다. 즉 본 실시형태에 의하면, 배선 기판(10)의 표면 보호층으로서의 수지체(22)에 특이적인 형상의 가공을 행할 수 있다.
여기서 본 실시형태에 따른 배선 기판(10)을 사용하여 구성되는 반도체 장치(100)에 대해서 도 12를 참조하여 설명한다. 도 12는 배선 기판(10)을 구비한 반도체 장치(100)의 일례의 주요부의 모식적 단면도이다.
도 12에 나타내는 배선 기판(10)은 실장 영역에 있어서 칩형상의 반도체 소자(101, 102)가 적층된 상태로 실장된다. 반도체 소자(101)는 반도체 소자(102)보다 칩 사이즈가 크고, 반도체 소자(102) 주위의 배선 기판(10)의 표면과, 반도체 소자(101) 사이에는 공간이 형성된다. 이 배선 기판(10)은 실장 영역의 주위를 평면시(平面視) 링형상으로 형성한 수지 오목부(36)(둘레홈부)와, 전극 패드가 되는 배선(16)을 노출하는 복수의 수지 개구부(24)를 가진다.
배선 기판(10)에 실장된 반도체 소자(101)는 그 표면에 형성된 전극 패드(도시하지 않음)와 수지 개구부(24)에서 노출되는 배선(16)(전극 패드)을 본딩 와이어(103)를 통하여 배선 기판(10)과 전기적으로 접속된다. 본 실시형태에서는 수지 개구부(24)가 제2 수지 개구부(24b)의 개구 면적보다 제1 수지 개구부(24a)의 개구 면적이 크게 되어 단차가 형성되어 있다. 즉 수지 개구부(24)의 개구 가장자리가 넓게 되어 있다. 이 때문에 배선(16)(전극 패드)에 본딩 와이어(103)를 접속할 때에 수지 개구부(24)의 개구 가장자리에서 본딩 와이어(103)가 접촉하여, 배선(16)(전극 패드)과의 접속 신뢰성이 저하하는 것을 방지할 수 있다.
그리고 실장된 반도체 소자(101, 102)를 보호하기 위해서, 실장 영역에 있어서의 배선 기판(10)의 표면과 반도체 소자(101) 사이의 공간을 메우도록 보호재(104)가 도포(언더필)된다. 본 실시형태에서는 배선 기판(10)에 평면시 링형상의 수지 오목부(36)가 형성되어 있으므로, 수지 오목부(36)가 댐이 되어, 보호재(104)가 배선 기판(10)(수지체(22))의 실장 영역 이외의 표면에 퍼지는 것을 방지할 수 있다.
또 본 실시형태에 따른 배선 기판(10)을 사용하여 구성되는 반도체 장치(105)에 대해서 도 13을 참조하여 설명한다. 도 13은 배선 기판(10)을 구비한 반도체 장치(105)의 일례의 주요부의 모식적 단면도이다.
도 13에 나타내는 배선 기판(10)은 실장 영역에 있어서 칩형상의 반도체 소자(106)가 플립칩 실장된다. 이 배선 기판(10)은 실장 영역을 노출하는 수지 개구부(24)와, 실장 영역의 주위를 평면시 링형상으로 형성한 수지 오목부(36)(둘레홈부)를 가진다.
배선 기판(10)에 실장된 반도체 소자(106)는 그 주면(하면)에 형성된 복수의 전극 범프(107)와 수지 개구부(24)에서 노출되는 복수의 배선(16)(전극 패드)을 접합하고, 배선 기판(10)과 전기적으로 접속된다. 그리고 실장된 반도체 소자(106)를 보호하기 위해서, 실장 영역에 있어서의 배선 기판(10)의 표면과 반도체 소자(106) 사이의 공간을 메우도록 보호재(104)가 도포(언더필)된다.
본 실시형태에서는 수지 개구부(24)가 제2 수지 개구부(24b)의 개구 면적보다 제1 수지 개구부(24a)의 개구 면적이 크게 되어 단차가 형성되어 있다. 즉 수지 개구부(24)의 개구 가장자리가 넓게 되어 있다. 이 때문에 제1 수지 개구부(24a)가 댐이 되어, 보호재(104)가 배선 기판(10)(수지체(22))의 실장 영역 이외의 표면에 퍼지는 것을 방지할 수 있다. 또 본 실시형태에서는 배선 기판(10)에 평면시 링형상의 수지 오목부(36)가 형성되어 있으므로, 수지 오목부(36)도 댐이 되어, 보호재(104)가 배선 기판(10)(수지체(22))의 실장 영역 이외의 표면에 퍼지는 것을 보다 방지할 수 있다.
(실시형태 3)
본 발명의 실시형태 3에 따른 배선 기판(10)의 제조 방법에 대해서 도 14~도 16을 참조하여 설명한다. 도 14~도 16은 본 실시형태에 따른 제조 공정중의 배선 기판(10)의 주요부 모식적 단면도이다. 또한 본 실시형태에 따른 배선 기판(10)의 제조 방법은 상기 실시형태 2에 있어서 도 7을 참조하여 설명한 공정까지는 동일한 공정을 거치기 때문에, 이하에서는 그 이후의 공정에 대해서 설명한다.
도 14에 나타내는 바와 같이, 제1 표면 영역(12)의 상방에 원하는 크기의 제1 개구부(32)와, 제3 표면 영역(26)의 상방에 원하는 크기의 제2 개구부(34)를 가지는 마스크(30)를 수지체(22) 상에 형성한다. 여기서 제1 개구부(32)는 개구 면적(레지스트(20)에 대한 면적)이 레지스트(20)(즉 제1 표면 영역(12))보다 크게 되도록 형성하지만, 도 14에 나타내는 바와 같이, 제1 개구부(32)의 하나의 내주면(제2 개구부(34)측의 내주면)은 레지스트(20)의 하나의 측면에 면이 합쳐져 형성된다.
계속해서 도 15에 나타내는 바와 같이, 마스크(30)를 사용하여, 예를 들면 물리적 연마나 화학적 연마에 의해 레지스트(20)를 노출시킬 때까지 제1 개구부(32)로부터 수지체(22)의 일부를 제거함과 아울러, 제2 개구부(34)로부터도 수지체(22)의 일부를 제거한다. 예를 들면 마스크(30)의 제1 개구부(32), 제2 개구부(34)로부터 노출되는 수지체(22)의 표면(상면)측으로부터 레지스트(20)측을 향하여 에칭액을 사용하여 에칭한다.
이어서 레지스트(22)가 노출된 반경화 상태의 수지체(22)는 완전히 경화시킨 후 마스크(30)를 제거한다. 계속해서 도 16에 나타내는 바와 같이, 예를 들면 에칭이나 박리에 의해 노출되어 있는 레지스트(20)를 수지체(22)에 대하여 선택적으로 제거함으로써, 제1 표면 영역(12)에 있어서의 기체(18)를 노출시키는 수지 개구부(24)를 수지체(22)에 형성한다. 이것에 의해, 수지 개구부(24)의 저면측보다 개구측이 크게 되는 단차가 수지 개구부(24)의 개구 가장자리의 일부(도 16에서는 편측만)에 형성된다.
이와 같이 하여, 배선 기판(10)이 대략 완성된다. 본 실시형태에 의하면, 상기 실시형태 1, 2와 마찬가지의 효과를 얻을 수 있다. 또 본 실시형태에 의하면, 레지스트(20) 자신에 의한 형상과, 마스크(30)의 제1 개구부(32)에 의한 형상을 조합하여 특이적인 형상의 수지 개구부(24)를 수지체(22)에 형성할 수 있다.
또한 본 실시형태에 의하면, 도 17 및 도 18에 나타내는 바와 같은 배선 기판(10)을 제조할 수도 있다. 도 17 및 도 18은 본 실시형태에 따른 배선 기판(10)의 변형예의 주요부의 모식적 단면도이다. 이들과 같이 특이적인 형상의 수지 개구부(24)나 수지 오목부(36)를 조합할 수 있다.
이상, 본 발명을 실시형태에 기초하여 구체적으로 설명했는데, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 각종 변경이 가능한 것은 말할 필요도 없다.
예를 들면 상기 실시형태 1에서는, 기체로서 코어리스 기판에 적용한 경우에 대해서 설명했다. 이것에 한정되지 않고, 일반적인 코어 기판을 사용한 빌드업 기판(유리 에폭시 기판)에도 적용할 수 있다.
또 예를 들면 상기 실시형태 1에서는, 제1 표면 영역을 덮는 레지스트로서 드라이 필름의 패터닝 공정을 거치는 것에 적용한 경우에 대해서 설명했다. 이것에 한정되지 않고, 인쇄 기술을 사용하여 직접적으로 제1 표면 영역을 덮는 레지스트에도 적용할 수 있다.
또 예를 들면 상기 실시형태 1에서는, 제1 표면 영역으로서 배선보다 넓은 영역을 포함하는 것에 적용한 경우에 대해서 설명했다. 이것에 한정되지 않고, 제1 표면 영역으로서 배선보다 좁은 영역에도 적용할 수 있고, 예를 들면 배선 상에 수지 개구부를 형성하고, 전극 패드로서 수지 개구부로부터 노출시킬 수도 있다.
또 예를 들면 상기 실시형태 1에서는, 레지스트를 제거하여 수지체에 수지 개구부를 형성하기 전에, 반경화 상태의 수지체를 완전히 경화시키는 경우에 대해서 설명했다. 이것에 한정되지 않고, 수지 개구부를 형성한 후에, 수지체를 완전히 경화시킬 수도 있다.

Claims (9)

  1. (a) 제1 표면 영역과, 이 제1 표면 영역의 주위의 제2 표면 영역을 가지고, 배선이 형성된 기체(基體)를 준비하는 공정;
    (b) 상기 제1 표면 영역을 덮는 레지스트를 형성하는 공정;
    (c) 상기 레지스트를 내포하도록 상기 제1 및 제2 표면 영역을 수지체로 덮는 공정;
    (d) 상기 수지체로부터 상기 레지스트를 노출시키는 공정; 및
    (e) 노출한 상기 레지스트를 제거함으로써 상기 제1 표면 영역에 있어서의 상기 기체를 노출시키는 수지 개구부를 상기 수지체에 형성하는 공정;
    을 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 (d)공정에서는 상기 수지체를 반경화의 상태로 사용하고,
    상기 (d)공정 후 상기 (e)공정 전에 상기 수지체를 완전히 경화하는 것을 특징으로 하는 배선 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 (b)공정에서는 상기 레지스트로서 감광성 수지를 사용하고,
    상기 (c)공정에서는 상기 수지체로서 감열성 수지를 사용하는 것을 특징으로 하는 배선 기판의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 (a)공정에서는 상기 배선과 전기적으로 접속된 전극 패드가 상기 제1 표면 영역에 형성된 상기 기판을 준비하고,
    상기 (e)공정에서는 상기 수지 개구부로부터 상기 전극 패드를 노출시키는 것을 특징으로 하는 배선 기판의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    (f) 상기 (c)공정 후 상기 (d)공정 전에 상기 제1 표면 영역의 상방에 제1 개구부를 가지는 마스크를 상기 수지체 상에 형성하는 공정을 추가로 포함하고,
    상기 (d)공정에서는 상기 레지스트를 노출시킬 때까지 상기 제1 개구부로부터 상기 수지체를 제거하고,
    상기 (d)공정 후 상기 마스크를 제거하는 것을 특징으로 하는 배선 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 (f)공정에서는 상기 제1 개구부의 상기 레지스트에 대한 면적이 이 레지스트보다 큰 상기 마스크를 사용하고,
    상기 (d)공정에서는 상기 레지스트 상의 상기 수지체의 부분과, 이 부분의 주위 부분을 제거하고,
    상기 (e)공정에서는 상기 수지 개구부에 있어서 이 수지 개구부의 저면측보다 개구측이 크게 되는 단차를 형성하는 것을 특징으로 하는 배선 기판의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 (a)공정에서는 상기 제1 표면 영역과는 상이한 제3 표면 영역과, 이 제3 표면 영역의 주위의 제4 표면 영역을 추가로 가지는 상기 기판을 준비하고,
    상기 (c)공정에서는 상기 제1 및 제2 표면 영역과 함께, 상기 제3 및 제4 표면 영역을 상기 수지체로 덮고,
    상기 (f)공정에서는 상기 제3 표면 영역의 상방에 제2 개구부를 추가로 가지는 상기 마스크를 상기 수지체 상에 형성하고,
    상기 (d)공정에서는 상기 제2 개구부로부터 상기 수지체를 제거하고, 수지 오목부를 상기 수지체에 형성하는 것을 특징으로 하는 배선 기판의 제조 방법.
  8. 배선이 형성되고, 이 배선과 전기적으로 접속된 전극 패드를 표면에 가지는 기체(基體); 및
    상기 전극 패드를 노출하는 수지 개구부를 가지고, 상기 기체의 표면에 형성된 수지체;
    를 구비하고,
    상기 수지 개구부는 상기 수지체의 표면으로부터 소정 깊이까지의 제1 수지 개구부와, 상기 소정 깊이로부터 상기 기체의 표면까지의 제2 수지 개구부를 가지고,
    상기 수지 개구부에는 상기 제2 수지 개구부의 개구 면적보다 상기 제1 수지 개구부의 개구 면적이 크게 되어 단차가 형성되는 것을 특징으로 하는 배선 기판.
  9. 제 8 항에 있어서,
    상기 수지체는 상기 수지 개구부와는 상이한 위치에서 상기 수지체의 표면으로부터 상기 소정 깊이까지의 수지 오목부를 추가로 가지는 것을 특징으로 하는 배선 기판.
KR1020167035861A 2014-07-04 2015-05-15 배선 기판의 제조 방법 및 배선 기판 KR20170026372A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014138850A JP5918809B2 (ja) 2014-07-04 2014-07-04 配線基板の製造方法および配線基板
JPJP-P-2014-138850 2014-07-04
PCT/JP2015/064044 WO2016002360A1 (ja) 2014-07-04 2015-05-15 配線基板の製造方法および配線基板

Publications (1)

Publication Number Publication Date
KR20170026372A true KR20170026372A (ko) 2017-03-08

Family

ID=55018915

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167035861A KR20170026372A (ko) 2014-07-04 2015-05-15 배선 기판의 제조 방법 및 배선 기판

Country Status (6)

Country Link
US (1) US9922923B2 (ko)
JP (1) JP5918809B2 (ko)
KR (1) KR20170026372A (ko)
CN (1) CN106463471B (ko)
TW (1) TWI666736B (ko)
WO (1) WO2016002360A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6680705B2 (ja) * 2017-02-10 2020-04-15 キオクシア株式会社 半導体装置及びその製造方法
JP6709313B1 (ja) * 2019-05-31 2020-06-10 アオイ電子株式会社 半導体装置および半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199240A (ja) 2009-02-24 2010-09-09 Eastern Co Ltd 配線基板及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1802186B1 (en) 1996-11-20 2011-05-11 Ibiden Co., Ltd. Printed circuit board
JP3853142B2 (ja) * 1996-11-20 2006-12-06 イビデン株式会社 ソルダーレジスト組成物およびプリント配線板の製造方法
JP2001267452A (ja) * 2000-03-16 2001-09-28 Hitachi Ltd 半導体装置
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP2009194079A (ja) 2008-02-13 2009-08-27 Panasonic Corp 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
US20100319974A1 (en) * 2008-02-19 2010-12-23 Naomi Ishizuka Printed wiring board, electronic device, and method for manufacturing electronic device
JP5210839B2 (ja) 2008-12-10 2013-06-12 新光電気工業株式会社 配線基板及びその製造方法
JP5801685B2 (ja) * 2011-10-24 2015-10-28 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199240A (ja) 2009-02-24 2010-09-09 Eastern Co Ltd 配線基板及びその製造方法

Also Published As

Publication number Publication date
US20170148717A1 (en) 2017-05-25
JP2016018815A (ja) 2016-02-01
JP5918809B2 (ja) 2016-05-18
US9922923B2 (en) 2018-03-20
TW201603203A (zh) 2016-01-16
WO2016002360A1 (ja) 2016-01-07
CN106463471A (zh) 2017-02-22
TWI666736B (zh) 2019-07-21
CN106463471B (zh) 2019-03-08

Similar Documents

Publication Publication Date Title
US10103113B2 (en) Method of manufacturing printed circuit board
US8410614B2 (en) Semiconductor device having a semiconductor element buried in an insulating layer and method of manufacturing the same
JP5161732B2 (ja) 半導体装置の製造方法
US9666536B2 (en) Package structure and fabrication method thereof
TWI529821B (zh) 晶片封裝體及其形成方法
JP2009182201A (ja) 半導体装置およびその製造方法
JP5193809B2 (ja) 配線基板及びその製造方法
US20130049198A1 (en) Semiconductor package structure and manufacturing method thereof
JP2006222164A (ja) 半導体装置及びその製造方法
KR20170070779A (ko) 웨이퍼 레벨 패키지 및 제조 방법
JP2009043857A (ja) 半導体装置およびその製造方法
TW201806090A (zh) 封裝結構
EP2040294B1 (en) Method of manufacturing a semiconductor device
US20160005695A1 (en) Package structure and fabrication method thereof
US20120013006A1 (en) Chip scale package and fabrication method thereof
CN104766832B (zh) 制造半导体封装基板的方法及用其制造的半导体封装基板
KR101649404B1 (ko) 반도체 디바이스 및 그 제조 방법
KR20170026372A (ko) 배선 기판의 제조 방법 및 배선 기판
CN109712941A (zh) 衬底结构、包含衬底结构的半导体封装结构，以及制造半导体封装结构的半导体工艺
JP2008288481A (ja) 半導体装置およびその製造方法
JP2006100666A (ja) 半導体装置及びその製造方法
US10937760B2 (en) Method for manufacturing a chip package
KR102165170B1 (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
KR20170034157A (ko) 패키지 기판 및 그 제조방법
JP5901711B2 (ja) 配線基板の製造方法