CN106463471B - 配线基板的制造方法和配线基板 - Google Patents
配线基板的制造方法和配线基板 Download PDFInfo
- Publication number
- CN106463471B CN106463471B CN201580031884.XA CN201580031884A CN106463471B CN 106463471 B CN106463471 B CN 106463471B CN 201580031884 A CN201580031884 A CN 201580031884A CN 106463471 B CN106463471 B CN 106463471B
- Authority
- CN
- China
- Prior art keywords
- resinite
- surface region
- opening portion
- resist
- wiring substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 239000011347 resin Substances 0.000 claims abstract description 107
- 229920005989 resin Polymers 0.000 claims abstract description 107
- 239000011159 matrix material Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 70
- 239000007787 solid Substances 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000002360 preparation method Methods 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 description 24
- 238000005530 etching Methods 0.000 description 16
- 238000009434 installation Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 238000000227 grinding Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 7
- 239000004593 Epoxy Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000000280 densification Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000013007 heat curing Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 206010034960 Photophobia Diseases 0.000 description 1
- 230000018199 S phase Effects 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 208000013469 light sensitivity Diseases 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 150000004968 peroxymonosulfuric acids Chemical class 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-N sulfuric acid Substances OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
- -1 sulfuric acid peroxide Chemical class 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
- H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/26175—Flow barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/049—Wire bonding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0562—Details of resist
- H05K2203/0582—Coating by resist, i.e. resist used as mask for application of insulating coating or of second resist
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
本发明的课题在于提供一种能够容易地形成所期望形状的树脂开口部的技术。作为解决方案,准备基体(18),该基体(18)具有第1表面区域(12)和该第1表面区域(12)的周围的第2表面区域(14),并形成有配线(16)。接下来,形成覆盖第1表面区域(12)的抗蚀剂(20)。接下来,以内包抗蚀剂(20)的方式用树脂体(22)覆盖第1表面区域(12)和第2表面区域(14),使抗蚀剂(20)从树脂体(22)露出。接下来,除去所露出的抗蚀剂(20),在树脂体(22)形成使第1表面区域(12)处的基体(18)露出的树脂开口部。
Description
技术领域
本发明涉及适用于配线基板的制造技术的有效技术。
背景技术
在日本特开2010-199240号公报(下文中称为“专利文献1”)记载了配线基板的制造技术。
现有技术文献
专利文献
专利文献1:日本特开2010-199240号公报
发明内容
发明所要解决的课题
伴随着半导体元件(半导体芯片)的高密度化、小型化、薄型化的推进,对于保持半导体元件的配线基板要求薄型化、高密度化,但难以确保配线基板的直线前进性、刚性。例如,根据专利文献1中记载的技术,使作为配线基板最表层的绝缘性树脂密合,从而能够制造抑制了翘曲并具有刚性的配线基板。
但是,在形成半导体元件用的连接端子开口部等所期望形状的树脂开口部时,如专利文献1中记载的技术那样在利用激光照射形成时,生产率差,难以削减成本。另外,在激光照射的情况下,例如难以形成对最表层的绝缘性树脂赋予高低差等特异的形状。
本发明的目的在于提供一种能够容易地形成所期望形状的树脂开口部的技术。本发明的上述及其它目的和新的特征可由本说明书的记载内容和附图而明确。
用于解决课题的方案
在本申请所公开的发明中,将代表性的技术方案的概要简单说明如下。
本发明的一个实施方式的配线基板的制造方法的特征在于,其包括下述工序:(a)准备基体的工序,该基体具有第1表面区域和该第1表面区域的周围的第2表面区域,并形成有配线;(b)形成覆盖上述第1表面区域的抗蚀剂的工序;(c)以内包上述抗蚀剂的方式用树脂体覆盖上述第1和第2表面区域的工序;(d)使上述抗蚀剂从上述树脂体露出的工序;和(e)除去所露出的上述抗蚀剂,从而在上述树脂体形成使上述第1表面区域处的上述基体露出的树脂开口部的工序。根据该制造方法,抗蚀剂的形状成为模具,可以容易地在树脂体形成所期望形状的树脂开口部。
在上述一个实施方式的配线基板的制造方法中,更优选的是,在上述(d)工序中,以半固化的状态使用上述树脂体,在上述(d)工序后、上述(e)工序前,将上述树脂体完全固化。由此,在(d)工序中,树脂体为半固化状态,因而可以容易地将上述树脂体的一部分除去而使抗蚀剂露出。另外,在(e)工序中,树脂体为完全固化的状态,因而可以降低除去抗蚀剂时树脂体受到的损害。
另外,在上述一个实施方式的配线基板的制造方法中,更优选的是,在上述(b)工序中,使用光敏性树脂作为上述抗蚀剂,在上述(c)工序中,使用热敏性树脂作为上述树脂体。由此,可以通过使用不同的树脂材料来提高选择比、提高生产率。
另外,在上述一个实施方式的配线基板的制造方法中,更优选的是,在上述(a)工序中,准备在上述第1表面区域形成有与上述配线电连接的电极极板的上述基板,在上述(e)工序中,使上述电极极板从上述树脂开口部露出。由此,可以容易地使电极极板露出。
另外,在上述一个实施方式的配线基板的制造方法中,更优选的是,进一步包括下述工序:(f)在上述(c)工序后、上述(d)工序前,在上述树脂体上形成在上述第1表面区域的上方具有第1开口部的掩模的工序,在上述(d)工序中,从上述第1开口部除去上述树脂体,直至使上述抗蚀剂露出为止,在上述(d)工序后,将上述掩模除去。由此,将抗蚀剂自身所产生的形状和掩模的第1开口部所产生的形状组合,可以在树脂体形成特异形状的树脂开口部。
此处,在上述(f)工序中,使用上述第1开口部的面对上述抗蚀剂的面积大于该抗蚀剂的上述掩模,在上述(d)工序中,将上述抗蚀剂上的上述树脂体的部分和该部分的周围部分除去,在上述(e)工序中,在上述树脂开口部形成该树脂开口部的开口侧大于底面侧的高低差。由此,可以在树脂体形成具有高低差的树脂开口部。
另外,更优选的是,在上述(a)工序中,准备进一步具有与上述第1表面区域不同的第3表面区域、和该第3表面区域的周围的第4表面区域的上述基板,在上述(c)工序中,用上述树脂体覆盖上述第1和第2表面区域、以及上述第3和第4表面区域,在上述(f)工序中,在上述树脂体上形成在上述第3表面区域的上方进一步具有第2开口部的上述掩模,在上述(d)工序中,从上述第2开口部除去上述树脂体,在上述树脂体形成树脂凹部。由此,可以在树脂体形成与树脂开口部不同形状的树脂凹部。
本发明的一个实施方式的配线基板的特征在于,其具备基体和树脂体,该基体形成有配线,并且在表面具有与该配线电连接的电极极板,该树脂体具有将上述电极极板露出的树脂开口部,该树脂体形成于上述基体的表面,上述树脂开口部具有从上述树脂体的表面至规定深度的第1树脂开口部、和从上述规定深度至上述基体的表面的第2树脂开口部,在上述树脂开口部,上述第1树脂开口部的开口面积大于上述第2树脂开口部的开口面积,从而形成高低差。由此,例如在将接合线连接至电极极板时,可以防止接合线在树脂开口部的开口边缘接触,从而与电极极板的连接可靠性降低。
另外,在本发明的一个实施方式的配线基板中,更优选的是,上述树脂体在与上述树脂开口部不同的位置进一步具有从上述树脂体的表面至上述规定深度的树脂凹部。由此,例如即便安装至配线基板的半导体元件涂布有保护材料,由于树脂凹部成为坝状物,也可以防止保护材料扩散至安装区域以外的树脂体表面。
发明的效果
在本申请所公开的发明中,将通过代表性的技术方案得到的效果简单说明如下。
根据本发明的一个实施方式的配线基板的制造方法,抗蚀剂的形状成为模具,可以容易地在树脂体形成所期望形状的树脂开口部。
附图说明
图1是本发明的实施方式1的制造工序中的配线基板的主要部分示意性截面图。
图2是接在图1后的制造工序中的配线基板的主要部分示意性截面图。
图3是接在图2后的制造工序中的配线基板的主要部分示意性截面图。
图4是接在图3后的制造工序中的配线基板的主要部分示意性截面图。
图5是接在图4后的制造工序中的配线基板的主要部分示意性截面图。
图6是接在图5后的制造工序中的配线基板的主要部分示意性截面图。
图7是本发明的实施方式2的制造工序中的配线基板的主要部分示意性截面图。
图8是接在图7后的制造工序中的配线基板的主要部分示意性截面图。
图9是接在图8后的制造工序中的配线基板的主要部分示意性截面图。
图10是接在图9后的制造工序中的配线基板的主要部分示意性截面图。
图11是接在图10后的制造工序中的配线基板的主要部分示意性截面图。
图12是具备本发明的实施方式2的配线基板的半导体装置的一例的主要部分示意性截面图。
图13是具备本发明的实施方式2的配线基板的半导体装置的另一例的主要部分示意性截面图。
图14是本发明的实施方式3的制造工序中的配线基板的主要部分示意性截面图。
图15是接在图14后的制造工序中的配线基板的主要部分示意性截面图。
图16是接在图15后的制造工序中的配线基板的主要部分示意性截面图。
图17是本发明的实施方式3的配线基板的变形例的主要部分示意性截面图。
图18是本发明的实施方式3的配线基板的变形例的主要部分示意性截面图。
具体实施方式
在下述本发明中的实施方式中,必要时分成两个以上的部分等来进行说明,但原则上它们并不是相互无关的,一方与另一方的部分或全部的变形例、详细情况等有关。因此,在全部附图中,对于具有同一功能的部件附以相同符号,以省去其重复说明。另外,关于构成要素的数(包括个数、数值、量、范围等),除了特别写明的情况以及原理上明确限定为特定数的情况等以外,并不限定于该特定的数,而可以为特定的数以上或以下。另外,在提及构成要素等的形状时,除了特别写明的情况以及原理上明确认为不是这样的情况等以外,包括实质上与该形状等近似或类似的形状等。
(实施方式1)
关于本发明的实施方式1的配线基板10的制造方法,参照图1~图6来进行说明。图1~图6是本实施方式的制造工序中的配线基板10的主要部分示意性截面图。需要说明的是,在该配线基板10的表面(安装面)安装有电子部件(例如,半导体元件、贴片电容器等),构成半导体装置(半导体封装件)。
首先,如图1所示,准备基体18,该基体18具有第1表面区域12和第1表面区域12的周围的第2表面区域14,并形成有配线16。基体18例如为所谓的无芯基板,即,不使用内包玻璃布的芯基板,而藉由通路孔在绝缘层之间电连接有用于构成电路的多个配线层(电路形成)。本实施方式中,将构成1层配线层的配线16(例如,铜配线)作为在基体18的表面露出的最上层(最外层)来进行说明。
如后所述,第1表面区域12成为形成树脂开口部24(参照图6)的区域(露出区域),第2表面区域14成为不形成树脂开口部24的区域(被覆区域)。因此,位于第1表面区域12的配线16例如成为用于与所安装的电子部件连接的电极极板(连接端子)、或希望露出到外部的配线图案。
接着,在对基体18实施了表面处理后,如图2所示,形成覆盖第1表面区域12和第2表面区域14的抗蚀剂20。抗蚀剂20例如为光敏性抗蚀剂(干膜、液态抗蚀剂等)。为干膜状态的抗蚀剂20以内包(埋入)第1表面区域12和第2表面区域14的配线16的方式粘贴(附着)于基体18的表面。
接着,如图3所示,将抗蚀剂20图案化,形成仅覆盖第1表面区域12的抗蚀剂20。具体而言,使用照相平版印刷技术和蚀刻技术对图2所示的状态的抗蚀剂20进行曝光和显影,形成图3所示的图案化的抗蚀剂20。该图案化的抗蚀剂20的形状(例如,圆柱形)构成了之后形成的树脂开口部24的形状。需要说明的是,经过了曝光和显影工序的抗蚀剂20被完全固化。
接着,如图4所示,以内包(埋入)抗蚀剂20的方式用树脂体22覆盖第1表面区域12和第2表面区域14。树脂体22例如为热敏性树脂(例如,片状的环氧系树脂或丙烯酸系树脂等热固化性树脂)。为片状热固化性树脂状态的树脂体22以内包(埋入)第1表面区域12的抗蚀剂20和第2表面区域14的配线16的方式粘贴(密合)于基体18的表面,以形成半固化(B阶段)的状态的方式被加热。
接着,如图5所示,例如通过物理研磨或化学研磨使抗蚀剂20从树脂体22露出。具体而言,从树脂体22的表面(上表面)侧向抗蚀剂20侧磨削,或者使用蚀刻液(若树脂体22为环氧系树脂,例如使用高锰酸盐蚀刻液等)进行蚀刻,使抗蚀剂20的表面(上表面)露出。此处,由于树脂体22为半固化状态,因而可以容易地将树脂体22的一部分除去而使抗蚀剂20露出。
接下来,使抗蚀剂20露出的半固化状态的树脂体22完全固化。若树脂体22为热固化性树脂,则被热固化。
接着,如图6所示,例如通过蚀刻或剥离将露出的抗蚀剂20相对于树脂体22选择性地除去,从而在树脂体22形成使第1表面区域12处的基体18露出的树脂开口部24。本实施方式中,使用光敏性树脂材料作为抗蚀剂20,使用与光敏性树脂材料不同的热敏性树脂材料作为树脂体22,因而可以提高选择比,可以提高生产率。
具体而言,使用蚀刻液(若抗蚀剂20为干膜,例如使用氨系碱性蚀刻液)从抗蚀剂20的表面(上表面)侧向基体18的表面侧进行蚀刻,或者通过物理方式将抗蚀剂20剥离,从而使基体18的第1表面区域12露出。此处,由于树脂体22为完全固化的状态,因而可以降低除去抗蚀剂20时树脂体22受到的损害。
如此,配线基板10基本完成。在第1表面区域12中,例如作为电极极板使用的配线16从树脂体22的树脂开口部24露出。另外,在第2表面区域14中,未露出到外部而受到保护的配线16被树脂体22内包。即,根据本实施方式,配线基板10中不希望露出的部分被作为配线基板10的表面保护层的树脂体22(例如,环氧系树脂)所覆盖,因而可以提供基板刚性得到确保、翘曲得到抑制的配线基板10。
另外,根据本实施方式,由于抗蚀剂20的形状成为树脂开口部24的模具,因而即便不使用专利文献1中记载的激光加工技术,也可以容易地在树脂体22形成所期望形状的树脂开口部24。并且,可以容易地使作为电极极板的第1表面区域12的配线16从该树脂开口部24露出。
(实施方式2)
关于本发明的实施方式2的配线基板10的制造方法,参照图7~图11进行说明。图7~图11是本实施方式的制造工序中的配线基板10的主要部分示意性截面图。
首先,如图7所示,准备基体18,该基体18具有第1表面区域12、第1表面区域12的周围的第2表面区域14、与第1表面区域12不同的第3表面区域26、和第3表面区域26的周围的第4表面区域28,并形成有配线16。在此处的第1表面区域12与第3表面区域26之间,第2表面区域14与第4表面区域28是重复的。并且,在上述实施方式1中,经过参照图1~图4所说明的工序,从而以内包抗蚀剂20的方式在基体18的表面形成覆盖第1表面区域12、第2表面区域14、第3表面区域26和第4表面区域28的树脂体22。
接下来,如图7所示,在树脂体22上形成掩模30。掩模30例如为金属掩摸(例如,铜、铝等)。例如,为铜箔的掩模30以覆盖第1表面区域12、第2表面区域14、第3表面区域26和第4表面区域28的方式粘贴于树脂体22的表面。
接着,如图8所示,在树脂体22上形成掩模30,掩模30在第1表面区域12的上方具有所期望的尺寸的第1开口部32,在第3表面区域26的上方具有所期望的尺寸的第2开口部34。具体而言,使用照相平版印刷技术(曝光)和蚀刻技术(显影),在掩模30上形成引导蚀刻(引导图案开口),将掩模30图案化成所期望的形状。此处,第1开口部32以开口面积(面对抗蚀剂20的面积)大于抗蚀剂20(即,第1表面区域12)的方式形成。
接着,如图9所示,使用掩模30,例如通过物理研磨或化学研磨将树脂体22的一部分从第1开口部32除去,直至使抗蚀剂20露出为止。作为树脂体22的一部分,抗蚀剂20上的树脂体22的部分和其周围部分符合。此时,还从第2开口部34将树脂体22的一部分除去,在树脂体22形成树脂凹部36。
例如,由从掩模30的第1开口部32、第2开口部34露出的树脂体22的表面(上表面)侧向抗蚀剂20侧,使用蚀刻液(若树脂体22为环氧系树脂,例如使用高锰酸盐蚀刻液等)进行蚀刻。此处,由于树脂体22为半固化状态,因而可以容易地将树脂体22的一部分除去。
接下来,使抗蚀剂20露出的半固化状态的树脂体22完全固化。若树脂体22为热固化性树脂,则被热固化。
接着,如图10所示,除去掩模30。若掩模30为铜箔,例如可以通过使用了硫酸过氧化氢系的蚀刻液或过硫酸氯系的蚀刻液等的蚀刻来除去。
接着,如图11所示,例如通过蚀刻或剥离将露出的抗蚀剂20相对于树脂体22选择性地除去,由此在树脂体22形成使第1表面区域12处的基体18露出的树脂开口部24。该工序与上述实施方式1中参照图6所说明的工序相同。
由此,在树脂开口部24形成树脂开口部24的开口侧大于底面侧的高低差。具体而言,树脂开口部24具有从树脂体22的表面至规定深度d1的第1树脂开口部24a、和从规定深度d1至基体18的表面(规定深度d2)的第2树脂开口部24b。并且,在树脂开口部24,第1树脂开口部24a的开口面积大于第2树脂开口部24b的开口面积,形成了高低差。
关于树脂开口部24的高低差形状,在参照图9所说明的工序中,通过改变进行物理研磨或化学研磨的深度来控制。另外,也可以通过抗蚀剂20的厚度(相当于深度d2)来控制树脂开口部24的高低差形状。
如此,配线基板10基本完成。根据本实施方式,可以得到与上述实施方式1同样的效果。另外,根据本实施方式,将抗蚀剂20自身所产生的形状和掩模30的第1开口部32所产生的形状组合,可以在树脂体22形成特异形状的树脂开口部24。
另外,配线基板10在与树脂开口部24不同的位置具有从树脂体22的表面至规定深度d1的树脂凹部36。例如,该树脂凹部36在与作为电极极板的配线16露出的树脂开口部24不同的位置形成于不具有电极极板的特性部位。如此,配线基板10可以在树脂体22形成与树脂开口部24不同形状的树脂凹部36。即,根据本实施方式,对于作为配线基板10的表面保护层的树脂体22,可以进行特异形状的加工。
此处,对于使用本实施方式的配线基板10构成的半导体装置100,参照图12进行说明。图12是具备配线基板10的半导体装置100的一例的主要部分示意性截面图。
图12所示的配线基板10以在安装区域层积有芯片状的半导体元件101、102的状态进行安装。半导体元件101与半导体元件102相比芯片尺寸大,在半导体元件102周围的配线基板10的表面与半导体元件101之间形成空间。该配线基板10具有在俯视安装区域的周围时以环状形成的树脂凹部36(周槽部)、和露出作为电极极板的配线16的两个以上的树脂开口部24。
安装于配线基板10的半导体元件101将形成于其表面的电极极板(未图示)和在树脂开口部24露出的配线16(电极极板)藉由接合线103与配线基板10进行电连接。本实施方式中,在树脂开口部24,第1树脂开口部24a的开口面积大于第2树脂开口部24b的开口面积,从而形成了高低差。即,树脂开口部24的开口边缘变宽。因此,在将接合线103连接至配线16(电极极板)时,可以防止接合线103在树脂开口部24的开口边缘接触,从而与配线16(电极极板)的连接可靠性降低。
并且,为了保护所安装的半导体元件101、102,涂布(底部填充)保护材料104,以填埋安装区域的配线基板10的表面与半导体元件101之间的空间。本实施方式中,在配线基板10形成有俯视时为环状的树脂凹部36,因而树脂凹部36成为坝状物,可以防止保护材料104在配线基板10(树脂体22)的安装区域以外的表面扩散。
另外,关于使用本实施方式的配线基板10构成的半导体装置105,参照图13进行说明。图13是具备配线基板10的半导体装置105的一例的主要部分示意性截面图。
图13所示的配线基板10在安装区域倒装芯片安装有芯片状的半导体元件106。该配线基板10具有露出安装区域的树脂开口部24、和俯视安装区域的周围时以环状形成的树脂凹部36(周槽部)。
安装于配线基板10的半导体元件106将形成于其主表面(下表面)的两个以上的电极凸块107和在树脂开口部24露出的两个以上的配线16(电极极板)接合,与配线基板10进行电连接。并且,为了保护所安装的半导体元件106,涂布(底部填充)保护材料104,以填埋安装区域的配线基板10的表面与导体元件106之间的空间。
本实施方式中,在树脂开口部24,第1树脂开口部24a的开口面积大于第2树脂开口部24b的开口面积,形成了高低差。即,树脂开口部24的开口边缘变宽。因此,第1树脂开口部24a成为坝状物,可以防止保护材料104扩散到配线基板10(树脂体22)的安装区域以外的表面。另外,本实施方式中,在配线基板10形成有俯视时为环状的树脂凹部36,因而树脂凹部36也成为坝状物,可以进一步防止保护材料104扩散到配线基板10(树脂体22)的安装区域以外的表面。
(实施方式3)
关于本发明的实施方式3的配线基板10的制造方法,参照图14~图16进行说明。图14~图16是本实施方式的制造工序中的配线基板10的主要部分示意性截面图。需要说明的是,本实施方式的配线基板10的制造方法在上述实施方式2中至参照图7所说明的工序为止经过了相同的工序,下面,对这以后的工序进行说明。
如图14所示,在树脂体22上形成掩模30,掩模30在第1表面区域12的上方具有所期望的尺寸的第1开口部32,在第3表面区域26的上方具有所期望的尺寸的第2开口部34。此处,第1开口部32以开口面积(面对抗蚀剂20的面积)大于抗蚀剂20(即,第1表面区域12)的方式形成,但如图14所示,第1开口部32的一内周面(第2开口部34侧的内周面)根据抗蚀剂20的一侧面对应地形成。
接着,如图15所示,使用掩模30,例如通过物理研磨或化学研磨将树脂体22的一部分从第1开口部32除去,直至使抗蚀剂20露出为止,同时还从第2开口部34将树脂体22的一部分除去。例如,由从掩模30的第1开口部32、第2开口部34露出的树脂体22的表面(上表面)侧向抗蚀剂20侧,使用蚀刻液进行蚀刻。
接下来,在使抗蚀剂20露出的半固化状态的树脂体22完全固化后,将掩模30除去。接着,如图16所示,例如通过蚀刻或剥离将露出的抗蚀剂20相对于树脂体22选择性地除去,从而在树脂体22形成使第1表面区域12处的基体18露出的树脂开口部24。由此,在树脂开口部24的开口边缘的一部分(图16中仅单侧)形成树脂开口部24的开口侧大于底面侧的高低差。
如此,配线基板10基本完成。根据本实施方式,可以得到与上述实施方式1、2同样的效果。另外,根据本实施方式,将抗蚀剂20自身所产生的形状和掩模30的第1开口部32所产生的形状组合,可以在树脂体22形成特异形状的树脂开口部24。
此外,根据本实施方式,也可以制造图17和图18所示的配线基板10。图17和图18是本实施方式的配线基板10的变形例的主要部分示意性截面图。如这些图所示,可以将特异形状的树脂开口部24、树脂凹部36进行组合。
以上,基于实施方式对本发明进行了具体说明,但本发明不限定于上述实施方式,当然可以在不脱离其要点的范围内进行各种变更。
例如,在上述实施方式1中,作为基体对适用于无芯基板的情况进行了说明。不限于此,也可以适用于使用了通常的芯基板的增层式基板(玻璃环氧基板)。
另外,例如,在上述实施方式1中,作为覆盖第1表面区域的抗蚀剂对适用于经过干膜的图案化工序的抗蚀剂的情况进行了说明。不限于此,也可以适用于利用印刷技术直接覆盖第1表面区域的抗蚀剂。
另外,例如,在上述实施方式1中,作为第1表面区域对适用于包括比配线更宽的区域时的情况进行了说明。不限于此,作为第1表面区域也可以适用于比配线更窄的区域,例如,也可以在配线上形成树脂开口部,作为电极极板从树脂开口部露出。
另外,例如,在上述实施方式1中,对于在除去抗蚀剂、在树脂体形成树脂开口部前使半固化状态的树脂体完全固化的情况进行了说明。不限于此,也可以在形成树脂开口部后使树脂体完全固化。
Claims (8)
1.一种配线基板的制造方法,其特征在于,其包括下述工序:
(a)准备基体的工序,该基体具有第1表面区域和该第1表面区域的周围的第2表面区域,并形成有配线;
(b)形成覆盖所述第1表面区域的抗蚀剂的工序;
(c)以内包所述抗蚀剂的方式用树脂体覆盖所述第1和第2表面区域的工序;
(d)使所述抗蚀剂从所述树脂体露出的工序;和
(e)除去所露出的所述抗蚀剂,从而在所述树脂体形成使所述第1表面区域处的所述基体露出的树脂开口部的工序。
2.如权利要求1所述的配线基板的制造方法,其中,
在所述(d)工序中,以半固化的状态使用所述树脂体,
在所述(d)工序后、所述(e)工序前,将所述树脂体完全固化。
3.如权利要求1或2所述的配线基板的制造方法,其中,
在所述(b)工序中,使用光敏性树脂作为所述抗蚀剂,
在所述(c)工序中,使用热敏性树脂作为所述树脂体。
4.如权利要求1或2所述的配线基板的制造方法,其中,
在所述(a)工序中,准备在所述第1表面区域形成有与所述配线电连接的电极极板的所述基板,
在所述(e)工序中,使所述电极极板从所述树脂开口部露出。
5.如权利要求1或2所述的配线基板的制造方法,其中,进一步包括下述工序:
(f)在所述(c)工序后、所述(d)工序前,在所述树脂体上形成在所述第1表面区域的上方具有第1开口部的掩模的工序,
在所述(d)工序中,从所述第1开口部除去所述树脂体,直至使所述抗蚀剂露出为止,
在所述(d)工序后,将所述掩模除去。
6.如权利要求5所述的配线基板的制造方法,其中,
在所述(f)工序中,使用所述第1开口部的面对所述抗蚀剂的面积大于该抗蚀剂的所述掩模,
在所述(d)工序中,将所述抗蚀剂上的所述树脂体的部分和该部分的周围部分除去,
在所述(e)工序中,在所述树脂开口部形成该树脂开口部的开口侧大于底面侧的高低差。
7.如权利要求5所述的配线基板的制造方法,其中,
在所述(a)工序中,准备进一步具有与所述第1表面区域不同的第3表面区域、和该第3表面区域的周围的第4表面区域的所述基板,
在所述(c)工序中,用所述树脂体覆盖所述第1和第2表面区域、以及所述第3和第4表面区域,
在所述(f)工序中,在所述树脂体上形成在所述第3表面区域的上方进一步具有第2开口部的所述掩模,
在所述(d)工序中,从所述第2开口部除去所述树脂体,在所述树脂体形成树脂凹部。
8.如权利要求6所述的配线基板的制造方法,其中,
在所述(a)工序中,准备进一步具有与所述第1表面区域不同的第3表面区域、和该第3表面区域的周围的第4表面区域的所述基板,
在所述(c)工序中,用所述树脂体覆盖所述第1和第2表面区域、以及所述第3和第4表面区域,
在所述(f)工序中,在所述树脂体上形成在所述第3表面区域的上方进一步具有第2开口部的所述掩模,
在所述(d)工序中,从所述第2开口部除去所述树脂体,在所述树脂体形成树脂凹部。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014138850A JP5918809B2 (ja) | 2014-07-04 | 2014-07-04 | 配線基板の製造方法および配線基板 |
JP2014-138850 | 2014-07-04 | ||
PCT/JP2015/064044 WO2016002360A1 (ja) | 2014-07-04 | 2015-05-15 | 配線基板の製造方法および配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106463471A CN106463471A (zh) | 2017-02-22 |
CN106463471B true CN106463471B (zh) | 2019-03-08 |
Family
ID=55018915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201580031884.XA Active CN106463471B (zh) | 2014-07-04 | 2015-05-15 | 配线基板的制造方法和配线基板 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9922923B2 (zh) |
JP (1) | JP5918809B2 (zh) |
KR (1) | KR20170026372A (zh) |
CN (1) | CN106463471B (zh) |
TW (1) | TWI666736B (zh) |
WO (1) | WO2016002360A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6680705B2 (ja) * | 2017-02-10 | 2020-04-15 | キオクシア株式会社 | 半導体装置及びその製造方法 |
JP6709313B1 (ja) * | 2019-05-31 | 2020-06-10 | アオイ電子株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001267452A (ja) * | 2000-03-16 | 2001-09-28 | Hitachi Ltd | 半導体装置 |
CN1674758A (zh) * | 2004-03-24 | 2005-09-28 | 三洋电机株式会社 | 电路装置及其制造方法 |
CN103066184A (zh) * | 2011-10-24 | 2013-04-24 | 新光电气工业株式会社 | 配线基板、发光装置、以及配线基板的制造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1802186B1 (en) | 1996-11-20 | 2011-05-11 | Ibiden Co., Ltd. | Printed circuit board |
JP3853142B2 (ja) * | 1996-11-20 | 2006-12-06 | イビデン株式会社 | ソルダーレジスト組成物およびプリント配線板の製造方法 |
JP2009194079A (ja) | 2008-02-13 | 2009-08-27 | Panasonic Corp | 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置 |
JPWO2009104506A1 (ja) | 2008-02-19 | 2011-06-23 | 日本電気株式会社 | プリント配線板、電子装置及びその製造方法 |
JP5210839B2 (ja) | 2008-12-10 | 2013-06-12 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
JP2010199240A (ja) | 2009-02-24 | 2010-09-09 | Eastern Co Ltd | 配線基板及びその製造方法 |
-
2014
- 2014-07-04 JP JP2014138850A patent/JP5918809B2/ja active Active
-
2015
- 2015-05-15 CN CN201580031884.XA patent/CN106463471B/zh active Active
- 2015-05-15 KR KR1020167035861A patent/KR20170026372A/ko unknown
- 2015-05-15 WO PCT/JP2015/064044 patent/WO2016002360A1/ja active Application Filing
- 2015-05-15 US US15/316,589 patent/US9922923B2/en active Active
- 2015-05-27 TW TW104116912A patent/TWI666736B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001267452A (ja) * | 2000-03-16 | 2001-09-28 | Hitachi Ltd | 半導体装置 |
CN1674758A (zh) * | 2004-03-24 | 2005-09-28 | 三洋电机株式会社 | 电路装置及其制造方法 |
CN103066184A (zh) * | 2011-10-24 | 2013-04-24 | 新光电气工业株式会社 | 配线基板、发光装置、以及配线基板的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20170148717A1 (en) | 2017-05-25 |
JP5918809B2 (ja) | 2016-05-18 |
TWI666736B (zh) | 2019-07-21 |
KR20170026372A (ko) | 2017-03-08 |
CN106463471A (zh) | 2017-02-22 |
US9922923B2 (en) | 2018-03-20 |
JP2016018815A (ja) | 2016-02-01 |
WO2016002360A1 (ja) | 2016-01-07 |
TW201603203A (zh) | 2016-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9806050B2 (en) | Method of fabricating package structure | |
US8378492B2 (en) | Semiconductor package | |
CN105742301B (zh) | 嵌入式图像传感器封装及其制造方法 | |
CN103918354B (zh) | 配线基板及其制造方法 | |
US9338900B2 (en) | Interposer substrate and method of fabricating the same | |
CN105280579A (zh) | 半导体封装件和方法 | |
JP2017163027A (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP2006294701A (ja) | 半導体装置及びその製造方法 | |
CN105405775B (zh) | 封装结构的制法 | |
US20170280560A1 (en) | Printed circuit board and semiconductor package including the same | |
KR20170009128A (ko) | 회로 기판 및 그 제조 방법 | |
CN105101636A (zh) | 印刷电路板、其制造方法及具有印刷电路板的堆叠封装件 | |
US10014242B2 (en) | Interposer substrate and method of fabricating the same | |
CN106463471B (zh) | 配线基板的制造方法和配线基板 | |
CN104766832B (zh) | 制造半导体封装基板的方法及用其制造的半导体封装基板 | |
TWI627877B (zh) | 配線基板及其製造方法 | |
US10141266B2 (en) | Method of fabricating semiconductor package structure | |
TW201622025A (zh) | 單層線路式封裝基板及其製法、單層線路式封裝結構及其製法 | |
US20160240464A1 (en) | Hybrid circuit board and method for making the same, and semiconductor package structure | |
CN106298728A (zh) | 封装结构及其制法 | |
KR102141102B1 (ko) | 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 | |
CN102945840A (zh) | 半导体芯片封装结构及封装方法 | |
US20140174791A1 (en) | Circuit board and manufacturing method thereof | |
KR20140083580A (ko) | 인쇄회로기판 및 그 제조방법 | |
TWI837847B (zh) | 電路板及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |