TW201603203A - 配線基板的製造方法及配線基板 - Google Patents

配線基板的製造方法及配線基板 Download PDF

Info

Publication number
TW201603203A
TW201603203A TW104116912A TW104116912A TW201603203A TW 201603203 A TW201603203 A TW 201603203A TW 104116912 A TW104116912 A TW 104116912A TW 104116912 A TW104116912 A TW 104116912A TW 201603203 A TW201603203 A TW 201603203A
Authority
TW
Taiwan
Prior art keywords
resin
opening
resist
surface region
wiring board
Prior art date
Application number
TW104116912A
Other languages
English (en)
Other versions
TWI666736B (zh
Inventor
Yoshiaki Narisawa
Original Assignee
Eastern Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Eastern Kk filed Critical Eastern Kk
Publication of TW201603203A publication Critical patent/TW201603203A/zh
Application granted granted Critical
Publication of TWI666736B publication Critical patent/TWI666736B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0582—Coating by resist, i.e. resist used as mask for application of insulating coating or of second resist

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

提供一種可容易地形成期望形狀之樹脂開口部的技術。 準備基體(18)，該基體(18)係具有第1表面區域(12)及該第1表面區域(12)周圍的第2表面區域(14)，且形成有配線(16)。接著，形成披覆第1表面區域(12)的阻劑(20)。其次，以內包阻劑(20)的方式將第1表面區域(12)及第2表面區域(14)以樹脂體(22)披覆，自樹脂體(22)露出阻劑(20)。然後，將露出的阻劑(20)去除，藉此將使在第1表面區域(12)中之基體(18)露出的樹脂開口部形成於樹脂體(22)。

Description

配線基板的製造方法及配線基板
本發明係關於適用於製造配線基板的有效技術。
日本特開2010-199240號公報(以下稱為「專利文獻1」)中已記載了配線基板的製造技術。
先前技術文獻 專利文獻
專利文獻1 日本特開2010-199240號公報
隨著半導體元件(半導體晶片)的高密度化、小型化及薄型化，也愈加要求保持半導體元件的配線基板的薄型化、高密度化，而確保配線基板的直進性(straightness)及剛性也變得困難。例如，根據專利文獻1所記載的技術，作為配線基板的最表層，可藉由密接絕緣性樹脂來抑制翹曲且製造具有剛性的配線基板。
然而，在形成像是半導體元件用的連接端子開口部等期望形狀的樹脂開口部時，如專利文獻1所記載的技術所示在藉由雷射照射來形成的情況下，生產性 差且難以減低成本。又，利用雷射照射時，難以形成例如對最表層的絕緣性樹脂賦予階差等之特殊形狀。
本發明之目的在於提供能易於形成期望形狀 之樹脂開口部的技術。本發明之前述及其他目的與新的特徵由本說明書所記載之內容及附加之圖面應可清楚明瞭。
以下，簡單說明本發明所揭示之發明中代表性內容之概要。
本發明之一實施形態的配線基板之製造方法，其特徵為包含以下步驟：(a)準備基體之步驟，該基體具有第1表面區域及該第1表面區域周圍的第2表面區域，且形成有配線；(b)形成披覆前述第1表面區域之阻劑的步驟；(c)以內包前述阻劑的方式將前述第1及第2表面區域以樹脂體披覆之步驟；(d)使前述阻劑自前述樹脂體露出之步驟；(e)藉由去除已露出之前述阻劑，而將使在前述第1表面區域中之前述基體露出的樹脂開口部形成於前述樹脂體之步驟。藉此，阻劑的形狀成模型，而可容易地將期望形狀之樹脂開口部形成於樹脂體。
在前述一實施形態之配線基板的製造方法中，較佳為在前述(d)步驟中，將前述樹脂體在半硬化的狀態下使用，在前述(d)步驟之後且前述(e)步驟之前將前述樹脂體完全硬化。藉此，在(d)步驟中，因為樹脂體為半硬化狀態，故可容易去除前述樹脂體一部分而使阻劑露出。又，在(e)步驟中因為樹脂體係完全硬化的狀態，所以可以減低去除阻劑時樹脂體受到的損傷。
又，在前述一實施形態之配線基板的製造方 法中，較佳為在前述(b)步驟中，使用感光性樹脂作為前述阻劑，在前述(c)步驟中，使用感熱性樹脂作為前述樹脂體。藉此，因使用不同的樹脂材料，而可提高選擇比且可提升生產性。
又，在前述一實施形態之配線基板的製造方 法中，較佳為在前述(a)步驟中，準備電極墊形成於前述第1表面區域的前述基板，前述電極墊係與前述配線電性連接，且在前述(e)步驟中，使前述電極墊從前述樹脂開口部露出。藉此，可容易地使電極墊露出。
又，在前述一實施形態之配線基板的製造方 法中，較佳為更包含(f)步驟，其係在前述(c)步驟後且在前述(d)步驟前，將於前述第1表面區域之上方具有第1開口部的前述遮罩形成於前述樹脂體上；在前述(d)步驟中，將前述樹脂體從前述第1開口部去除至露出前述阻劑為止，在前述(d)步驟之後將前述遮罩去除。藉此，可藉由組合阻劑本身所形成之形狀及遮罩之第1開口部所形成之形狀，而在樹脂體形成特殊形狀之樹脂開口部。
在此，在前述(f)步驟中，係使用前述第1開口部相對於前述阻劑的面積比該阻劑還大的前述遮罩；在前述(d)步驟中，去除前述阻劑上之前述樹脂體部分與該部分的周圍部分；在前述(e)步驟中，於前述樹脂開口部形成開口側成為比該樹脂開口部的底面側大的階差。藉此，可在樹脂體形成具有階差的樹脂開口部。
又，較佳為，在前述(a)步驟中，準備更具備 有與前述第1表面區域相異的第3表面區域及該第3表面區域周圍的第4表面區域之前述基板；在前述(c)步驟中，將前述第3及第4表面區域連同前述第1及第2表面區域一起以前述樹脂體披覆；在前述(f)步驟中，將於前述第3表面區域的上方進一步具有第2開口部之前述遮罩形成於前述樹脂體上；在前述(d)步驟中，自前述第2開口部去除前述樹脂體，在前述樹脂體形成樹脂凹部。 藉此，可在樹脂體形成與樹脂開口部相異形狀的樹脂凹部。
本發明之一實施形態的配線基板之特徵為， 具備：基體，係形成有配線且在表面具有與該配線電性連接的電極墊；及樹脂體，具有露出前述電極墊的樹脂開口部且形成於前述基體的表面；前述樹脂開口部具備：自前述樹脂體的表面至既定深度為止的第1樹脂開口部；及自前述既定深度至前述基體的表面為止的第2樹脂開口部；在前述樹脂開口部中，前述第1樹脂開口部之開口面積成為比前述第2樹脂開口部之開口面積大而形成階差。藉此，可防止例如將接合引線連接於電極墊時，接合引線在樹脂開口部之開口緣接觸而造成其與電極墊之連接可靠性下降。
又，在本發明之一實施形態的配線基板中， 較佳為，前述樹脂體係在與前述樹脂開口部相異之位置進一步具有自前述樹脂體之表面至前述既定深度為止的樹脂凹部。據此，例如，即使在安裝於配線基板的半導 體元件塗布有保護材，樹脂凹部也會成為擋壩(dam)，而可防止保護材擴散到安裝區域以外的樹脂體表面。
以下，簡單說明本發明中所揭示的發明當中由代表性的發明所得到的效果。
根據本發明之一實施形態的配線基板之製造方法，阻劑之形狀會成模型而可容易地將期望形狀之樹脂開口部形成於樹脂體。
10‧‧‧配線基板
12‧‧‧第1表面區域
14‧‧‧第2表面區域
16‧‧‧配線
18‧‧‧基體
20‧‧‧阻劑
22‧‧‧樹脂體
24‧‧‧樹脂開口部
24a‧‧‧第1樹脂開口部
24b‧‧‧第2樹脂開口部
26‧‧‧第3表面區域
28‧‧‧第4表面區域
30‧‧‧遮罩
32‧‧‧第1開口部
34‧‧‧第2開口部
36‧‧‧樹脂凹部
100‧‧‧半導體裝置
101、102‧‧‧半導體元件
103‧‧‧接合引線
104‧‧‧保護材
105‧‧‧半導體裝置
106‧‧‧半導體元件
107‧‧‧電極凸塊
圖1為本發明的實施形態1之製造步驟中的配線基板的主要部分之模式剖面圖。
圖2為接續圖1之製造步驟中的配線基板之主要部分之模式剖面圖。
圖3為接續圖2之製造步驟中的配線基板之主要部分之模式剖面圖。
圖4為接續圖3之製造步驟中的配線基板之主要部分之模式剖面圖。
圖5為接續圖4之製造步驟中的配線基板之主要部分模式剖面圖。
圖6為接續圖5之製造步驟中的配線基板之主要部分之模式剖面圖。
圖7為本發明的實施形態2之製造步驟中的配線基板的主要部分之模式剖面圖。
圖8為接續圖7之製造步驟中的配線基板之主要部分之模式剖面圖。
圖9為接續圖8之製造步驟中的配線基板之主要部分之模式剖面圖。
圖10為接續圖9之製造步驟中的配線基板之主要部分之模式剖面圖。
圖11為接續圖10之製造步驟中的配線基板之主要部分之模式剖面圖。
圖12為具備本發明的實施形態2之配線基板的半導體裝置之一例的主要部分之模式剖面圖。
圖13為具備本發明的實施形態2之配線基板的半導體裝置之另一例的主要部分之模式剖面圖。
圖14為本發明的實施形態3之製造步驟中的配線基板的主要部分之模式剖面圖。
圖15為接續圖14之製造步驟中的配線基板之主要部分之模式剖面圖。
圖16為接續圖15之製造步驟中的配線基板之主要部分之模式剖面圖。
圖17為本發明的實施形態3之配線基板的變形例之主要部分之模式剖面圖。
圖18為本發明的實施形態3之配線基板的變形例之主要部分之模式剖面圖。
[發明的實施形態]
在以下之本發明的實施形態中，在必要的情 況下會分成複數個部分等進行說明，但原則上其等並非相互無關聯者，一者可能為另一者的一部分或整體的變形例、詳細等的關係。因此，全部圖面中，具有同一功能的構件則附記同一符號而省略重複說明。又，關於構成要素之數(包含個數、數值、量、範圍等)，除了特別明示的情況或限定為原理上明確特定的數的情況等，並非限定於其所特定之數，亦可為特定之數以上或以下。 又，提及構成要素等之形狀時，除了特別明示的情況及原理上明顯地普遍認為並非如此的情況之外，皆包含實質上與其形狀等近似或類似者等。
(實施形態1)
參照圖1~圖6說明關於本發明的實施形態1之配線基板10的製造方法。圖1~圖6為本發明的實施形態之製造步驟中的配線基板10的主要部分模式剖面圖。 又，在此配線基板10之表面(安裝面)安裝電子零件(例如，半導體元件、晶片型電容器(Chip Capacitor)等)而構成半導體裝置(半導體封裝體)。
首先，如圖1所示，準備基體18，該基體18 係具有第1表面區域12以及第1表面區域12之周圍的第2表面區域14，且形成有配線16。基體18係為，例如在不使用內部包含有玻璃布(glass cloth)的芯基板的情況下，用以在絕緣層之間構成電路的複數個配線層藉由通路導體電性連接(形成電路)而成之所謂的無芯基板。在本實施形態中，將構成配線層之1層的配線16(例 如銅配線)作為在基體18的表面露出的最上層(最外層)進行說明。
第1表面區域12(將於後闡述)係形成樹脂開 口部24(參照圖6)的區域(露出區域)，第2表面區域14係未形成樹脂開口部24的區域(被覆區域)。因此，存在第1表面區域12的配線16則成為例如用於與所安裝的電子零件連接的電極墊(連接端子)或欲使其露出外部的配線圖案。
接著，於基體18施行表面處理後，如圖2 所示，形成披覆第1表面區域12及第2表面區域14的阻劑20。阻劑20係例如為感光性阻劑(乾膜、液狀阻劑等)。乾膜之阻劑20係以內包(埋填)第1表面區域12及第2表面區域14之配線16的方式貼附(附著)於基體18的表面。
接著，如圖3所示，將阻劑20圖案化後形成 僅披覆第1表面區域12的阻劑20。具體而言，係使用光微影技術及蝕刻技術對圖2所示之狀態的阻劑20進行曝光及顯影，形成如圖3所示之圖案化的阻劑20。此圖案化之阻劑20的形狀(例如圓形)係成為構成之後形成的樹脂開口部24的形狀。又，經過曝光及顯影步驟的阻劑20成為完全硬化。
接著，如圖4所示，以內包(埋填)阻劑20的 方式將第1表面區域12及第2表面區域14以樹脂體22披覆。樹脂體22係例如感熱性樹脂(例如片狀的環氧系樹脂或丙烯酸系樹脂等之熱硬化性樹脂)。片狀熱硬化性 樹脂之樹脂體22係以內包(埋填)第1表面區域12的阻劑20及第2表面區域14的配線16的方式貼附(密接)於基體18的表面，且以成為半硬化(B階段(B stage))的狀態的方式被加熱。
接著，如圖5所示，藉由例如物理性研磨或 化學性研磨使阻劑20自樹脂體22露出。具體而言，自樹脂體22之表面(上面)側往阻劑20側進行研削或用蝕刻液(樹脂體22若為環氧系樹脂，則使用例如過錳酸鹽蝕刻液等)進行蝕刻，而使阻劑20的表面(上面)露出。在此，因為樹脂體22為半硬化狀態，故可容易地將樹脂體22的一部分去除而使阻劑20露出。
其次，使阻劑20已露出之半硬化狀態的樹脂 體22完全硬化。樹脂體22若為熱硬化性樹脂，則可熱硬化。
接著，如圖6所示，藉由例如蝕刻或剝離將 露出的阻劑20相對於樹脂體22選擇性地去除，而在樹脂體22形成使第1表面區域12中之基體18露出的樹脂開口部24。在本實施形態中，使用感光性樹脂材料作為阻劑20，使用與感光性樹脂材料相異的感熱性樹脂材料作為樹脂體22，可將選擇比提高而提升生產性。
具體而言，係使用蝕刻液(阻劑20若為乾膜 則使用例如氨系鹼蝕刻液)自阻劑20的表面(上面)側往基體18的表面側進行蝕刻或物理性地使阻劑20剝離等，而使基體18的第1表面區域12露出。在此，因為樹脂體22為完全硬化狀態，所以可使去除阻劑20時的樹脂體22所受到的損傷降低。
如此一來，配線基板10大致完成。在第1 表面區域12中，例如作為電極墊使用的配線16自樹脂體22的樹脂開口部24露出。又，在第2表面區域14中，係以樹脂體22內包未露出至外部而被保護的配線16。 亦即，根據本實施形態，由於不欲在配線基板10中露出的部分係藉由作為配線基板10的表面保護層之樹脂體22(例如環氧系樹脂)所披覆，因此可提供能確保基板剛性、抑制翹曲的配線基板10。
又，根據本實施形態，阻劑20的形狀係成為 樹脂開口部24的型，因此即使不使用如專利文獻1所記載的雷射加工技術亦可容易地在樹脂體22形成期望形狀的樹脂開口部24。而且，可容易地使成為電極墊的第1表面區域12的配線16自該樹脂開口部24露出。
(實施形態2)
參照圖7~圖11，說明關於本發明的實施形態2之配線基板10的製造方法。圖7~圖11係本實施形態之製造步驟中的配線基板10的主要部分之模式剖面圖。
首先，如圖7所示，準備基體18，該基體18係具有第1表面區域12、第1表面區域12之周圍的第2表面區域14、與第1表面區域12相異的第3表面區域26、以及第3表面區域26周圍的第4表面區域28，且形成有配線16。此處之第1表面區域12與第3表面區域26之間，第2表面區域14與第4表面區域28係重疊。而且，藉由經過在前述實施形態1中參照圖1~圖4進行說明的步驟，以內包阻劑20的方式將披覆第1表面區 域12、第2表面區域14、第3表面區域26及第4表面區域28的樹脂體22形成於基體18之表面。
接著，如圖7所示，在樹脂體22上形成遮罩 30。遮罩30係例如金屬遮罩(例如銅、鋁等)。例如銅箔之遮罩30係以披覆第1表面區域12、第2表面區域14、第3表面區域26及第4表面區域28的方式貼附於樹脂體22之表面。
接著，如圖8所示，將在第1表面區域12 的上方具有所期望之大小的第1開口部32、以及在第3表面區域26的上方具有所期望大小的第2開口部34之遮罩30形成於樹脂體22上。具體而言，係使用光微影技術(曝光)及蝕刻技術(顯影)將導引蝕刻(導引圖案開口)形成於遮罩30上，將遮罩30圖案化為期望之形狀。在此，第1開口部32係形成為開口面積(相對於阻劑20之面積)比阻劑20(即第1表面區域12)還大。
接著，如圖9所示，使用遮罩30，藉由例如 物理性研磨或化學性研磨，從第1開口部32將樹脂體22的一部分去除至露出阻劑20為止。作為樹脂體22的一部分，係指阻劑20上之樹脂體22的部分及此周圍部分。此時，亦從第2開口部34將樹脂體22的一部分去除且將樹脂凹部36形成於樹脂體22。
例如，使用蝕刻液(樹脂體22若為環氧系樹 脂，則使用例如過錳酸鹽蝕刻液等)從自遮罩30的第1開口部32、第2開口部34露出之樹脂體22的表面(上面)側往阻劑20側進行蝕刻。在此，因為樹脂體22為半硬化狀態，所以可容易地將樹脂體22的一部分去除。
接著，使阻劑22已露出之半硬化狀態的樹脂 體22完全硬化。樹脂體22若為熱硬化性樹脂則可熱硬化。
接著，圖10所示，去除遮罩30。遮罩30若 為銅箔則可藉由例如使用硫酸過氧化氫系的蝕刻液或過硫酸氯系的蝕刻液等蝕刻來去除。
接著，如圖11所示，藉由例如蝕刻或剝離對 脂體22選擇性的去除露出的阻劑20，藉此，將使在第1表面區域12中之基體18露出的樹脂開口部24形成於樹脂體22。此步驟係與前述實施形態1中參照圖6進行說明的步驟相同。
藉此，在樹脂開口部24形成開口側比樹脂開 口部24的底面側更大的階差。具體而言，樹脂開口部24具有從樹脂體22的表面至既定深度d1為止的第1樹脂開口部24a及從既定深度d1至基體18的表面(既定深度d2)為止的第2樹脂開口部24b。而且，在樹脂開口部24中，第1樹脂開口部24a的開口面積成為比第2樹脂開口部24b的開口面積大而形成階差。
在參照圖9而說明的步驟中，樹脂開口部24 的階差形狀係藉由進行物理性研磨或化學性研磨來改變深度而控制。又，藉由阻劑20之厚度(相當於深度d2)也可控制樹脂開口部24的階差形狀。
如此，即大致完成配線基板10。根據本實施 形態，可獲得與前述實施形態1相同的效果。又，根據本實施形態，可組合阻劑20本身所形成的形狀與遮罩 30的第1開口部32所形成的形狀，而在樹脂體22形成特殊形狀之樹脂開口部24。
又，配線基板10係在與樹脂開口部24相異 的位置具有從樹脂體22的表面至既定深度d1為止的樹脂凹部36。例如，此樹脂凹部36係形成於在與成為電極墊之配線16所露出的樹脂開口部24相異之位置且無電極墊之特性處。如此，在配線基板10中，可將與樹脂開口部24相異形狀的樹脂凹部36形成於樹脂體22。亦即，根據本實施形態，可對作為配線基板10之表面保護層的樹脂體22進行特殊形狀的加工。
在此，參照圖12，說明使用本實施形態之配 線基板10而構成的半導體裝置100。圖12係具備配線基板10之半導體裝置100之一例的主要部分模式剖面圖。
圖12所示之配線基板10係在安裝區域中， 積層有晶片狀的半導體元件101、102的狀態下安裝。半導體元件101的晶片尺寸係比半導體元件102大，且在半導體元件102周圍的配線基板10之表面與半導體元件101之間形成空間。此配線基板10係具有將安裝區域之周圍形成俯視呈環狀的樹脂凹部36(周溝部)及露出成為電極墊之配線16的複數個樹脂開口部24。
安裝於配線基板10之半導體元件101係構成 為形成於其表面之電極墊(未圖示)與在樹脂開口部24露出之配線16(電極墊)藉由接合引線103而與配線基板10電性連接。在本實施形態中，樹脂開口部24係為，第1 樹脂開口部24a的開口面積成為比第2樹脂開口部24b的開口面積大而形成階差。亦即，樹脂開口部24之開口緣變寬廣。因此，將接合引線103連接於配線16(電極墊)時，接合引線103會在樹脂開口部24的開口緣接觸，而可防止與配線16(電極墊)之連接可靠性降低。
而且，為了保護已安裝之半導體元件101、 102，以將安裝區域中之配線基板10的表面與半導體元件101之間的空間填埋的方式塗布(underfill：底部填膠)保護材104。在本實施形態中，由於在配線基板10形成有俯視呈環狀的樹脂凹部36，所以樹脂凹部36成為擋壩(dam)來防止保護材104擴散到配線基板10(樹脂體22)的安裝區域以外之表面。
又，參照圖13，說明關於使用本實施形態之 配線基板10所構成的半導體裝置105。圖13係具備配線基板10之半導體裝置105之一例的主要部分模式剖面圖。
圖13所示之配線基板10係為，在安裝區域 中晶片狀的半導體元件106以倒裝晶片的方式被安裝。 此配線基板10具有露出安裝區域的樹脂開口部24、及將安裝區域周圍形成俯視呈為環狀的樹脂凹部36(周溝部)。
安裝於配線基板10的半導體元件106係構成 為將形成於其主面(下面)的複數個電極凸塊107與在樹脂開口部24露出之複數個配線16(電極墊)接合，而與配線基板10電性連接。而且，為了保護已安裝的半導體元 件106，以將在安裝區域中之配線基板10的表面與半導體元件106之間的空間填埋的方式塗布(underfill：底部填膠)保護材104。
在本實施形態中，樹脂開口部24係為，第1 樹脂開口部24a的開口面積成為比第2樹脂開口部24b的開口面積大而形成階差。亦即，樹脂開口部24的開口緣變寬廣。因此，第1樹脂開口部24a成為擋壩而可防止保護材104擴散至配線基板10(樹脂體22)的安裝區域以外之表面。又，在本實施形態中，因俯視呈環狀的樹脂凹部36形成於配線基板10，樹脂凹部36亦成為擋壩，故可更加防止保護材104擴散至配線基板10(樹脂體22)的安裝區域以外之表面。
(實施形態3)
參照圖14~圖16，說明關於本發明的實施形態3之配線基板10的製造方法。圖14~圖16係本實施形態之製造步驟中的配線基板10之主要部分模式剖面圖。又，本實施形態之配線基板10的製造方法係，歷經與在前述實施形態2中參照圖7所說明的步驟為止相同的步驟，因此以下說明關於其之後的步驟。
如圖14所示，將在第1表面區域12的上方 具有期望大小的第1開口部32以及在第3表面區域26的上方具有期望大小的第2開口部34之遮罩30形成於樹脂體22上。在此，第1開口部32雖是形成為開口面積(相對於阻劑20之面積)比阻劑20(亦即第1表面區域12)大，但如圖14所示，第1開口部32的一內周面(第2開口部34側的內周面)係對應阻劑20的一側面而形成。
接著，如圖15所示，使用遮罩30藉由例如 物理性研磨或化學性研磨，將樹脂體22的一部分從第1開口部32去除至露出阻劑20為止，同時也從第2開口部34去除樹脂體22的一部分。例如從自遮罩30的第1開口部32、第2開口部34露出的樹脂體22之表面(上面)側往阻劑20側，使用蝕刻液進行蝕刻。
接著，使露出阻劑22的半硬化狀態的樹脂體 22完全硬化後去除遮罩30，然後，如圖16所示，藉由例如蝕刻或剝離將露出之阻劑20相對於樹脂體22選擇性地去除，藉此，將使在第1表面區域12中之基體18露出的樹脂開口部24形成於樹脂體22。藉此，在樹脂開口部24的開口緣的一部分(圖16中僅為單側)形成開口側比樹脂開口部24之底面側大的階差。
如此，則大致完成配線基板10。根據本實施 形態，可得到與前述實施形態1、2相同的效果。又，根據本實施形態，可藉由組合阻劑20本身所形成之形狀及遮罩30之第1開口部32本身所形成致之形狀，而在樹脂體22形成特殊形狀之樹脂開口部24。
再者，根據本實施形態，亦可製造如圖17 及圖18所示之配線基板10。圖17及圖18係本實施形態之配線基板10的變形例之主要部分模式剖面圖。如其等所示，可組合特殊形狀之樹脂開口部24或樹脂凹部36。
以上，依據實施形態具體地說明了本發明， 但本發明並不限定於前述實施形態，只要在不脫離其要旨的範圍皆可進行各種變更。
例如，在前述實施形態1中，作為基體，係 說明了適用於無芯基板的情況。但並不限於此，亦可適用於使用一般的芯基板的增層基板(玻璃環氧基板)。
又，例如，在前述實施形態1中，作為披覆 第1表面區域的阻劑，係說明了適用於經過乾膜的圖案化步驟者。但並不限於此，亦可適用於使用印刷技術直接披覆第1表面區域的阻劑。
又，例如，在前述實施形態1中，作為第1 表面區域，係說明了關於適用於包含比配線更寬廣的區域之情況。但並不限於此，作為第1表面區域亦可適用於比配線窄的區域，例如，亦可在配線上形成樹脂開口部而作為電極墊從樹脂開口部露出。
又，例如，在前述實施形態1中，說明了關 於在去除阻劑且於樹脂體形成樹脂開口部之前使半硬化狀態的樹脂體完全硬化的情況。但並不限於此，亦可在形成樹脂開口部後使樹脂體完全硬化。
12‧‧‧第1表面區域
14‧‧‧第2表面區域
16‧‧‧配線
18‧‧‧基體
20‧‧‧阻劑
22‧‧‧樹脂體

Claims (9)

  1. 一種配線基板之製造方法，其特徵為包含以下步驟：(a)準備基體之步驟，該基體具有第1表面區域以及該第1表面區域周圍的第2表面區域，且形成有配線；(b)形成披覆前述第1表面區域之阻劑的步驟；(c)以內包前述阻劑的方式將前述第1及第2表面區域以樹脂體披覆之步驟；(d)使前述阻劑自前述樹脂體露出之步驟；及(e)藉由去除已露出之前述阻劑，而於前述樹脂體形成使在前述第1表面區域中之前述基體露出的樹脂開口部之步驟。
  2. 如請求項1之配線基板之製造方法，其中，在前述(d)步驟中，係將前述樹脂體在半硬化的狀態下使用，在前述(d)步驟之後且在前述(e)步驟之前將前述樹脂體完全硬化。
  3. 如請求項1或2之配線基板之製造方法，其中，在前述(b)步驟中，使用感光性樹脂作為前述阻劑，在前述(c)步驟中，使用感熱性樹脂作為前述樹脂體。
  4. 如請求項1或2之配線基板之製造方法，其中，在前述(a)步驟中，準備電極墊形成於前述第1表面區域而成之前述基板，前述電極墊係與前述配線電性連接， 在前述(6)步驟中，使前述電極墊自前述樹脂開口部露出。
  5. 如請求項1之配線基板之製造方法，其中，更包含(f)步驟，其係在前述(c)步驟之後且在前述(d)步驟之前，將在前述第1表面區域的上方具有第1開口部的遮罩形成於前述樹脂體上，在前述(d)步驟中，自前述第1開口部將前述樹脂體去除至露出前述阻劑為止，在前述(d)步驟之後去除前述遮罩。
  6. 如請求項5之配線基板之製造方法，其中，在前述(f)步驟中，使用前述第1開口部相對於前述阻劑之面積比該阻劑還大的前述遮罩，在前述(d)步驟中，去除前述阻劑上之前述樹脂體的部分及該部分的周圍部分，在前述(e)步驟中，在前述樹脂開口部中形成開口側比該樹脂開口部的底面側大的階差。
  7. 如請求項5或6之配線基板之製造方法，其中，在前述(a)步驟中，準備進一步具有與前述第1表面區域相異的第3表面區域及該第3表面區域周圍的第4表面區域之前述基板，在前述(c)步驟中，將前述第3及第4表面區域連同前述第1及第2表面區域一起以前述樹脂體披覆，在前述(f)步驟中，在前述樹脂體上形成進一步在前述第3表面區域的上方具有第2開口部之前述遮罩， 在前述(d)步驟中，自前述第2開口部將前述樹脂體去除，將樹脂凹部形成於前述樹脂體。
  8. 一種配線基板，其特徵為：具備：基體，形成有配線且表面具有與該配線電性連接之電極墊；及樹脂體，具有露出前述電極墊的樹脂開口部且形成於前述基體之表面，前述樹脂開口部具有從前述樹脂體之表面至既定深度為止的第1樹脂開口部及從前述既定深度至前述基體之表面為止的第2樹脂開口部，在前述樹脂開口部中，前述第1樹脂開口部的開口面積成為比前述第2樹脂開口部的開口面積大而形成階差。
  9. 如請求項8之配線基板，其中，前述樹脂體係在與前述樹脂開口部相異的位置進一步具有從前述樹脂體的表面至前述既定深度為止的樹脂凹部。
TW104116912A 2014-07-04 2015-05-27 配線基板的製造方法及配線基板 TWI666736B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-138850 2014-07-04
JP2014138850A JP5918809B2 (ja) 2014-07-04 2014-07-04 配線基板の製造方法および配線基板

Publications (2)

Publication Number Publication Date
TW201603203A true TW201603203A (zh) 2016-01-16
TWI666736B TWI666736B (zh) 2019-07-21

Family

ID=55018915

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104116912A TWI666736B (zh) 2014-07-04 2015-05-27 配線基板的製造方法及配線基板

Country Status (6)

Country Link
US (1) US9922923B2 (zh)
JP (1) JP5918809B2 (zh)
KR (1) KR20170026372A (zh)
CN (1) CN106463471B (zh)
TW (1) TWI666736B (zh)
WO (1) WO2016002360A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767145B (zh) * 2019-05-31 2022-06-11 日商青井電子股份有限公司 半導體裝置及半導體裝置之製造方法
TWI783264B (zh) * 2017-02-10 2022-11-11 日商鎧俠股份有限公司 半導體裝置及其製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG73469A1 (en) 1996-11-20 2000-06-20 Ibiden Co Ltd Solder resist composition and printed circuit boards
JP3853142B2 (ja) * 1996-11-20 2006-12-06 イビデン株式会社 ソルダーレジスト組成物およびプリント配線板の製造方法
JP2001267452A (ja) * 2000-03-16 2001-09-28 Hitachi Ltd 半導体装置
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP2009194079A (ja) 2008-02-13 2009-08-27 Panasonic Corp 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
WO2009104506A1 (ja) * 2008-02-19 2009-08-27 日本電気株式会社 プリント配線板、電子装置及びその製造方法
JP5210839B2 (ja) 2008-12-10 2013-06-12 新光電気工業株式会社 配線基板及びその製造方法
JP2010199240A (ja) 2009-02-24 2010-09-09 Eastern Co Ltd 配線基板及びその製造方法
JP5801685B2 (ja) * 2011-10-24 2015-10-28 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI783264B (zh) * 2017-02-10 2022-11-11 日商鎧俠股份有限公司 半導體裝置及其製造方法
TWI767145B (zh) * 2019-05-31 2022-06-11 日商青井電子股份有限公司 半導體裝置及半導體裝置之製造方法

Also Published As

Publication number Publication date
WO2016002360A1 (ja) 2016-01-07
KR20170026372A (ko) 2017-03-08
CN106463471A (zh) 2017-02-22
TWI666736B (zh) 2019-07-21
JP5918809B2 (ja) 2016-05-18
JP2016018815A (ja) 2016-02-01
US20170148717A1 (en) 2017-05-25
US9922923B2 (en) 2018-03-20
CN106463471B (zh) 2019-03-08

Similar Documents

Publication Publication Date Title
US10103113B2 (en) Method of manufacturing printed circuit board
JP4755486B2 (ja) 半導体装置およびその製造方法
TWI529821B (zh) 晶片封裝體及其形成方法
KR20170070779A (ko) 웨이퍼 레벨 패키지 및 제조 방법
JP2011119502A (ja) 半導体パッケージとその製造方法
US20120018870A1 (en) Chip scale package and fabrication method thereof
JP2011171614A (ja) 半導体装置及び半導体装置の製造方法
TWI582861B (zh) 嵌埋元件之封裝結構及其製法
JP2009043857A (ja) 半導体装置およびその製造方法
TWI552282B (zh) 封裝結構及其製法
US20200227344A1 (en) Semiconductor package substrate and method for manufacturing same
JP2015165533A (ja) 配線基板及びその製造方法と半導体装置
CN104681451A (zh) 用于基片和裸片之间的粘合剂控制的方法
US20120013006A1 (en) Chip scale package and fabrication method thereof
TW201603203A (zh) 配線基板的製造方法及配線基板
KR20160001827A (ko) 인쇄회로기판 제조방법
TWI624011B (zh) 封裝結構及其製法
US11682648B2 (en) Semiconductor device and method of fabricating the same
TWI520238B (zh) 半導體封裝件及其製法
JP2004165234A (ja) 半導体装置およびその製造方法
US10937760B2 (en) Method for manufacturing a chip package
KR102165170B1 (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
KR20170034157A (ko) 패키지 기판 및 그 제조방법
TWI544846B (zh) 封裝載板及其製作方法
TWI607546B (zh) Wiring substrate manufacturing method and semiconductor device manufacturing method