KR20210092122A - 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 외부 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물 및 그 제조 방법에 관한 것으로, 주로 접착성 기판에 복수의 서브 프레임을 갖는 그리드 프레임을 접착하고, 복수의 반도체 소자를 각각 정렬하여 대응되는 서브 프레임 내의 접착성 기판 부분에 직접 접착시킨 후, 상기 복수의 반도체 소자 및 상기 그리드 프레임에 금속층을 형성하되; 각각의 상기 반도체 소자의 바닥면의 주연과 이에 대응되는 서브 프레임 사이의 간격은 상기 바닥면과 상기 접착성 기판 사이의 간격보다 작으므로, 금속층 성형 과정에서, 상기 금속층이 바닥면 주연까지 아래로 연장되는 범위를 효과적으로 줄일 수 있고, 금속층을 갖는 각각의 상기 반도체 소자를 픽업한 후 금속 스크랩이 남지 않는다. 따라서 본 발명의 접착성 기판은 미리 구멍을 형성할 필요가 없으므로 재사용이 가능하고, 상기 그리드 프레임 역시 재사용이 가능하여 공정 비용을 효과적으로 절감할 수 있다.

Description

후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물 및 그 제조 방법{BATCH-TYPE SEMICONDUCTOR PACKAGING STRUCTURES WITH BACK-DEPOSITED SHIELDING LAYER AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키징 구조물 및 그 제조 방법에 관한 것으로, 특히 후면 증착형 차폐층을 갖는 배치-타입의 반도체 패키징 구조물 및 그 제조 방법에 관한 것이다.
전자기 간섭 차폐 및 방열이 필요한 반도체 패키징 구조물의 경우, 일반적으로 반도체 패키징 구조물의 패키징 본체에 외부 금속층이 설치된다.
도 6A 내지 도 6E를 참조하면, 이는 반도체 패키징 구조물에 외부 금속층을 형성하는 방법을 도시한다. 도 6A 및 6B에 도시된 바와 같이, 우선 테이프(40)를 각각의 크기가 반도체 소자(50)의 크기보다 작은 복수의 개구(41)로 절단하고, 도 6C에 도시된 바와 같이, 반도체 소자(50) 바닥면의 솔더 볼(51)이 대응되는 개구(41)를 통과하되 반도체 소자(50)의 바닥면 둘레가 개구(41) 주변의 테이프(40)에 접착되도록, 복수의 반도체 소자(50)의 바닥면을 각각 상기 복수의 개구(41)에 정렬시키며; 이어서, 도 6E에 도시된 바와 같이 외부 금속층을 갖는 반도체 패키징 구조물(50')를 구성하기 위해, 도 6D에 도시된 바와 같이 금속 증착 공정을 통해 상기 복수의 반도체 소자(50) 및 테이프(40)에 금속층(52)을 형성한다.
도 6E에 도시된 바와 같이, 재차 테이프(40)로부터 상기 외부 금속층을 갖는 각각의 반도체 패키징 구조물(50')를 픽업하나, 상기 테이프(40) 상의 금속층(52)은 테이프(40)에 접착되고, 상기 반도체 패키징 구조물(50')의 금속층(52)과 동시에 성형되어 일체로 연결되므로, 상기 반도체 패키징 구조물(50')를 픽업한 후, 금속층(52)의 가장자리에는 금속 스크랩(521)이 연결되어 다시 추가 공정을 통해 상기 금속 스크랩(521)을 제거해야 하며; 이 밖에, 해당 제조 방법은 테이프(40)에 구멍을 형성해야 하므로 테이프(40) 재사용이 불가능한 등 문제점이 존재하여 제조 비용이 많이 든다.
도 7을 참조하면, 반도체 패키징 구조물(50')에 외부 금속층을 형성하는 다른 방법은 상기 테이프(40)에 구멍을 형성하지 않고 상기 복수의 반도체 소자(50)를 상기 테이프(40)에 직접 접착하여 금속 증착 공정을 수행하는 것을 제외하고는 전술한 제조 방법과 대체적으로 동일하다. 그러나, 반도체 소자(50) 바닥면의 솔더 볼(51)은 일정한 높이를 가지므로 테이프(40)와 상기 반도체 소자(50)의 바닥면 사이에 간극이 존재하게 되어 금속 증착 후, 상기 반도체 소자(50)의 바닥면에는 오버 플레이팅 상황이 발생되는데, 즉 상기 금속층 부분(522)은 상기 반도체 소자(50)의 바닥면 주연까지 연장된다. 해당 간극이 너무 크므로 상기 반도체 소자(50) 바닥면의 금속층 부분(522)은 상대적으로 큰 오버 플레이팅 면적을 가지며, 나아가 바닥면 부분의 솔더 볼(51)에 연결된다. 따라서, 이러한 공정은 테이프(40)에 구멍을 형성하는 비용을 절감할 수는 있으나 반도체 패키징 구조물(50')의 수율을 감소시키므로 추가로 개선할 필요가 있다.
상기 반도체 패키징 구조물에 외부 금속층을 형성하는 방법의 단점을 감안하여 본 발명의 주요 목적은 후면 증착형 차폐층을 갖는 새로운 배치-타입 반도체 패키징 구조물 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해 사용되는 주된 기술적 수단은 하기와 같다. 상기 외부 금속층을 갖는 배치-타입 반도체 패키징 구조물는, 접착제층을 포함하는 기판; 상기 기판의 접착제층에 접착되고 복수의 서브 프레임을 포함하는 그리드 프레임; 복수의 반도체 소자; 및 상기 복수의 반도체 소자의 본체의 제2 표면 내지 제6 표면 및 상기 그리드 프레임에 형성되는 금속층을 포함하고, 각각의 상기 반도체 소자는,
제1 표면 내지 제6 표면을 포함하고, 상기 제1 표면은 상기 기판의 접착제층을 향하며 접착제층과 제1 간격을 유지하고, 상기 제1 표면의 주연은 대응되는 서브 프레임과 제2 간격을 유지하되, 상기 제2 간격은 제1 간격보다 작은 본체; 및 상기 제1 표면에 형성되고 이와 대응되는 서브 프레임의 개구에 정렬되며 개구 내의 접착제층 부분에 접착되는 복수의 솔더 볼을 포함한다.
상기 설명으로부터, 본 발명은 주로 그리드 프레임을 상기 기판의 접착제층에 접착시킴으로써, 상기 반도체 소자의 제1표면의 주연까지 연장되는 금속층의 연장 범위를 효과적으로 감소시켜 금속층이 제1 표면의 솔더 볼에 연결되지 못하도록, 각각의 상기 반도체 소자에서 솔더 볼을 갖는 제1 표면의 주연과 상기 접착제층 사이의 거리를 거리를 두지 않을 정도로 단축시킴을 알 수 있다. 따라서, 본 발명의 기판은 구멍을 형성할 필요가 없고, 상기 기판과 그리드 프레임은 재사용이 가능하여 후면 증착형 차폐층을 성형하는 제조 비용을 효과적으로 절감할 수 있다.
상기 목적을 달성하기 위해 사용되는 주된 기술적 수단은 하기와 같다. 상기 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제조 방법은, (a) 접착성 기판을 제공하는 단계; (b) 복수의 서브 프레임을 포함한 그리드 프레임을 상기 접착성 기판에 접착하는 단계; (c) 솔더 볼이 형성된 제1 표면이 상기 접착성 기판을 향하도록 복수의 반도체 소자를 상기 복수의 서브 프레임에 각각 정렬한 후, 솔더 볼을 상기 접착성 기판에 접착시키되, 각각의 상기 반도체 소자의 제1 표면은 상기 접착성 기판과 제1 간격을 유지하고, 상기 제1 표면의 주연은 이에 대응되는 서브 프레임과 제2 간격을 유지하며, 상기 제2 간격은 제1 간격보다 작은 단계; (d) 상기 복수의 반도체 소자의 제2 표면 내지 제6 표면 및 상기 그리드 프레임에 함께 금속층을 형성하는 단계; 및 (e) 상기 접착성 기판에서 각각의 상기 반도체 소자를 픽업하는 단계를 포함한다.
상기 설명으로부터, 본 발명은 주로 그리드 프레임을 상기 접착성 기판에 접착시킴으로써, 각각의 상기 반도체 소자에서 솔더 볼을 갖는 제1 표면의 주연과 상기 접착제층 사이의 거리를 거리를 두지 않을 정도로 단축시켜 금속층 형성 단계에서, 상기 반도체 소자의 제1표면의 주연까지 연장되는 금속층의 연장 범위를 효과적으로 감소시켜 금속층이 제1 표면의 솔더 볼에 연결되지 못하도록 한다. 따라서, 본 발명에 따른 제조 방법에 사용되는 기판은 구멍을 형성할 필요가 없고, 상기 기판과 그리드 프레임은 재사용이 가능하여 후면 증착형 차폐층을 성형하는 제조 비용을 효과적으로 절감할 수 있다.
도 1A는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제1 실시예의 단면도이다.
도 1B는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제2 실시예의 단면도이다 .
도 1C는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제3 실시예의 단면도이다.
도 2는 본 발명에 따른 제조 방법에서 일 단계의 분해 사시도이다.
도 3은 본 발명에 따른 제조 방법에서 일 단계의 다른 분해 사시도이다.
도 4A는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제4 실시예의 단면도이다.
도 4B는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제5 실시예의 단면도이다.
도 4C는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제6 실시예의 단면도이다 .
도 5는 본 발명에 따른 제조 방법에서 일 단계의 또 다른 분해 사시도이다.
도 6A 내지 도 6E은 기존의 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제조 방법에서 상이한 단계의 단면도이다.
도 7은 기존의 다른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제조 방법에서 일 단계의 단면도이다.
본 발명은 주로 후면 증착형 차폐층을 갖는 반도체 패키징 구조물의 일괄 제조 및 그 제조 방법을 제안하는 바, 아래 여러 실시예 및 도면을 참조하여 본 발명의 기술적 내용을 자세히 설명한다.
우선 도 1A를 참조하면, 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제1 실시예로서, 기판(10), 그리드 프레임(20), 복수의 반도체 소자(30) 및 금속층(33)을 포함한다.
상기 기판(10)은 접착제층(11)을 포함하고; 본 실시예에서, 상기 기판(10)은 접착제층(11)을 포함하는 플렉시블 필름이거나 단면 테이프일 수도 있으나 이에 한정되지 않는다. 또한 도 2에 도시된 바와 같이, 상기 기판(10)과 접착제층(11)은 금속 프레임(12)에 고정된다.
상기 그리드 프레임(20)은 상기 기판(10)의 접착제층(11)에 접착되고 복수의 서브 프레임(21)을 포함하되; 각각의 상기 서브 프레임(21)은 개구(211)를 포함한다. 본 실시예에서, 가요성 금속판에 복수의 개구(211)가 형성되고, 도 2에 도시된 바와 같이, 상기 복수의 서브 프레임(21)을 구성하기 위해 상기 복수의 서브 프레임(21)은 일체로 성형되며, 또한 도 3에 도시된 바와 같이, 상기 가요성 금속판은 추가로 상기 금속 프레임(12')과 일체로 성형되나 모두 이에 한정되지 않는다. 본 실시예의 가요성 금속판은 고열 공정에서 상기 기판이 과도하게 변형되는 것을 방지할 수 있으며, 상기 그리드 프레임은 "foil pizza"로도 지칭된다.
상기 복수의 반도체 소자(30)는 이에 대응되는 서브 프레임(21)의 개구(211)에 각각 정렬되어 개구(211) 내의 접착제층(11) 부분에 접착되며, 각각의 상기 반도체 소자(30)는 본체(31) 및 복수의 솔더 볼(32)을 포함한다. 여기서 상기 본체(31)는 제1 표면 내지 제6 표면을 구비하고, 상기 복수의 솔더 볼(32)은 상기 제1 표면(311), 즉 도 1A에 도시된 반도체 소자(30)의 바닥면에 형성된다. 또한, 각각의 상기 반도체 소자(30)는 제1 표면(311)에서 상기 접착제층(11)에 정렬되어 상기 제1 표면(311)의 솔더 볼(32)을 이에 대응되는 프레임의 개구(211) 내 접착제층(11) 부분에 접착시킨다. 이 경우, 상기 제1 표면(311)은 접착제층(11)과 제1 간격(d1)을 유지하고, 또한 각각의 상기 서브 프레임(21)의 개구(211) 크기는 상기 본체(31)의 크기보다 작으며, 각각의 상기 서브 프레임(21)의 두께는 제1 간격(d1)보다 작으므로, 상기 제1 표면(311)의 주연과 대응되는 서브 프레임(21)은 제2 간격(d2)을 유지하며 상기 제2 간격(d2)은 제1 간격(d1)보다 작다. 본 실시예에서, 상기 반도체 소자(30)의 본체(31)는 적어도 하나의 칩(301) 및 상기 칩(301)을 커버하는 봉지재층(302)을 포함한다.
상기 금속층(33)은 동일한 공정 단계를 통해 상기 복수의 반도체 소자(30) 본체(31)의 제2 표면 내지 제6 표면에서 상기 그리드 프레임(20), 즉 상기 봉지체(302)의 최상면 및 4개의 외측면 및 상기 그리드 프레임(20)에 형성된다.
상술한 본 발명의 외부 금속층(33)을 갖는 배치-타입 반도체 패키징 구조물는 각각의 상기 반도체 소자(30') 픽업 시, 상기 반도체 소자(30')의 제1 표면(311)의 주연이 서브 프레임(21)에 대응되므로 그들 사이의 제2 간격(d2)은 제1 간격(d1)보다 작다. 이에 따라 금속층(33)의 성형 과정에서 상기 금속층(33)이 상기 제1 표면(311)의 주연까지 연장되는 연장 범위를 감소시켜 상기 금속층(33)이 상기 제1 표면(311)이 솔더 볼(32)과 연결되지 않도록 보장한다. 또한, 각각의 상기 반도체 소자(30')의 금속층(33)과 상기 그리드 프레임(20)의 금속층(33)은 일체로 연결되나, 상기 그리드 프레임(20) 표면이 접착성을 구비하지 않으므로 각각의 상기 반도체 소자(30') 픽업 시, 제2 표면 내지 제6 표면의 금속층(33)은 그리드 프레임(20) 표면의 금속층(33)과 함께 당겨지지 않으므로 본 발명은 금속 스크랩을 제거하는 추가 단계가 필요 없다.
도 1B를 참조하면, 이는 본 발명에 따른 외부 금속층을 갖는 배치-타입 반도체 패키징 구조물의 제2 실시예로서, 본 실시예에 사용되는 그리드 프레임(20')을 제외하고는 제1 실시예와 대체적으로 동일하다. 도 1B에 도시된 바와 같이, 상기 그리드 프레임(20')의 두께(D2)는 상기 제1 간격(d1)과 실질적으로 동일한 바, 즉 상기 반도체 소자(30)의 제1 표면(311)의 주연에 대응되는 서브 프레임(21') 사이의 제2 간격은 0에 근접되므로, 제1 실시예에 비해 상기 금속층(33)이 상기 제1 표면(311) 주연까지 연장되는 연장 범위를 보다 효과적으로 감소시킬 수 있다.
또한 도 1C를 참조하면, 이는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제3 실시예로서, 본 실시예에 사용되는 그리드 프레임(20”)을 제외하고는 대체적으로 제1 실시예와 동일하다. 도 1C에 도시된 바와 같이, 상기 그리드 프레임(20”)의 두께(D3)는 상기 제1 간격(d1)보다 두꺼운 바, 즉 상기 반도체 소자(30)의 제1 표면(311)의 주연에 대응되는 서브 프레임(21”) 사이의 제2 간격은 0이다. 따라서, 제1 및 제2 실시예에 비해 상기 금속층(33)이 상기 제1 표면(311) 주연까지 연장되는 연장 범위를 보다 감소시킬 수 있다.
도 4A를 참조하면, 이는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제4 실시예로서, 본 실시예에 사용되는 그리드 프레임(20a)을 제외하고는 대체적으로 제1 실시예와 동일하다. 도 5와 함께 참조하면, 상기 그리드 프레임(20a)은 내열성 플라스틱 프레임이고, 각각의 서브 프레임(21a)의 폭은 도 1A에 도시된 서브 프레임(21)보다 작으며, 상기 서브 프레임(21a)의 두께는 제1 간격보다 얇다.
도 4B를 참조하면, 는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제5 실시예로서, 본 실시예의 그리드 프레임(20a')의 서브 프레임(21a')의 두께가 상기 제1 간격과 실질적으로 동일한 것을 제외하고는 대체적으로 제4 실시예와 동일하다.
도 4C를 참조하면, 이는 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제6 실시예로서, 본 실시예의 그리드 프레임(20a")의 서브 프레임(21a")의 두께가 상기 제1 간격보다 두꺼운 것을 제외하고는 대체적으로 제4 실시예와 동일하다.
아래 본 발명에 따른 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제조 방법을 추가로 설명한다. 도 1A 및 도 2에 도시된 바와 같이, 상기 제조 방법은 하기와 같은 단계 (a) 내지 단계 (e)를 포함한다.
상기 단계 (a)에서, 접착성 기판(10)을 제공한다. 즉 기판에는 접착제층(11)이 형성되고; 바람직하게, 상기 접착성 기판(10)은 단면 접착제일 수 있으며, 즉 상기 기판은 내열성 플렉시블 필름이고, 상기 단면 접착제는 금속 프레임(12)에 고정된다.
상기 단계 (b)에서, 그리드 프레임(20)을 상기 접착성 기판(10)에 접착시키되; 상기 그리드 프레임(20)은 복수의 서브 프레임(21)을 포함하고; 본 실시예에서, 상기 그리드 프레임(20)은 미리 성형된 금속 그리드 플레이트일 수 있거나, 도 5에 도시된 바와 같이, 상기 그리드 프레임(20a)은 내열성 접착 재료를 상기 접착성 기판(10)에 코팅하여 경화 후 형성된 것일 수 있다.
상기 단계 (c)에서, 솔더 볼(32)이 형성된 제1 표면(311)이 상기 접착성 기판(10)을 향하도록 복수의 반도체 소자(30)를 상기 복수의 서브 프레임(21)에 각각 정렬한 후, 솔더 볼(32)을 상기 접착성 기판(10)에 접착시키되; 도 1A 및 도 4A에 도시된 바와 같이, 각각의 상기 서브 프레임(21, 21a)의 두께는 각각의 상기 반도체 소자(30)의 제1 표면(311)과 상기 접착성 기판(10) 사이의 제1 간격보다 작으므로 상기 제1 표면(311)의 주연과 이에 대응되는 서브 프레임(21, 21a) 사이는 제2 간격을 유지하고, 상기 제2 간격은 제1 간격보다 작다. 또한 도 1B 및 도 4B를 참조하면, 각각의 상기 서브 프레임(21', 21a')의 두께는 상기 제1 간격과 실질적으로 동일할 수 있으므로 제2 간격은 0에 근접되며; 또한 도 1C 및 도 4C에 도시된 바와 같이, 각각의 상기 서브 프레임(21”, 21a")의 두께 역시 상기 제1 간격보다 클 수 있으므로 상기 제2 간격은 0에 근접된다.
상기 단계 (d)에서, 상기 복수의 반도체 소자(30)의 제2 표면 내지 제6 표면 및 상기 그리드 프레임(20)에 함께 금속층(33)을 형성하고; 본 실시예에서는 상기 금속층(33)을 형성하기 위해, 스퍼터링 공정, 스프레이 공정 또는 코팅 공정을 적용하여 금속 이온, 금속 분말, 액체 금속을 상기 복수의 반도체 소자(30)의 제2 표면 내지 제6 표면 및 상기 그리드 프레임(20)에 형성한다.
상기 단계 (e) 에서, 상기 접착성 기판(10)에서 각각의 상기 반도체 소자(30')를 픽업한다.
상기 단계에 대한 설명으로부터, 상기 금속층(33) 부분이 접착성을 구비하지 않는 표면의 그리드 프레임(20)에 형성되므로, 각각의 상기 반도체 소자(30') 픽업 시, 각각의 상기 반도체 소자(30')의 금속층(33) 부분이 그리드 프레임의 금속층(33) 부분에 대응되어 분리되기 쉬우며, 그리드 프레임은 각각의 상기 반도체 소자(30') 제1 표면(311)의 주연에 대응되어 상기 제1 표면(311)의 주연과 상기 접착성 기판(10) 사이의 간격을 단축시키고, 금속층(33) 형성 과정에서, 다량의 금속 이온, 금속 분말, 액체 금속이 상기 제1 표면(311) 가장자리에 축적 형성되는 것을 감소시킨다. 즉 상기 금속층(33)이 상기 제1 표면(311)의 주연까지 연장되는 연장 범위를 효과적으로 감소시켜 금속층(33)이 제1 표면(311)의 솔더 볼(32)에 연결되지 않도록 보장한다.
요약하면, 본 발명의 접착성 기판은 미리 구멍을 형성할 필요가 없으므로 재사용이 가능하고, 나아가 그리드 프레임을 사용하여 외부 금속층을 갖는 반도체 소자 픽업시 금속 스크랩의 발생을 방지하며 역시 재사용이 가능하여 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 공정 비용을 효과적으로 절감할 수 있다.
상기 설명은 본 발명의 예시 일 뿐, 본 발명을 어떠한 형태로도 한정하지 않는다. 본 발명은 실시예에 의해 상기와 같이 개시되었으나 본 발명을 한정하려는 의도가 아니며, 당업자라면 본 발명의 기술적 해결수단의 범위를 벗어나지 않으면서 전술한 기술적 내용을 이용하여 균등한 변화의 등가 실시예인 약간의 변경 또는 수정을 실시할 수 있으나, 본 발명의 기술적 해결수단에서 벗어나지 않으면서 내용은 본 발명에 기술적 본질에 따라 상기 실시예에 대해 이루어진 임의의 간단한 수정, 균등한 변경 및 수식은 여전히 본 발명의 기술적 해결수단의 범위에 속한다.
10: 기판 11: 접착제층 12, 12': 금속 프레임
20, 20', 20", 20a, 20a', 20a": 그리드 프레임
21, 21', 21", 21a, 21a', 21a": 서브 프레임
211: 개구 30, 30': 반도체 소자 301: 칩
302: 봉지체 31: 본체 311: 제1 표면
32: 솔더 볼 33: 금속층 40: 테이프
41: 개구 50, 50': 반도체 소자 51: 솔더 볼
52: 금속층 521: 금속 스크랩 522: 금속층 부분

Claims (10)

  1. 접착제층을 포함하는 기판;
    상기 기판의 접착제층에 접착되고 복수의 서브 프레임을 포함하는 그리드 프레임;
    복수의 반도체 소자; 및
    상기 복수의 반도체 소자의 본체의 제2 표면 내지 제6 표면 및 상기 그리드 프레임에 형성되는 금속층을 포함하고,
    각각의 상기 반도체 소자는,
    제1 표면 내지 제6 표면을 포함하고, 상기 제1 표면은 상기 기판의 접착제층을 향하며 접착제층과 제1 간격을 유지하고, 상기 제1 표면의 주연은 대응되는 서브 프레임과 제2 간격을 유지하되, 상기 제2 간격은 제1 간격보다 작은 본체; 및
    상기 제1 표면에 형성되고 이와 대응되는 서브 프레임의 개구에 정렬되며 개구 내의 접착제층 부분에 접착되는 복수의 솔더 볼을 포함하는 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물.
  2. 제1항에 있어서, 상기 기판은 플렉시블 필름인 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물.
  3. 제1항 또는 제2항에 있어서, 상기 그리드 프레임의 각각의 상기 서브 프레임의 두께는 상기 제1 간격보다 작거나 같은 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물.
  4. 제2항에 있어서, 상기 그리드 프레임의 각각의 상기 서브 프레임의 두께는 상기 제1 간격보다 큰 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물.
  5. 제1항에 있어서, 각각의 상기 그리드 프레임은 금속 그리드 플레이트인 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물.
  6. 제5항에 있어서, 상기 금속 그리드 플레이트는 상기 기판의 고정 금속 프레임에 일체로 성형되는 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물.
  7. 제1항에 있어서, 각각의 상기 그리드 프레임은 내열성 플라스틱 프레임인 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물.
  8. (a) 접착성 기판을 제공하는 단계;
    (b) 복수의 서브 프레임을 포함한 그리드 프레임을 상기 접착성 기판에 접착하는 단계;
    (c) 솔더 볼이 형성된 제1 표면이 상기 접착성 기판을 향하도록 복수의 반도체 소자를 상기 복수의 서브 프레임에 각각 정렬한 후, 솔더 볼을 상기 접착성 기판에 접착시키되, 각각의 상기 반도체 소자의 제1 표면은 상기 접착성 기판과 제1 간격을 유지하고, 상기 제1 표면의 주연은 이에 대응되는 서브 프레임과 제2 간격을 유지하며, 상기 제2 간격은 제1 간격보다 작은 단계;
    (d) 상기 복수의 반도체 소자의 제2 표면 내지 제6 표면 및 상기 그리드 프레임에 함께 금속층을 형성하는 단계; 및
    (e) 상기 접착성 기판에서 각각의 상기 반도체 소자를 픽업하는 단계를 포함하는 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제조 방법.
  9. 제8항에 있어서, 단계 (d)에서, 스퍼터링 또는 스프레이 방식으로 상기 금속층을 성형하는 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제조 방법.
  10. 제8항에 있어서, 단계 (b)에서, 상기 그리드 프레임은 미리 제조된 금속 그리드 플레이트로서, 상기 접착성 기판에 직접 접착되거나; 또는
    단계 (b)에서, 상기 그리드 프레임은 내열성 접착제에 의해 상기 접착성 기판에 코팅되어 내열성 플라스틱 프레임을 형성하는 후면 증착형 차폐층을 갖는 배치-타입 반도체 패키징 구조물의 제조 방법.
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* Cited by examiner, † Cited by third party
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DE19806818C1 (de) * 1998-02-18 1999-11-04 Siemens Matsushita Components Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines mit akustischen Oberflächenwllen arbeitenden OFW-Bauelements
US20100270668A1 (en) * 2009-04-28 2010-10-28 Wafer-Level Packaging Portfolio Llc Dual Interconnection in Stacked Memory and Controller Module
DE102010054782A1 (de) * 2010-12-16 2012-06-21 Epcos Ag Gehäustes elektrisches Bauelement
JP6757213B2 (ja) * 2016-09-13 2020-09-16 太陽誘電株式会社 半導体装置の製造方法
JP2018067597A (ja) * 2016-10-18 2018-04-26 株式会社村田製作所 回路モジュールの製造方法および成膜装置
JP6971826B2 (ja) * 2017-12-18 2021-11-24 新光電気工業株式会社 固体撮像装置及びその製造方法
TWI688121B (zh) * 2018-08-24 2020-03-11 隆達電子股份有限公司 發光二極體結構
US10923365B2 (en) * 2018-10-28 2021-02-16 Richwave Technology Corp. Connection structure and method for forming the same

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