KR20230051367A - 반도체 패키지 - Google Patents

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KR20230051367A
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KR
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connection
redistribution
passive element
semiconductor package
disposed
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KR1020210134153A
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이정현
박환필
심종보
이은수
이장우
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 서로 대향하는 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 재배선 구조물; 상기 재배선 구조물의 상기 제1 면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩; 상기 재배선 구조물의 상기 제1 면 상에서 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재; 상기 재배선 구조물의 상기 제2 면 상에 배치되며, 상기 제2 면을 마주하며 접속 단자가 배치된 접속면, 상기 접속면의 반대에 위치한 비접속면, 및 상기 접속면과 상기 비접속면 사이의 측면을 갖는 수동 소자; 상기 재배선 구조물의 상기 제2 면 상에 상기 수동 소자와 인접하게 배치되며, 상기 재배선층에 전기적으로 연결된 연결 범프; 및 상기 연결 범프와 이격되며, 상기 수동 소자의 상기 접속면, 상기 비접속면, 및 상기 측면 각각의 적어도 일부를 덮는 밀봉재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
고성능 반도체 칩이 내장된 반도체 패키지의 경우, 고주파 대역에서 발생하는 전압 노이즈에 의해 시스템의 오작동, 성능저하 등의 문제가 발생할 수 있다. 따라서, 전압 노이즈를 제거하여 반도체 패키지의 PI(Power Integrity) 특성을 향상시킬 수 있는 패키징 기술의 개발이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, PI 특성이 향상된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 서로 대향하는 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 재배선 구조물; 상기 재배선 구조물의 상기 제1 면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩; 상기 재배선 구조물의 상기 제1 면 상에서 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재; 상기 재배선 구조물의 상기 제2 면 상에 배치되며, 상기 제2 면을 마주하며 접속 단자가 배치된 접속면, 상기 접속면의 반대에 위치한 비접속면, 및 상기 접속면과 상기 비접속면 사이의 측면을 갖는 수동 소자; 상기 재배선 구조물의 상기 제2 면 상에 상기 수동 소자와 인접하게 배치되며, 상기 재배선층에 전기적으로 연결된 연결 범프; 및 상기 연결 범프와 이격되며, 상기 수동 소자의 상기 접속면, 상기 비접속면, 및 상기 측면 각각의 적어도 일부를 덮는 밀봉재를 포함하는 반도체 패키지를 제공한다.
또한, 서로 대향하는 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 재배선 구조물; 상기 재배선 구조물의 상기 제1 면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩; 상기 재배선 구조물의 상기 제2 면 상에 배치되며, 제1 접속 단자, 및 상기 제1 접속 단자를 상기 재배선층에 전기적으로 연결하는 제1 연결 부재를 포함하는 제1 수동 소자; 상기 재배선 구조물의 상기 제2 면 상에 배치되며, 제2 접속 단자, 및 상기 제2 접속 단자를 상기 재배선층에 전기적으로 연결하는 제2 연결 부재를 포함하는 제2 수동 소자; 및 상기 제1 수동 소자의 적어도 일부를 덮는 밀봉재를 포함하고, 상기 제1 수동 소자는 실리콘(Si) 커패시터를 포함하고, 상기 제2 수동 소자는 세라믹(Ceramic) 커패시터를 포함하는 반도체 패키지를 제공한다.
또한, 복수의 절연층들, 및 상기 복수의 절연층들 내에 배치된 복수의 재배선층들을 포함하고, 상기 복수의 절연층들 중 최상위 절연층에 의해 제공되는 제1 면 및 상기 복수의 절연층들 중 최하위 절연층에 의해 제공되는 제2 면을 갖는 재배선 구조물; 상기 재배선 구조물의 상기 제1 면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩; 상기 재배선 구조물의 상기 제2 면 상에 배치되며, 상기 제2 면을 마주하며 접속 단자가 배치된 접속면, 및 상기 접속면의 반대에 위치한 비접속면을 갖는 수동 소자; 및 상기 수동 소자의 상기 비접속면의 적어도 일부를 덮는 밀봉재를 포함하고, 상기 최하위 절연층은 상기 제2 면으로부터 리세스된 트렌치를 가지며, 상기 밀봉재는 상기 트렌치 내로 연장되는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 수동 소자를 봉합하는 밀봉재를 도입함으로써, 수동 소자의 손상을 방지하고 PI 특성이 향상된 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 1b는 도 1a의 'A' 영역을 도시하는 부분 확대도이고, 도 1c는 도 1b에 도시된 부분을 포함한 반도체 패키지(100A)의 하면의 일부를 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 4b는 도 4a의 'B' 영역을 도시하는 부분 확대도이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이고, 도 5b는 도 5a의 반도체 패키지의 하면을 도시하는 평면도이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 패키지의 변형 예를 도시하는 부분 확대도이고, 도 6b는 도 6a의 반도체 패키지의 하면을 도시하는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 도시하는 단면도이고, 도 1b는 도 1a의 'A' 영역을 도시하는 부분 확대도이고, 도 1c는 도 1b에 도시된 부분을 포함한 반도체 패키지(100A)의 하면의 일부를 도시하는 평면도이다. 도 1b는 도 1c의 I-I' 선의 절단면을 도시한다.
도 1a 내지 1c를 참조하면, 일 실시예의 반도체 패키지(100A)는 재배선 구조물(110), 반도체 칩(120), 수동 소자(160), 및 밀봉재(166)를 포함할 수 있다. 실시예에 따라서, 일 실시예의 반도체 패키지(100A)는 봉합재(150) 및 연결 범프(170)를 더 포함할 수 있다. 본 발명은 적어도 하나의 수동 소자(160)를 재배선 구조물(110)의 일면에 표면 실장하여 반도체 패키지(100A)의 SI(Signal Integrity) 및/또는 PI(Power Integrity) 특성을 향상시킬 수 있다. 또한, 수동 소자(160)의 노출면을 덮는 밀봉재(166)를 도입함으로써, 수동 소자(160)의 손상을 방지하고 반도체 패키지(100A)의 신뢰성을 개선할 수 있다.
재배선 구조물(110)은 반도체 칩(120)이 실장되는 지지 기판으로서, 반도체 칩(120)의 접속 패드(121)를 재배선하는 패키지용 기판일 수 있다. 패키지용 기판은 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함할 수 있다. 일례로, 재배선 구조물(110)은 서로 대향하는 제1 면(S1) 및 제2 면(S2)을 가지며, 절연층(111), 재배선층(112), 및 재배선 비아(113)을 포함할 수 있다.
절연층(111)은 절연성 수지를 포함할 수 있다. 절연성 수지는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)가 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF, FR-4, BT, 또는 PID(Photo-Imageable Dielectric)와 같은 감광성 수지를 포함할 수 있다. 절연층(111)은 수직 방향(Z축 방향)으로 적층된 복수의 절연층들(111)을 포함할 수 있다. 복수의 절연층들(111) 중 최상위 절연층(111b)은 제1 면(S1)을 제공하고, 최하위 절연층(111a)은 제2 면(S2)을 제공할 수 있다. 공정에 따라서 복수의 절연층들(111) 사이의 경계가 불분명할 수도 있다. 최하위의 위치한 절연층(111a) 및 최상위의 절연층(111b)은 재배선층(112)을 외부의 물리적/화학적 손상으로부터 보호하는 솔더 레지스트 층일 수 있다. 솔더 레지스트 층은, 절연 물질을 포하며, 예를 들어, 프리프레그, ABF, FR-4, BT, 또는 포토솔더레지스트(Photo Solder Resist, PSR)를 이용하여 형성될 수 있다. 또한, 설명의 편의를 위해서, 도면에는 5층의 절연층들(111)만이 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 실시예에 따라서, 도면에 도시된 것 보다 적어나 많은 수의 절연층(111)이 형성될 수 있다. 또한, 일례로, 복수의 절연층들(111) 중 가운데에 위치한 코어 절연층(111c)은 그 상부 및 하부에 적층된 절연층들(111)보다 두꺼울 수 있다. 코어 절연층(111c)은 기판의 강성을 향상시켜 기판의 휨을 억제할 수 있다. 코어 절연층(111c)은 예를 들어, 동박적층판(Copper Clad Laminate; CCL), 언클레드 동박적층판(Unclad CCL), 유리기판이나 세라믹 기판 등을 이용하여 형성될 수 있다. 실시예에 따라서, 하부 기판(110)은 코어 절연층(111c)을 포함하지 않을 수도 있다(도 7의 실시예 참조).
재배선층(112)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선층(112)은 예를 들어, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등이 송/수신되는 경로를 제공할 수 있다. 재배선층(112)은 복수의 절연층(111)들 상에 각각 배치되는 복수의 재배선층들(112)로 제공될 수 있다. 복수의 재배선층들(112)은, 재배선 비아(113)를 통해 서로 전기적으로 연결될 수 있다. 복수의 재배선층들(112) 중 최하위 및 최상위에 위치한 재배선층들(112)은 반도체 칩(120), 수동 소자(160), 및 연결 범프(170)가 실장되는 랜딩 패드를 포함할 수 있다. 랜딩 패드는 실장되는 대상에 따라서 서로 다른 피치를 갖도록 형성될 수 있다. 재배선층(112)의 층수는 절연층(111)의 층수에 따라서 결정될 수 있으며, 도면에 도시된 것보다 많거나 적은 수의 층을 포함할 수 있다.
재배선 비아(113)는 재배선층(112)에 전기적으로 연결되며, 신호용 비아, 그라운드용 비아, 및 파워용 비아를 포함할 수 있다. 재배선 비아(113)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선 비아(113)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아 형태를 가질 수 있다. 재배선 비아(113)는 재배선층(112)과 일체화된 형태일 수 있으나, 본 발명의 실시예들이 이에 한정되지는 않는다.
반도체 칩(120)은 재배선 구조물(110)의 제1 면(S1) 상에 배치되며, 재배선층(112)에 전기적으로 연결되는 접속 패드(121)를 포함할 수 있다. 반도체 칩(120)은 실리콘(Si), 게르마늄(Ge), 또는 갈륨비소(GaAs)를 포함하며 다양한 종류의 집적회로가 형성될 수 있다. 집적회로는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있다. 일례로, 반도체 칩(120)은 플립-칩 방식으로 재배선 구조물(110) 상에 실장될 수 있다. 반도체 칩(120)은 볼 또는 포스트 형태의 금속 범프를 통해 재배선층(112)에 연결될 수 있다. 일 예로, 반도체 칩(120)은 솔더 범프(125)를 통해서 재배선층(112)에 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라서, 반도체 칩(120)은 별도의 범프 없이 재배선층(112) 또는 배선비아(113)에 직접 연결될 수도 있고, 또는, 재배선 구조물(110) 상에 와이어 본딩 방식으로 실장될 수도 있다. 접속 패드(121)는 베어(bare) 칩의 패드(예를 들어, 알루미늄(Al) 패드)일 수 있으나, 실시예에 따라서, 패키지드(packaged) 칩의 패드(예를 들어, 구리(Cu) 패드)일 수도 있다.
봉합재(150)는 재배선 구조물(110)의 제1 면(S1) 상에서 반도체 칩(120)의 적어도 일부를 봉합할 수 있다. 봉합재(150)는 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그, ABF, FR-4, BT, EMC(Epoxy Molding Compound)를 포함할 수 있다. 봉합재(150)는 반도체 칩(120)과 재배선 구조물(110) 사이의 언더필 수지와 일체로 형성된 MUF(moled underfill) 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라서, 봉합재(150)는 반도체 칩(120) 하부의 언더필 수지가 구분되는 CUF(capillary underfill) 구조를 가질 수도 있다.
수동 소자(160)는 재배선 구조물(110)의 제2 면(S2) 상에 배치되며, 제2 면(S2)을 마주하며 접속 단자(161)가 배치된 접속면(160S1), 접속면(160S1)의 반대에 위치한 비접속면(160S2), 및 접속면(160S1)과 비접속면(160S2) 사이의 측면(160S3)을 가질 수 있다. 여기서, "비접속면"은 재배선 구조물(110)을 향하는 면의 반대에 위치하여 반도체 패키지의 외부로 노출되는 면을 지칭할 수 있다. 수동 소자(160)는 예를 들어, 커패시터(capacitor), 인덕터(inductor), 비즈(beads) 등을 포함할 수 있다. 본 발명은, 수동 소자(160)의 비접속면(160S2)을 덮는 밀봉재(166)를 도입함으로써, 외부 충격에 의한 수동 소자(160)의 손상을 방지할 수 있다.
밀봉재(166)는 봉합재(150)와 유사한 절연성 수지, 예를 들어, EMC 등을 포함할 수 있다. 밀봉재(166)는 연결 범프(170)와 이격되며, 수동 소자(160)와 연결 범프(170)를 서로 전기적으로 절연시킬 수 있다. 밀봉재(166)는 제2 면(S2)에 수직한 방향(Z축 방향)으로 연결 범프(170)의 최대 높이(H1)보다 작은 최대 높이(H2)를 가질 수 있다. 밀봉재(166)는 수동 소자(16)의 접속면(160S1) 및 비접속면(160S2) 각각의 전체를 덮을 수 있다. 따라서, 수동 소자(160)의 비접속면(160S2)은 밀봉재(166)로부터 노출되지 않을 수 있다. 비접속면(160S2)을 덮는 밀봉재(166)의 두께(H3)는 약 1㎛ 이상, 예를 들어, 약 1㎛ 내지 약 7㎛ 등의 범위일 수 있다. 비접속면(160S2)을 덮는 밀봉재(166)의 두께(H3)가 약 1㎛ 미만인 경우, 비접속면(160S2)의 적어도 일부가 밀봉재(166)로부터 노출되어 밀봉재(166)에 의한 수동 소자(160)의 보호 효과가 저하될 수 있다. 비접속면(160S2)을 덮는 밀봉재(166)의 두께(H3)가 약 7㎛를 초과한 경우, 밀봉재(166)가 오버 플로우(over flow)될 수 있다. 일례로, 밀봉재(160)는 비접속면(160S2)과 동일한 방향을 향하는 둥근면(166RS)을 가질 수 있고, 수동 소자(160)의 접속면(160S1), 비접속면(160S2), 및 측면(160S3) 각각의 적어도 일부를 덮을 수 있다.
실시예에 따라서, 복수의 수동 소자들(160) 중 일부의 수동 소자(160a)만 밀봉재(166)에 의해 커버될 수 있다. 예를 들어, 밀봉재(166)는 제1 수동 소자(160a) 및 제2 수동 소자(160b) 중 상대적으로 외부 충격에 취약한 수동 소자, 예를 들어, 제1 수동 소자(160a)만을 봉합할 수 있다. 일례로, 제1 수동 소자(160a)는 높은 전기용량을 갖는 칩 형태의 실리콘(Si) 커패시터이고, 제2 수동 소자(160b)는 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 세라믹(Ceramic) 커패시터를 포함할 수 있다. 제1 수동 소자(160a)는 제1 접속 단자(161a), 및 제1 접속 단자(161a)를 재배선층(112)에 전기적으로 연결하는 제1 연결 부재(165a)를 포함하고, 제2 수동 소자(160b)는 제2 접속 단자(161b), 및 제2 접속 단자(161b)를 재배선층(112)에 전기적으로 연결하는 제2 연결 부재(165b)를 포함할 수 있다. 일례로, 제1 연결 부재(165b)는 제1 접속 단자(161a)와 접하는 제1 필라(pillar)부(162a), 및 제1 필라부(162a)와 재배선층(112)을 연결하는 제1 솔더(solder)부(163a)를 포함할 수 있다. 제2 연결 부재(165b)는 제2 접속 단자(161b) 및 재배선층(112)과 접하는 제2 솔더부(163b)를 포함할 수 있다. 밀봉재(166)는 제1 수동 소자(160a)의 적어도 일부, 예를 들어, 비접속면(160S2)을 덮으며, 제2 수동 소자(160b)와 이격될 수 있다. 최하위의 재배선층(112)은 제1 연결 부재(165a)와 접하는 제1 패드(P1), 및 제2 연결 부재(165b)와 접하는 제2 패드(P2)를 포함하고, 제1 패드(P1)는 제2 면(S2)에 평행한 방향(예, X축 방향)으로 제2 패드(P2)의 폭보다 작은 폭을 가질 수 있다. 이와 같이, 본 발명은, 복수의 수동 소자들(160a, 160b) 중 일부의 수동 소자(160a)만을 선택적으로 밀봉함으로써, 공정 시간을 단축하고 보다 효율적으로 수동 소자들(160a, 160b)의 신뢰성을 확보할 수 있다.
연결 범프(170)는 재배선 구조물(110)의 제2 면(S2) 상에 수동 소자(160)와 인접하게 배치되며, 재배선층(112)에 전기적으로 연결될 수 있다. 연결 범프(160)는 반도체 패키지(100A)를 외부 장치와 물리적 및/또는 전기적으로 연결할 수 있다. 연결 범프(160)는 도전성 물질을 포함하며, 볼(ball), 핀(pin), 또는 리드(lead) 형태를 가질 수 있다. 예를 들어, 연결 범프(160)는 솔더볼(solder ball)일 수 있다. 연결 범프(170)는 제2 면(S2)에 수직한 방향(Z축 방향)으로 밀봉재(166)의 최대 높이(H2)보다 큰 최대 높이(H1)를 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(100Aa)의 변형 예를 도시하는 부분 확대도이다. 도 2는 변형 예의 반도체 패키지(100Aa)에서 도 1b에 대응하는 영역을 도시한다.
도 2를 참조하면, 변형 예에 따른 반도체 패키지(100Aa)는 수동 소자(160)의 측면(160S3)의 적어도 일부가 밀봉재(166)로부터 노출된 것을 제외하고, 도 1a 내지 1c를 참조하여 설명한 것과 동일하거나 유사한 특징을 가지므로 중복되는 설명은 생략한다. 일례로, 밀봉재(166)는 수동 소자(160)의 접속면(160S1) 및 적어도 일부의 측면(160S3)을 덮는 제1 영역(166a), 및 수동 소자(160)의 비접속면(160S2)을 덮는 제2 영역(166b)을 포함하고, 제1 영역(166a) 및 제2 영역(166b)은 서로 이격될 수 있다. 제1 영역(166a) 및 제2 영역(166b)은 서로 동일한 물질을 포함할 수 있으나, 실시예에 따라서, 서로 다른 물질을 포함할 수도 있다. 이 경우에도, 밀봉재(166)는 수동 소자(160)의 비접속면(160S2) 전체를 커버하도록 형성될 수 있다. 비접속면(160S2)을 덮는 밀봉재(166)의 두께는 약 1㎛ 이상, 예를 들어, 약 1㎛ 내지 약 4㎛, 또는 약 1㎛ 내지 약 3㎛의 범위일 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지(100Ab)의 변형 예를 도시하는 부분 확대도이다. 도 3은 변형 예의 반도체 패키지(100Ab)에서 도 1b에 대응하는 영역을 도시한다.
도 3을 참조하면, 변형 예에 따른 반도체 패키지(100Ab)는 수동 소자(160)의 비접속면(160S2)을 덮는 밀봉재(166)의 일부가 평탄화된 것을 제외하고 도 1a 내지 2를 참조하여 설명한 것과 동일하거나 유사한 특징을 가지므로 중복되는 설명은 생략한다. 본 변형 예에서, 밀봉재(166)는 비접속면(160S2)과 동일한 방향을 향하는 평탄면(166FS)을 가질 수 있다. 평탄면(166FS)은 밀봉재(166)를 형성한 이후 밀링(milling) 공정을 수행하여 형성될 수 있다. 밀링 공정에 의해서 비접속면(160S2)을 덮는 밀봉재(166)의 두께는 약 1㎛ 미만으로 작아질 수 있으나, 밀링 공정은 수동 소자의 비접속면(160S2)이 노출되지 않도록 수행될 수 있다. 본 변형 예에 따르면, 밀봉재(166)의 전체 높이가 감소되므로, 연결 범프(170)의 높이 및 피치(pitch)를 보다 작게 형성할 수 있다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 도시하는 단면도이고, 도 4b는 도 4a의 'B' 영역을 도시하는 부분 확대도이다.
도 4a 및 4b를 참조하면, 일 실시예의 반도체 패키지(100B)는 재배선 구조물(110)의 제2 면(S2)에 밀봉재(166)가 충진되는 트렌치(TR)을 갖는 것을 제외하고, 도 1a 내지 3을 참조하여 설명한 것과 동일하거나 유사한 특징을 가지므로, 중복되는 설명은 생략한다. 예를 들어, 재배선 구조물(110)의 최하위 절연층(111a)은 제2 면(S2)으로부터 리세스된 트렌치(TR)을 가질 수 있다. 트렌치(TR)는 밀봉재(166)의 충진 공간을 제공함으로써, 밀봉재(166)의 오버 플로우를 방지할 수 있다. 따라서, 밀봉재(166)의 적어도 일부는 트렌치(TR)의 내부로 연장될 수 있다. 트렌치(TR)는 재배선층(112) 또는 수동 소자(160)가 실잘되는 랜딩 패드(P1)의 적어도 일부를 최하위 절연층(111a)으로부터 노출시키도록 형성될 수 있다. 일례로, 최하위 절연층(111a)은 PSR로 이루어진 솔더 레지스트층이며, 트렌치(TR)는 포토 리소그래피 공정을 이용하여 형성될 수 있다. 또한, 트렌치(TR)는 PSR외의 물질(예, 프리프레그)로 이루어진 절연층(111)을 노출시켜, 밀봉재(166)의 접합력을 개선할 수 있다. 예를 들어, 트렌치(TR)는 최하위 절연층(111a)의 위에 배치된 절연층(111)의 적어도 일부를 노출시키도록 형성되며, 밀봉재(166)는 트렌치(TR)에 의해 노출된 적어도 일부의 절연층(111)과 직접 접촉될 수 있다. 트렌치(TR)의 형태는 도면에 도시된 형태에 제한되지 않으며 다양하게 변형될 수 있다(도 5a 내지 6b의 실시예 참조).
도 5a는 본 발명의 일 실시예에 따른 반도체 패키지(100Ba)의 변형 예를 도시하는 부분 확대도이고, 도 5b는 도 5a의 반도체 패키지(100Ba)의 하면을 도시하는 평면도이다. 도 5a는 변형 예의 반도체 패키지(100Ba)에서 도 4b에 대응하는 영역 및 도 5b의 II-II' 선의 절단면을 도시한다.
도 5a 및 5b를 참조하면, 변형 예에 따른 반도체 패키지(100Ba)는 밀봉재(166)의 오버 플로우를 방지할 수 있는 확장 영역(EA)을 갖는 것을 제외하고, 도 4a 및 4b를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 본 변형 예의 트렌치(TR)는 일 방향으로 확장된 확장 영역(EA)을 가질 수 있다. 예를 들어, 트렌치(TR)는 제1 수동 소자(160a)의 제1 측면(160S3a)을 마주보는 제1 모서리(TRa) 및 제1 수동 소자(160a)의 제2 측면(160S3b)을 마주보는 제2 모서리(TRb)를 가지며, 제2 모서리(TRb)와 제2 측면(160S3b) 사이의 제2 폭(W2)은 제1 모서리(TRa)와 제1 측면(160S3a) 사이의 제1 폭(W1)보다 클 수 있다. 확장 영역(EA)의 적어도 일부는 밀봉재(166)에 의해 채워질 수 있다. 확장 영역(EA)은 밀봉재(166)의 오버 플로우를 효과적으로 억제하므로, 밀봉재(166)를 보다 안정적으로 형성할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 반도체 패키지(100Bb)의 변형 예를 도시하는 부분 확대도이고, 도 6b는 도 6a의 반도체 패키지(100Bb)의 하면을 도시하는 평면도이다. 도 6a는 변형 예의 반도체 패키지(100Bb)에서 도 4b에 대응하는 영역 및 도 6b의 III-III' 선의 절단면을 도시한다.
도 6a 및 6b를 참조하면, 변형 예에 따른 반도체 패키지(100Bb)는 트렌치(TR)가 수동 소자(160)의 일측에 형성된 것을 제외하고, 도 4a 및 4b를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 본 변형 예의 트렌치(TR)는 수동 소자(160)가 실장된 재배선층(112) 또는 제1 패드(P1)를 노출시키지 않도록 형성되어, 재배선층(112)을 보호하는 동시에 밀봉재(166)의 오버 플로우를 억제할 수 있다. 예를 들어, 트렌치(TR)는 제1 수동 소자(160a)의 제2 측면(160S3b)에 인접하고 제1 접속 단자들(161a)과 이격되도록 형성될 수 있다. 이 경우에도, 트렌치(TR)는 최하위 절연층(111a)의 위에 배치된 절연층(111)(예, 프리프레그)의 적어도 일부를 노출시키도록 형성될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 도시하는 단면도이다.
도 7을 참조하면, 일 실시예의 반도체 패키지(100C)는 반도체 칩(120)과 재배선 구조물(110)의 사이에 별도의 연결부재, 예를 들어, 도 1a의 솔더 범프(125) 없이 접속 패드(121)와 재배선 비아(113)가 직접 연결될 수 있다. 이러한 구조는, 임시 캐리어 상에서 봉합재(150)를 이용하여 반도체 칩(120)을 봉합한 후, 임시 캐리어가 제거된 반도체 칩(120)과 봉합재(150)의 하면에 직접 절연층(111), 재배선층(112), 및 재배선 비아(113)를 형성하여 구현될 수 있다. 따라서, 반도체 칩(120)의 접속 패드(121)는 재배선 비아(113)와 직접 접촉할 수 있고, 재배선 비아(113)는 제1 면(S1)을 향해서 폭이 좁아지도록 측면이 테이퍼진 형상을 가질 수 있다. 본 실시예에 따르면, 반도체 패키지(100C)의 전체 두께를 줄이고, 반도체 칩(120)과 재배선층(112)(또는 재배선 비아(113))의 접속 신뢰성을 개선할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(1000)를 도시하는 단면도이다.
도 8을 참조하면, 일 실시예의 반도체 패키지(1000)는 제1 패키지(100) 및 제2 패키지(200)를 포함할 수 있다. 제1 패키지(100)는 인터포저 기판(130) 및 연결 구조체(140)를 더 포함하는 것을 제외하고 도 1a 내지 7을 참조하여 설명한 반도체 패키지들(100A, 100Aa, 100Ab, 100B, 100Ba, 100Bb, 100C)과 동일하거나 유사한 특징을 가지는 것으로 이해될 수 있다.
인터포저 기판(130)은 제1 패키지(100)의 상부 또는 후면에 재배선 층을 제공하는 재배선 기판으로서, 패키지 온 패키지 구조에서 하부 패키지와 상부 패키지의 사이에 위치할 수 있다. 인터포저 기판(130)은 반도체 칩(120) 상에 배치되고, 상부 절연층(131), 상부 배선층(132), 및 배선 비아(133)를 포함할 수 있다. 상부 절연층(131), 상부 배선층(132), 및 배선 비아(133)는 상술한 재배선 구조물(110)의 절연층(111), 재배선층(112), 및 재배선 비아(113)와 동일하거나 유사한 특징을 가지므로, 중복되는 설명은 생략한다. 상부 절연층(131) 역시 복수의 절연층들로 제공될 수 있다. 최상위 상부 절연층(131)은 상부 배선층(132)의 적어도 일부를 노출시키는 개구부들을 포함할 수 있다.
연결 구조체(140)는 재배선 구조물(110)과 인터포저 기판(130)의 사이에 배치되어, 재배선 구조물(110)과 인터포저 기판(130)을 전기적으로 연결할 수 있다. 연결 구조체(140)는 재배선 구조물(110)과 인터포저 기판(130)의 사이에서 수직 방향(Z축 방향)으로 연장되어, 재배선층(112) 및 상부 배선층(132)을 전기적으로 연결하는 수직 연결 경로를 제공할 수 있다. 연결 구조체(140)는 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb)이나 이들을 포함하는 합금(예를 들어, Sn-Ag-Cu) 등의 저융점 금속으로 이루어진 구형 또는 볼 형상을 가질 수 있다. 실시예에 따라서, 연결 구조체(140)의 내부에는 열가소성 수지, 열경화성 수지를 포함하는 고분자 물질 또는 솔더와 구별되는 금속 물질로 이루어진 코어 볼이 배치될 수 있다.
제2 패키지(200)는 재배선 기판(210), 제2 반도체 칩(220), 및 제2 봉합재(230)를 포함할 수 있다. 재배선 기판(210)은 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 하부패드(211) 및 상부패드(212)를 포함할 수 있다. 또한, 재배선 기판(210)은 하부패드(211) 및 상부패드(212)를 전기적으로 연결하는 재배선 회로(213)를 포함할 수 있다.
제2 반도체 칩(220)은 재배선 기판(210) 상에 와이어본딩 또는 플립칩 본딩 방식으로 실장될 수 있다. 예를 들어, 복수의 제2 반도체 칩들(220)은 재배선 기판(210)에 수직 방향으로 적층되고, 본딩 와이어(WB)에 의해 재배선 기판(210)의 상부 패드(212)에 전기적으로 연결될 수 있다. 일례로, 제2 반도체 칩(220)은 메모리 칩을 포함하고, 제1 패키지(100)의 제1 반도체 칩(120)은 AP칩을 포함할 수 있다.
제2 봉합재(230)는 제1 패키지(100)의 봉합재(150)와 동일하거나 유사한 재료를 포함할 수 있다. 제2 패키지(200)는 금속 범프(260)에 의해서 제1 패키지(100)와 물리적 및 전기적으로 연결될 수 있다. 금속 범프(260)는 재배선 기판(210)의 하부 패드(211)를 통하여 재배선 기판(210) 내부의 재배선 회로(213)와 전기적으로 연결될 수 있다. 금속 범프(260)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다.
일 실시예에 따른 반도체 패키지(1000)는 PI 및/또는 SI 특성이 개선된 제1 패키지(100)를 포함한다. 따라서, 본 발명의 일 실시예에 따르면, 신뢰성이 우수한 패키지 온 패키지 구조를 구현할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 재배선 구조물;
    상기 재배선 구조물의 상기 제1 면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩;
    상기 재배선 구조물의 상기 제1 면 상에서 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재;
    상기 재배선 구조물의 상기 제2 면 상에 배치되며, 상기 제2 면을 마주하며 접속 단자가 배치된 접속면, 상기 접속면의 반대에 위치한 비접속면, 및 상기 접속면과 상기 비접속면 사이의 측면을 갖는 수동 소자;
    상기 재배선 구조물의 상기 제2 면 상에 상기 수동 소자와 인접하게 배치되며, 상기 재배선층에 전기적으로 연결된 연결 범프; 및
    상기 연결 범프와 이격되며, 상기 수동 소자의 상기 접속면, 상기 비접속면, 및 상기 측면 각각의 적어도 일부를 덮는 밀봉재를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 밀봉재는 상기 수동 소자의 상기 접속면 및 상기 비접속면 각각의 전체를 덮는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 밀봉재는 상기 비접속면과 동일한 방향을 향하는 둥근면을 갖는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 밀봉재는 상기 수동 소자의 상기 접속면 및 적어도 일부의 상기 측면을 덮는 제1 영역, 및 상기 수동 소자의 상기 비접속면을 덮는 제2 영역을 포함하고,
    상기 제1 영역 및 상기 제2 영역은 서로 이격되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 밀봉재는 상기 비접속면과 동일한 방향을 향하는 평탄면을 갖는 반도체 패키지.
  6. 서로 대향하는 제1 면 및 제2 면을 가지며, 재배선층을 포함하는 재배선 구조물;
    상기 재배선 구조물의 상기 제1 면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩;
    상기 재배선 구조물의 상기 제2 면 상에 배치되며, 제1 접속 단자, 및 상기 제1 접속 단자를 상기 재배선층에 전기적으로 연결하는 제1 연결 부재를 포함하는 제1 수동 소자;
    상기 재배선 구조물의 상기 제2 면 상에 배치되며, 제2 접속 단자, 및 상기 제2 접속 단자를 상기 재배선층에 전기적으로 연결하는 제2 연결 부재를 포함하는 제2 수동 소자; 및
    상기 제1 수동 소자의 적어도 일부를 덮는 밀봉재를 포함하고,
    상기 제1 수동 소자는 실리콘(Si) 커패시터를 포함하고,
    상기 제2 수동 소자는 세라믹(Ceramic) 커패시터를 포함하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 밀봉재는 상기 제2 수동 소자와 이격되는 반도체 패키지.
  8. 제6 항에 있어서,
    상기 제1 연결 부재는 상기 제1 접속 단자에 접하는 제1 필라부, 및 상기 제1 필라부와 상기 재배선층과 접하는 제1 솔더부를 포함하며,
    상기 제2 연결 부재는 상기 제2 접속 단자 및 상기 재배선층과 접하는 제2 솔더부를 포함하는 반도체 패키지.
  9. 제6 항에 있어서,
    상기 재배선층은 상기 제1 연결 부재와 접하는 제1 패드, 및 상기 제2 연결 부재와 접하는 제2 패드를 포함하고,
    상기 제1 패드는 상기 제2 면에 평행한 방향으로 상기 제2 패드의 폭보다 작은 폭을 갖는 반도체 패키지.
  10. 복수의 절연층들, 및 상기 복수의 절연층들 내에 배치된 복수의 재배선층들을 포함하고, 상기 복수의 절연층들 중 최상위 절연층에 의해 제공되는 제1 면 및 상기 복수의 절연층들 중 최하위 절연층에 의해 제공되는 제2 면을 갖는 재배선 구조물;
    상기 재배선 구조물의 상기 제1 면 상에 배치되며, 상기 재배선층에 전기적으로 연결된 반도체 칩;
    상기 재배선 구조물의 상기 제2 면 상에 배치되며, 상기 제2 면을 마주하며 접속 단자가 배치된 접속면, 및 상기 접속면의 반대에 위치한 비접속면을 갖는 수동 소자; 및
    상기 수동 소자의 상기 비접속면의 적어도 일부를 덮는 밀봉재를 포함하고,
    상기 최하위 절연층은 상기 제2 면으로부터 리세스된 트렌치를 가지며,
    상기 밀봉재는 상기 트렌치 내로 연장되는 반도체 패키지.
KR1020210134153A 2021-10-08 2021-10-08 반도체 패키지 KR20230051367A (ko)

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