KR20230041274A - 반도체 패키지 - Google Patents

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KR20230041274A
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layer
redistribution
pad
insulating layer
substrate
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박상천
김헌우
박성우
조차제
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 패키지 기판; 상기 패키지 기판 상에 배치되며, 상면 및 상기 상면의 반대에 위치한 하면을 갖는 절연층, 상기 상면 상에 배치되는 상부 패드, 상기 하면에 배치되는 하부 패드, 상기 상면 및 상기 하면의 사이에서 상기 절연층을 관통하여 상기 상부 패드 및 하부 패드를 전기적으로 연결하는 재배선 구조물을 포함하는 인터 포저(interposer) 기판; 상기 인터 포저 기판의 상부에 배치되며, 상기 상부 패드와 전기적으로 연결되는 반도체 칩; 및 상기 하부 패드의 하면에서 상기 하부 패드와 직접 접촉하는 연결 범프를 포함하되, 상기 재배선 구조물은 재배선층 및 상기 재배선층과 연결되는 재배선 비아를 포함하고, 상기 재배선층 및 상기 재배선 비아는 각각 금속 물질층 및 상기 금속 물질층의 측면 및 하면을 덮는 도금 시드(seed)층을 포함하며, 상기 하부 패드는 상기 도금 시드층과 직접 접촉하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 다양한 형태의 연결 범프를 통해서 메인 보드 등의 기판에 실장된다. 반도체 패키지와 기판 사이의 안정적인 전기적 연결을 위하여, 반도체 패키지의 재배선층과 연결 범프의 사이에 전극 패드가 배치된다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 양산성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예는, 패키지 기판; 상기 패키지 기판 상에 배치되며, 상면 및 상기 상면의 반대에 위치한 하면을 갖는 절연층, 상기 상면 상에 배치되는 상부 패드, 상기 하면에 배치되는 하부 패드, 상기 상면 및 상기 하면의 사이에서 상기 절연층을 관통하여 상기 상부 패드 및 하부 패드를 전기적으로 연결하는 재배선 구조물을 포함하는 인터 포저(interposer) 기판; 상기 인터 포저 기판의 상부에 배치되며, 상기 상부 패드와 전기적으로 연결되는 반도체 칩; 및 상기 하부 패드의 하면에서 상기 하부 패드와 직접 접촉하는 연결 범프를 포함하되, 상기 재배선 구조물은 재배선층 및 상기 재배선층과 연결되는 재배선 비아를 포함하고, 상기 재배선층 및 상기 재배선 비아는 각각 금속 물질층 및 상기 금속 물질층의 측면 및 하면을 덮는 도금 시드(seed)층을 포함하며, 상기 하부 패드는 상기 도금 시드층과 직접 접촉하는 반도체 패키지를 제공한다.
하부 패드의 하면에서 도금 시드층이 제거됨으로써, 연결 패드의 부착성이 향상되고, 신뢰성 및 양산성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 2는 도 1의 A부분의 확대도이다.
도 3은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이다.
도 4는 도 3의 B부분의 확대도이다.
도 5 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
특별히 다른 설명이 없는 한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1 및 도 2를 참조하여, 예시적인 실시예들에 따른 반도체 패키지에 대해 설명한다. 도 1은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이고, 도 2는 도 1의 A부분의 확대도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100A)는 패키지 기판(180), 패키지 기판(180) 상의 인터 포저(interposer) 기판(IP), 인터 포저 기판(IP) 상의 반도체 칩(120), 반도체 칩(120)을 인터 포저 기판(IP)과 연결하는 연결부(135), 반도체 칩(120)을 봉합하는 봉합층(130), 하부 패드(150)에 배치된 연결 범프(160)를 포함할 수 있다.
패키지 기판(180)은 바디의 하면에 배치된 기판 하부 패드(182), 바디의 상면에 배치된 기판 상부 패드(181), 및 기판 하부 패드(182) 및 기판 상부 패드(181)를 전기적으로 연결하는 재배선 회로(183)를 포함할 수 있다. 패키지 기판(180)은 인터 포저 기판(600)이 실장되는 지지 기판이며, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 패키지 기판(180)의 바디는 기판의 종류에 따라 다른 물질을 포함할 수 있다. 예를 들어, 패키지 기판(180)이 인쇄회로기판인 경우, 바디 동박 적층판 또는 동박 적층판의 단면이나 양면에 배선층을 추가로 적층한 형태일 수 있다. 패키지 기판(180)의 하면 및 상면에는 각각 솔더 레지스트층이 형성될 수 있다. 기판 상부 패드(181) 및 기판 상부 패드(182)와 재배선 회로(183)는 패키지 기판(180)의 상면과 하면을 연결하는 전기적 경로를 형성할 수 있다. 기판 상부 패드(181) 및 기판 상부 패드(182)와 재배선 회로(183)는 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다. 재배선 회로(183)는 다층의 재배선층과 이들을 연결하는 비아를 포함할 수 있다. 패키지 기판(180)의 하면 상에는 기판 하부 패드(182)와 연결된 외부 연결 단자(520)가 배치될 수 있다. 외부 연결 단자(520)는 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.
인터 포저 기판(IP)은 반도체 칩(120)과 패키지 기판(180) 사이에 배치되어, 반도체 칩(120)과 패키지 기판(180)을 전기적으로 연결할 수 있다. 인터 포저 기판(IP)은 패키지 기판(180)과 반도체 칩(120) 사이에서 입력 전기신호를 변환하거나 전달하기 위한 목적으로 사용될 수 있다. 따라서, 인터 포저 기판(IP)은 능동 소자나 수동 소자 등의 소자들을 포함하지 않을 수 있다.
인터 포저 기판(IP)은 절연층(111), 상부 패드(170), 하부 패드(150), 및 재배선 구조물(110)을 포함할 수 있다. 인터 포저 기판(IP)은 약 2.4㎛ 내지 약 10㎛의 두께(T)로 형성될 수 있다.
절연층(111)은 상면(S2) 및 하면(S1)을 가질 수 있으며, 복수의 층들이 적층된 구조로 이루어질 수 있다. 예를 들어, 절연층(111)은 제1 절연층(111A), 제1 절연층(111A) 상의 제2 절연층(111B) 및 제2 절연층(111B) 상의 제3 절연층(111C)을 포함할 수 있다. 일 실시예의 경우, 절연층(111)이 3개의 절연층들(111A, 111B, 111C)을 포함하는 것으로 도시하고 있으나, 이에 한정되지 않고, 2개 또는 4개 이상의 절연층들로 구성될 수 있다.
절연층(111)은 절연성 물질로 형성될 수 있다. 예를 들어, 절연층(111)은 SiO2, SiN 및 SiCN 중 적어도 하나를 포함할 수 있다. 실시예에 따라서, 절연층(111) 중 최하부 절연층 및 최상부 절연층(111)은 그 외의 절연층과 다른 물질로 형성되어 보호층의 역할을 수행할 수 있다. 예를 들어, 그 외의 절연층은 폴리 이미드 물질 또는 PBO(ploybenzoxazole)과 같은 폴리머를 포함할 수 있다. 일 실시예의 경우, 최하부 절연층인 제1 절연층(111A)과, 최상부 절연층인 제3 절연층(111C)은 폴리 이미드((Polyimide)) 또는 PBO(ploybenzoxazole)를 포함할 수 있으며, 제2 절연층(111B)은 SiO2 및 SiN 중 적어도 하나를 포함할 수 있다.
절연층(111)의 상면(S2)에는 상부 패드(170)가 배치될 수 있다. 상부 패드(170)는 차례로 적층되는 시드층(seed layer, 170S) 및 금속 물질층(170M)을 포함할 수 있다. 시드층(170S)은 상부 패드(170)의 형성을 위한 전기 도금 공정 시에, 도금 시드층으로 이용될 수 있다. 시드층(170S)은 금속 물질층(170M)과 동일한 물질을 포함할 수 있다. 예를 들어, 금속 물질층(170M)은 구리(Cu)를 포함할 수 있으며, 시드층(170S)은, 티타늄(Ti)을 포함하는 하부층 및 구리(Cu)를 포함하는 상부층의 다층 구조를 가질 수 있다. 상부 패드(170)의 폭은 하부 패드(150)의 폭보다 작을 수 있다.
절연층(111)의 하면(S1)에는 하부 패드(150)가 배치될 수 있다. 하부 패드(150)는 별도의 시드층이 없이 금속 물질만으로 이루어질 수 있다. 따라서, 하부 패드(150)의 상면, 측면 및 하면은 금속 물질이 노출될 수 있다. 금속 물질은 구리(Cu)를 포함할 수 있다. 하부 패드(150)의 상면은 재배선 구조물(110)의 하면(S1)과 직접 접하도록 배치될 수 있다. 일 실시예의 경우, 하부 패드(150)의 상면은 하부 재배선 비아(112A)의 시드층(112AS)과 직접 접하도록 배치될 수 있다. 하부 패드(150)의 하면은 연결 범프(160)와 직접 접하도록 배치될 수 있다.
재배선 구조물(110)은 상부 패드(170)와 하부 패드(150)의 사이를 전기적으로 연결할 수 있으며, 절연층(111)을 관통하여 형성될 수 있다. 재배선 구조물(110)은 재배선층(113) 및 재배선 비아(112)를 포함할 수 있다. 재배선층(113) 및 재배선 비아(112) 중 적어도 하나는 이격되어 적층된 복수의 층으로 이루어질 수 있다. 절연층(111)이 복수의 층으로 이루어진 경우, 재배선층(113) 및 재배선 비아(112)는 각각 서로 다른 절연층을 관통하여 형성될 수 있다. 재배선층(113) 및 재배선 비아(112)는 반도체 칩(120)을 반도체 칩(120) 외측의 영역, 즉, 반도체 칩(120)과 z 방향으로 중첩되지 않는 영역까지 재배선할 수 있다. 재배선층(113) 및 재배선 비아(112)는 그라운드 패턴, 파워 패턴, 및 신호 패턴을 포함할 수 있다.
재배선층(113)은 x-y 평면 상에서 라인 형태로 배치될 수 있으며, z 방향을 따라 이격되어 적층된 복수의 층으로 이루어질 수도 있다. 재배선층(113)은 x-y 평면 상에서 라인 형태로 배치될 수 있다. 일 실시예의 재배선층(113)은 하나의 층으로 이루어진 경우를 예로 들어 설명한다. 재배선층(113)은 그라운드용 재배선층, 전력 전달용 재배선층, 및 신호 전달용 재배선층을 포함할 수 있다. 그라운드용 재배선층, 전력 전달용 재배선층, 및 신호 전달용 재배선층은 동일한 x-y 평면 상에서 영역을 나누어 배치될 수 있다.
재배선 비아(112)는 x-y 평면 상에서 이격된 복수의 비아들을 포함할 수 있으며, z 방향을 따라 이격되어 적층된 복수의 층으로 이루어질 수도 있다. 이 경우, 재배선 비아(112)의 직경은 인터 포저 기판(IP)의 상부로 갈수록 점점 감소할 수 있다. 일 실시예의 재배선 비아(112)는 재배선층(113)의 하부에 연결된 하부 재배선 비아(112) 및, 재배선층(113)의 상부에 연결된 상부 재배선 비아(112)를 포함하는 경우를 예로 들어 설명한다. 이 경우, 하부 재배선 비아(112A)의 직경(D1)은 상부 재배선 비아(112B)의 직경(D2) 보다 클 수 있다.
재배선 비아(112)는 하부를 향하며 폭이 좁아지도록 경사진 측면을 갖는 원통 형상을 가질 수 있다. 재배선 비아(112)는 내부가 도전성 물질로 완전히 충전된 필드(filled) 비아 구조로 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 재배선 비아(112)는 비아 홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아 형태를 가질 수도 있다.
재배선 비아(112)는 그라운드용 재배선 비아, 전력 전달용 재배선 비아, 및 신호 전달용 재배선 비아를 포함할 수 있다. 그라운드용 재배선 비아, 전력 전달용 재배선 비아, 및 신호 전달용 재배선 비아는 동일한 x-y 평면 상에서 영역을 나누어 배치될 수 있다. 또한, 그라운드용 재배선 비아, 전력 전달용 재배선 비아, 및 신호 전달용 재배선 비아 중 어느 한 종류의 재배선 비아의 직경은 다른 종류의 재배선 비아의 직경 보다 클 수 있다. 예를 들어, 전력 전달용 재배선 비아의 직경은 신호 전달용 재배선 비아의 직경 보다 클 수 있다.
재배선층(113) 및 재배선 비아(112A, 112B)는 각각 금속 물질층(113M, 112AM, 112BM) 및 금속 물질층(113M, 112AM, 112BM)의 측면 및 하면에 배치되는 시드층(113S, 112AS, 112BS)을 포함할 수 있다. 따라서, 도 2에 도시된 바와 같이, 시드층(113S, 112AS, 112BS)은 재배선층(113)의 측면 및 하면과, 재배선 비아(112A, 112B)의 측면 및 하면을 따라 연장될 수 있다. 시드층(113S, 112AS, 112BS)은 금속 물질층(113M, 112AM, 112BM)의 형성을 위한 전기 도금 공정 시에, 도금 시드층으로 이용될 수 있다. 재배선층(113) 및 재배선 비아(112)의 시드층(112AS, 112BS) 및 금속 물질층(112AM, 112BM)은, 상부 패드(170)의 시드층(117S) 및 금속 물질층(117M)과 동일한 물질을 포함할 수 있다. 시드층(113S, 112AS, 112BS)은 금속 물질층(113M, 112AM, 112BM)과 동일한 물질을 포함할 수 있다. 예를 들어, 금속 물질층(113M, 112AM, 112BM)은 구리(Cu)를 포함할 수 있으며, 시드층(113S, 112AS, 112BS)은, 티타늄(Ti)을 포함하는 하부층 및 구리(Cu)를 포함하는 상부층의 다층 구조를 가질 수 있다.
연결 범프(160)는 인터 포저 기판(IP)의 하면(S1) 상에서 하부 패드(150)와 전기적으로 연결될 수 있다. 연결 범프(160)를 통해 인터 포저 기판(IP)이 패키지 기판(180) 상에 적층될 수 있다. 연결 범프(160)는 하부 패드(150)를 통해 재배선 구조물(110)과 연결될 수 있다. 일 예에서, 하부 패드(150) 중 파워나 그라운드에 이용되는 일부의 하부 패드(150)는 통합되어 연결 범프(160)에 함께 연결됨으로써, 하부 패드(150)의 개수가 연결 범프(160)의 개수보다 많을 수 있다. 연결 범프(160)는 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있다. 연결 범프(160)는 예를 들어, 주석(Sn) 또는 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다.
반도체 칩(120)은, 인터 포저 기판(IP) 상에 배치되며, 하부의 접속 패드들(120P)을 포함할 수 있다. 반도체 칩(120)은 인터 포저 기판(IP) 상에 적어도 하나 배치될 수 있으며, 복수의 반도체 칩(120)이 배치된 경우, 복수의 반도체 칩(120)은 서로 동종 또는 이종의 반도체 칩일 수 있다. 일 실시예는, 인터 포저 기판(IP) 상에 하나의 반도체 칩(120)이 실장된 경우를 예로 들어 설명한다. 반도체 칩(120)은 인터 포저 기판(IP) 상의 상부 패드(170)에 플립-칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다. 반도체 칩(120)은, 접속 패드들(120P)이 배치된 하부에 위치하며 집적 회로(Integrated Circuit, IC)가 배치된 소자층을 포함할 수 있다. 반도체 칩(120)은 로직 반도체 칩 및/또는 메모리 반도체 칩을 포함할 수 있다. 로직 반도체 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙 처리 장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 메모리 반도체 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다.
반도체 칩(120)의 몸체부는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있으며, 접속 패드들(120P)은 텅스텐(W), 알루미늄(Al), 구리(Cu) 등과 같은 도전성 물질을 포함할 수 있다. 반도체 칩(120)의 하면 상에는 접속 패드들(120P)을 노출시키는 패시베이션층이 더 배치될 수 있다. 패시베이션층은 실리콘 산화막 및/또는 실리콘 질화막을 포함할 수 있다.
연결부들(135)은 반도체 칩(120)을 인터 포저 기판(IP)의 상부 패드(170)와 연결할 수 있다. 연결부들(135)은 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있다. 연결부들(135)은 예를 들어, 주석(Sn) 또는 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 실시예들에 따라, 반도체 칩(120)과 상부 패드(170)의 사이에서 연결부들(135)을 둘러싸는 언더필층이 더 배치될 수 있다. 다만, 실시예들에 따라, 반도체 칩(120)은 와이어 본딩(wire bonding) 방식으로 상부 패드(170)에 실장될 수도 있다.
봉합층(130)은 반도체 칩(120)을 봉합하여 보호할 수 있다. 봉합층(130)은 반도체 칩(120)의 측면들 및 상면을 덮도록 배치될 수 있으나, 이에 한정되지는 않는다. 봉합층(130)은 절연 물질을 포함할 수 있으며, 예컨대, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 무기필러 및/또는 유리섬유를 포함하는 프리프레그(prepreg), ABF, FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound), 또는 PID를 포함할 수 있다.
본 실시예에 의하면, 반도체 패키지(100A)의 인터 포저 기판(IP)은 실리콘(Si) 기판 및 실리콘 기판을 관통하는 비아 전극을 포함하지 않으므로, 실리콘 기판 및 관통 전극을 포함하는 인터 포저 기판(IP)에 비해, 아주 얇은 두께(T)로 형성될 수 있다. 또한, 제조 공정에서, 실리콘 기판을 박형하거나, 관통 전극을 노출하는 공정이 필요하지 않으므로, 실리콘 기판 및 관통 전극을 포함하는 인터 포저 기판(IP)에 비해, 제조 공정이 단순화되는 장점이 있다.
또한, 일 실시예의 반도체 패키지(100A)는 인터 포저 기판(IP)의 하부 패드(150)에 시드층이 없으므로, 금속 물질로 이루어진 하부 패드(150)에 연결 범프(160)가 직접 접촉될 수 있다. 따라서, 하부 패드(150)와 연결 범프(160) 사이의 부착성이 향상되고, 신뢰성 및 양산성이 향상될 수 있다.
도 3 및 도 4를 참조하여, 예시적인 실시예들에 따른 반도체 패키지에 대해 설명한다. 도 3은 예시적인 실시예들에 따른 반도체 패키지의 개략적인 단면도이고, 도 4는 도 2의 B부분의 확대도이다.
일 실시예의 반도체 패키지(100B)는 앞서 설명한 실시예의 반도체 패키지(100A)와 비교할 때, 반도체 칩(120)이 제1 반도체 칩(120)과 제2 반도체 칩(120)을 포함하며, 봉합층(130)이 제1 반도체 칩(120)과 제2 반도체 칩(120)의 상면을 덮지 않는 차이점이 있다. 또한, 일 실시예의 반도체 패키지(100B)의 재배선 비아는 전력 전달용 재배선 비아, 및 신호 전달용 재배선 비아를 포함하며, 전력 전달용 재배선 비아(112)의 직경이 신호 전달용 재배선 비아(112)의 직경 보다 큰 차이점이 있다. 그 외의 구성은 앞서 설명한 일 실시예와 동일한 구성이므로, 설명이 중복되는 것을 방지하기 위해, 구체적인 설명은 생략한다.
일 실시예의 반도체 패키지(100B)는 전력 전달용 재배선 비아, 및 신호 전달용 재배선 비아를 포함하며, 전력 전달용 재배선 비아(112)의 직경이 신호 전달용 재배선 비아(112)의 직경 보다 클 수 있다. 예를 들어, 전력 전달용 상부 재배선 비아(112B1)의 직경(D3)은 신호 전달용 상부 재배선 비아(112A2)의 직경(D5) 보다 클 수 있다. 또한, 전력 전달용 하부 재배선 비아(112A1)의 직경(D4)은 신호 전달용 하부 재배선 비아(112A2)의 직경(D6) 보다 클 수 있다.
따라서, 한정된 인터 포저 기판(IP)의 면적 내에서 전력 공급에 사용되는 재배선 비아의 단면적을 증가시킬 수 있다.
도 5 내지 도 19를 참조하여, 도 1 및 도 2에 도시된 패키지 기판의 제조방법에 대해 설명한다. 도 5 내지 도 19는 도 1 및 도 2에 도시된 패키지 기판의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 1 및 도 2에서 설명한 구성과 동일한 구성은 설명이 중복되는 것을 방지하기 위해, 구체적인 설명을 생략한다.
도 5를 참조하면, 반도체 기판(200)의 상면에 리세스(R)를 형성할 수 있다. 리세스(R)는, 앞서 설명한 도 1의 반도체 패키지(100A)의 하부 패드(150)를 형성하기 위한 것으로 이해될 수 있다. 일 실시예의 경우, 반도체 기판(200)은 실리콘(Si) 기판일 수 있다.
도 6을 참조하면, 반도체 기판(200)을 덮도록 시드층(210)을 형성하고, 전기 도금 공정으로 금속 물질을 채워 하부 패드(150)를 형성할 수 있다. 예를 들어, 하부 패드(150)는 구리(Cu)와 같은 금속 물질을 증착하여 형성할 수 있으며, 시드층(210)은, 티타늄(Ti)을 포함하는 하부층 및 구리(Cu)를 포함하는 상부층의 다층 구조를 가질 수 있다.
도 7을 참조하면, 반도체 기판(200)의 상면을 평탄화할 수 있다. 평탄화는 화학적 기계적 식각(Chemical Mechanical Polishing, CMP) 공정을 통해 수행될 수 있다. 반도체 기판(200)의 상면이 평탄화되면, 시드층(210) 및 하부 패드(150)가 각각 개별 단위로 분리될 수 있다.
도 8을 참조하면, 반도체 기판(200)의 상면 상에 절연층(111)을 형성하고, 패터닝하여, 절연층(111)을 관통하는 홀(H)을 형성할 수 있다.
절연층(111)은 절연성 물질로 형성될 수 있다. 예를 들어, 절연층(111)은 SiO2, SiN 및 SiCN 중 적어도 하나를 포함할 수 있다. 실시예에 따라서, 절연층(111)은 폴리 이미드 물질 또는 PBO(ploybenzoxazole)과 같은 폴리머를 포함할 수 있다. 홀(H)은 포토 리소그래피 공정 및 식각 공정에 의해 형성할 수 있으며, 하부에 배치된 하부 패드(150)의 상면을 노출시키도록 형성될 수 있다.
도 9를 참조하면, 절연층(111)을 덮도록 시드층(112AS)을 형성하고, 전기 도금 공정으로 금속 물질을 채워 시드층(112AS)을 덮는 금속 물질층(112AM)을 형성할 수 있다. 앞서 설명한 도 6의 공정과 유사하게, 금속 물질층(112AM)은 구리(Cu)를 포함할 수 있으며, 시드층(112AS)은, 티타늄(Ti)을 포함하는 하부층 및 구리(Cu)를 포함하는 상부층의 다층 구조를 가질 수 있다.
도 10을 참조하면, 절연층(111)의 상면을 평탄화할 수 있다. 평탄화는 CMP 공정을 통해 수행될 수 있다. 절연층(111)의 상면이 평탄화되면, 시드층(112AS) 및 금속 물질층(112AM)이 각각 개별 단위로 분리되어 도 2의 하부 재배선 비아(112)를 형성할 수 있다.
도 11을 참조하면, 포토리소그래피 공정, 에칭 공정, 도금 공정 등을 반복 수행하여 제1 내지 제3 절연층(111A, 111B, 111C)을 포함하는 절연층(111)을 각각 관통하여 형성된 하부 재배선 비아(112), 재배선층(113) 및 상부 재배선 비아(112)를 형성할 수 있다.
도 12를 참조하면, 제3 절연층(111C) 상에 상부 재배선 비아(112)와 각각 대응되도록 상부 패드(170)를 형성할 수 있다. 상부 패드(170)는 제3 절연층(111C) 상에 차례로 시드층(170S) 및 금속 물질층(170M)을 형성하고, 패터닝하여 형성할 수 있다.
도 13을 참조하면, 상부 패드(170) 상에 반도체 칩(120)을 실장할 수 있다. 반도체 칩(120)은 연결부들(135)에 의한 솔더 접합에 의해 상부 패드(170)에 실장될 수 있다. 반도체 칩(120)은 연결부들(135)을 통해 상부 패드(170)와 물리적 및 전기적으로 연결될 수 있다.
도 14를 참조하면, 반도체 칩(120)을 몰딩하는 봉합층(130)을 형성할 수 있다. 봉합층(130)은 반도체 칩(120)을 덮고 인터 포저 기판의 상면(S2)을 덮도록 형성될 수 있다. 봉합층(130)은 필름 형태의 봉합 물질을 라미네이션 하거나, 액상 형태의 봉합 물질을 도포 및 경화 방법으로 형성할 수 있다. 봉합층(130)은 절연 물질, 예를 들어, EMC를 포함할 수 있다.
도 15를 참조하면, 봉합층(130)의 상면에 캐리어 기판(300)을 부착할 수 있다. 캐리어 기판(300)은 코어층(310), 코어층(310)의 하면의 접착층(320)을 포함할 수 있다. 코어층(310)은 수지 기판 또는 유리 기판일 수 있다. 접착층(320)은
도 16을 참조하면, 반도체 기판(200)을 박형화할 수 있다. 반도체 기판(200)의 박형화는 그라인딩(grinding)과 같은 물리적 공정을 통해 수행될 수 있다. 반도체 기판(200)은 하부 패드(150)가 노출되지 않는 한도 내에서 박형화될 수 있다. 반도체 기판(200)의 박형화는 반도체 기판(200)이 상부에 배치되도록 한 후, 반도체 기판(200)의 상면에서 수행될 수 있다.
도 17을 참조하면, 도 16의 반도체 기판(200)을 식각하여 제거할 수 있다. 반도체 기판(200)을 제거함으로써, 하부 패드(150)가 노출될 수 있다. 반도체 기판(200)은 CMP 공정, 에치백(etch-back) 공정 또는 이들의 조합하여 제거될 수 있다. 노출된 하부 패드(150)의 표면에는 에는 시드층(210)이 잔존할 수 있다.
도 18을 참조하면, 도 17의 시드층(210)을 제거하여 하부 패드(150)를 노출시킬 수 있다. 시드층(210)의 제거는 시드층(210)을 선택적으로 제거할 수 있는 식각 용액을 이용한 습식 식각 공정을 통해 수행될 수 있다.
도 19를 참조하면, 하부 패드(150)에 연결 범프(160)를 형성하고, 캐리어 기판(300)을 제거할 수 있다. 연결 범프(160)는 예를 들어, 연결 범프(160)를 이루는 도전성 볼을 부착하고, 리플로우(reflow) 공정을 수행함으로써 형성할 수 있다.
다음으로, 개별 소자 단위로 다이싱하고 연결 범프(160)에 패키지 기판(180)을 부착하면, 도 1의 반도체 패키지(100A)를 형성할 수 있다.
본 실시예에 의하면, 반도체 패키지(100A)의 인터 포저 기판(IP)은 실리콘(Si) 기판 및 실리콘 기판을 관통하는 비아 전극을 포함하지 않으므로, 실리콘 기판 및 관통 전극을 포함하는 인터 포저 기판(IP)에 비해, 실리콘 기판을 박형하거나, 관통 전극을 노출하는 공정이 필요하지 않으므로, 실리콘 기판 및 관통 전극을 포함하는 인터 포저 기판(IP)에 비해, 제조 공정이 단순화될 수 있다. 또한, 반도체 패키지(100A)의 인터 포저 기판(IP)은 실리콘(Si) 기판 및 실리콘 기판을 관통하는 비아 전극을 포함하지 않으므로, 실리콘 기판 및 관통 전극을 포함하는 인터 포저 기판(IP)에 비해, 아주 얇은 두께(T)로 형성될 수 있다. 또한, 제조 공정에서 하부 패드(150)에 시드층이 제거되므로, 금속 물질로 이루어진 하부 패드(150)에 연결 범프(160)가 직접 접촉될 수 있다. 따라서, 하부 패드(150)와 연결 범프(160) 사이의 부착성이 형상될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100A, 100B: 반도체 패키지 110: 재배선 구조물
111: 절연층 112: 재배선 비아
113: 재배선층 120: 반도체 칩
130: 봉합층 150: 하부 패드
106: 연결 범프 170: 상부 패드
200: 반도체 기판 300: 캐리어 기판

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되며, 상면 및 상기 상면의 반대에 위치한 하면을 갖는 절연층, 상기 상면 상에 배치되는 상부 패드, 상기 하면에 배치되는 하부 패드, 상기 상면 및 상기 하면의 사이에서 상기 절연층을 관통하여 상기 상부 패드 및 하부 패드를 전기적으로 연결하는 재배선 구조물을 포함하는 인터 포저(interposer) 기판;
    상기 인터 포저 기판의 상부에 배치되며, 상기 상부 패드와 전기적으로 연결되는 반도체 칩; 및
    상기 하부 패드의 하면에서 상기 하부 패드와 직접 접촉하는 연결 범프를 포함하되,
    상기 재배선 구조물은 재배선층 및 상기 재배선층과 연결되는 재배선 비아를 포함하고,
    상기 재배선층 및 상기 재배선 비아는 각각 금속 물질층 및 상기 금속 물질층의 측면 및 하면을 덮는 도금 시드(seed)층을 포함하며,
    상기 하부 패드는 상기 도금 시드층과 직접 접촉하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 하부 패드의 상면은 상기 절연층의 상기 하면과 동일한 레벨에 위치하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 절연층은 SiO2, SiN 및 SiCN 중 적어도 하나의 물질을 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 절연층은 복수의 절연층을 포함하며,
    상기 복수의 절연층은 동일한 물질로 이루어진 반도체 패키지.
  5. 제3항에 있어서,
    상기 절연층은 복수의 절연층을 포함하며,
    상기 복수의 절연층 중 적어도 하나의 절연층은 상기 적어도 하나의 절연층 이외의 절연층과 상이한 물질로 이루어진 반도체 패키지.
  6. 제5항에 있어서,
    상기 복수의 절연층 중 최상부 절연층 및 최하부 절연층은 폴리 이미드 및 PBO(ploybenzoxazole) 중 적어도 하나의 물질을 포함하고,
    상기 최상부 절연층 및 상기 최하부 절연층 이외의 절연층은 SiO2, SiN 및 SiCN 중 적어도 하나의 물질을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 하부 패드는 상기 금속 물질층과 동일한 물질로 이루어진 반도체 패키지.
  8. 제7항에 있어서,
    상기 동일한 물질은 구리(Cu)를 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 재배선 비아는 레벨이 상이한 복수의 재배선 비아를 포함하며,
    상기 복수의 재배선 비아는 각각 상기 인터 포저 기판의 상부로 갈수록 점점 폭이 감소하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 인터 포저 기판은 2.4㎛ 내지 10㎛의 두께인 반도체 패키지.
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