KR20190137348A - 전자파 차폐 구조물 및 이를 포함하는 반도체 패키지 - Google Patents

전자파 차폐 구조물 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20190137348A
KR20190137348A KR1020180063419A KR20180063419A KR20190137348A KR 20190137348 A KR20190137348 A KR 20190137348A KR 1020180063419 A KR1020180063419 A KR 1020180063419A KR 20180063419 A KR20180063419 A KR 20180063419A KR 20190137348 A KR20190137348 A KR 20190137348A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor package
electromagnetic shielding
porous conductor
semiconductor chip
Prior art date
Application number
KR1020180063419A
Other languages
English (en)
Other versions
KR102070563B1 (ko
Inventor
김운천
심지혜
박준형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180063419A priority Critical patent/KR102070563B1/ko
Priority to TW107135642A priority patent/TWI678789B/zh
Priority to US16/161,797 priority patent/US20190371737A1/en
Publication of KR20190137348A publication Critical patent/KR20190137348A/ko
Application granted granted Critical
Publication of KR102070563B1 publication Critical patent/KR102070563B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 개시는 베이스층 및 상기 베이스층 상에 배치된 전자파 차폐층을 포함하며, 상기 전자파 차폐층은 복수 층의 다공성 도체층을 포함하며, 상기 다공성 도체층은 각각 복수의 개구부를 가지며, 상기 다공성 도체층은 서로 상하로 엇갈려 적층된 전자파 차폐 구조물, 및 상기 전자파 차폐 구조물을 포함하는 반도체 패키지에 관한 것이다.

Description

전자파 차폐 구조물 및 이를 포함하는 반도체 패키지{ELECTROMAGNETIC INTERFERENCE SHIELDING STRUCTURE AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
본 개시는 전자파 차폐 구조물 및 반도체 패키지에 관한 것이다.
스마트폰을 중심으로 모바일 디바이스의 성장이 두드러지고 있는 가운데, 과거에는 없던 새로운 모바일 시대가 만들어지면서 크고 작은 문제가 발생하고 있다. 그 중 특히 부각되는 문제는 전자파 간섭으로 인한 디바이스의 오작동이다. 이로 인해 자연스럽게 전자파 차폐 기술에 대한 관심이 커지고 있다.
사용자의 그립 감과 디자인을 위해 얇지만 고사양의 디바이스를 원하면서 필수 부품인 반도체는 더 작고 얇아지게 되었다.　 이렇게 여유 공간 없이 자리 잡은 부품에서 발생하는 전자파들이 서로 간섭하게 되면서 오작동 문제가 불거지기 시작했는데, 이 문제를 해결하기 위해 IT 업계에서는　전자파(EMI: Electromagnetic Interference) 차폐 기술을 더욱 적극적으로 적용하려고 시도하고 있다.
최근에는　반도체 패키지 자체에 전자파 차단용 금속 피막을 형성하는 차폐 기술이 사용되고 있다. 그런데, 솔더(solder) 접속을 위한 리플로우(reflow)와 같은 고온 공정을 진행하면, 패키지 내부에 포함된 수증기의 체적 팽창으로 인한 차폐 피막의 들뜸(delamination)이 발생하는 문제가 있다.
본 개시의 여러 목적 중 하나는 차폐 피막의 들뜸 문제를 해결할 수 있고, 기공의 크기와 두께의 조절이 가능하며, 코팅 공정으로 형성이 가능한 다공성 구조를 갖는 전자파 차폐 구조물 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 자기정렬이 가능한 나노입자 코팅액을 이용하여 베이스층에 다공성 구조를 층층으로 반복적으로 형성함으로써, 다공성의 미로 구조의 전자파 차폐층을 형성하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 전자파 차폐 구조물은, 베이스층 및 상기 베이스층 상에 배치된 전자파 차폐층을 포함하며, 상기 전자파 차폐층은 복수 층의 다공성 도체층을 포함하고, 상기 다공성 도체층은 각각 복수의 개구부를 가지며, 상기 다공성 도체층은 서로 상하로 엇갈려 적층된 것일 수 있다.
또한, 본 개시에서 제안하는 일례에 따른 반도체 패키지는 재배선층을 갖는 연결부재, 상기 연결부재 상에 배치되며 상기 재배선층과 전기적으로 연결된 접속패드가 배치된 활성면과 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 연결부재 상에 배치되며, 상기 반도체칩을 캡슐화하는 봉합재, 및 상기 봉합재 상에 배치된 전자파 차폐층을 포함하며, 상기 전자파 차폐층은 복수 층의 다공성 도체층을 포함하며, 상기 다공성 도체층은 각각 복수의 개구부를 가지며, 상기 다공성 도체층은 서로 상하로 엇갈려 적층된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 차폐 피막의 들뜸 문제를 해결할 수 있고, 기공의 크기와 두께의 조절이 가능하며, 코팅 공정을 이용하는바 대면적의 전도성 메쉬 형성이 가능하고, 나아가 저점도 스프레이 코팅이 가능한바 경사면이나 측면에도 형성이 가능한 전자파 차폐층을 포함하는 전자파 차폐 구조물, 및 이를 포함하는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 전자파 차폐 구조물의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 전자파 차폐 구조물을 위에서 바라 보았을 때의 개략적인 평면도다.
도 11a 및 도 11b는 도 9의 전자파 차폐 구조물의 제조 일례를 개략적으로 나타낸다.
도 12는 전자파 차폐 구조물의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 도 12의 전자파 차폐 구조물을 위에서 바라 보았을 때의 개략적인 평면도다.
도 14a 및 도 14b는 도 12의 전자파 차폐 구조물의 제조 일례를 개략적으로 나타낸다.
도 15는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 18은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 반도체 패키지의 전자파 차폐를 위하여 적용될 수 있는 전자파 차폐 구조물에 대하여 도면을 참조하여 설명한다.
도 9는 전자파 차폐 구조물의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 전자파 차폐 구조물을 위에서 바라 보았을 때의 개략적인 평면도다.
도면을 참조하면, 일례에 따른 전자파 차폐 구조물(50A)은 베이스층(10) 및 상기 베이스층(10) 상에 배치된 전자파 차폐층(30A)을 포함한다. 전자파 차폐층(30A)은 복수 층의 다공성 도체층(21, 22, 23)을 포함한다. 각각의 다공성 도체층(21, 22, 23)은 복수의 개구부(21h, 22h, 23h)를 갖는 다공성 구조이다. 즉, 다공성 도체층(21, 22, 23)은 각각 전도성 메쉬 구조를 가질 수 있다. 다공성 도체층(21, 22, 23)은 서로 상하로 엇갈려 적층된다. 다공성 도체층(21, 22, 23)이 서로 상하로 엇갈려 적층되어 복수의 기공(20h)을 갖는 다공성 구조체(20)를 형성한다.
한편, 스마트폰을 중심으로 모바일 디바이스의 성장이 두드러지고 있는 가운데, 과거에는 없던 새로운 모바일 시대가 만들어지면서 크고 작은 문제가 발생하고 있으며, 그 중에 가장 부각되는 문제는 전자파 간섭으로 인한 디바이스의 오작동이다. 이로 인해 자연스럽게 전자파 차폐 기술에 대한 관심이 커지고 있다. 기존 전자파 차폐 기술은 박스 형태의 금속 차폐물로 기판 전체를 덮어 전자파를 차폐하는 메탈 캔(Metal Can) 방식이나 또는　FPCB(Flexible Printed Circuit Board)의 전자파 차폐를 위해 필름(Film) 방식이 활용되었다. 하지만,　메탈 캔 방식은　기판 전체를 한번에 덮어 씌우기 때문에 기기의 크기와 두께를 줄이는 데 한계가 있었고,　필름 방식은 원재료인 PI(Poly Imide)필름을 냉장으로 보관해야 하고, 또한 형상 가공, 금형 제작, 원단 부착 등 복잡한 공정이 수작업으로 진행되어야 하는바, 생산성과 차폐 균일성, 그리고 안정성이 떨어진다. 최근에는　반도체 패키지 자체에 전자파 차단용 초박 금속을 씌우는 스퍼터링(Sputtering) 방식과 스프레이(Spray) 방식의 차폐 기술이 사용되고 있다. 그러나, 모든 방식이 고온 공정에서 차폐 피막의 들뜸을 해결하기에는 한계를 가지고 있다.
반면, 일례에 따른 전자파 차폐 구조물(50A)은 전도성 메쉬 구조를 갖는 다공성 도체층(21, 22, 23)이 상하로 엇갈려 적층되며, 이때 다공성 도체층(21, 22, 23) 각각의 복수의 개구부(21h, 22h, 23h)의 적어도 일부가 서로 상하로 연결되어 베이스층(10)의 표면의 적어도 일부를 노출시키는 복수의 기공(20h)을 형성시킬 수 있는바, 수증기가 배출될 수 있어, 고온 공정에서의 차폐 피막의 들뜸의 문제를 해결할 수 있다. 특히, 전자파 차폐층(30A)은 자기정렬(Self Aligning)이 가능한 나노입자 코팅액, 예컨대 은나노입자 코팅액을 이용하여 형성할 수 있다. 따라서, 빠르고 쉽게 전도성 메쉬 형성이 가능하다. 또한, 이러한 전도성 메쉬 구조를 층층으로 반복적으로 형성함으로써 전자파 차폐 스펙에 맞게 기공(20h)의 개수와 크기 및 두께를 조절할 수 있다. 또한, 코팅공정을 이용함으로써 대면적의 전도성 메쉬 형성도 가능하다. 또한, 저점도 스프레이 코팅도 가능하기 때문에 경사면이나 측면에도 차폐층 형성이 가능하다.
이하, 일례에 전자파 차폐 구조물(50A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
베이스층(10)은 전자파 차폐층(30A)을 형성하기 위한 기재층으로 이용된다. 베이스층(10)의 재질은 특별히 한정되지 않는다. 즉, 전자파 차폐 구조물(50A)의 적용 부품에 따라서 베이스층(10)은 다양한 재질을 가질 수 있다. 예를 들면, 전자파 차폐층(30A)이 반도체 패키지에 적용되는 경우, 베이스층(10)은 몰딩재나 봉합재일 수 있으며, 이 경우 에폭시와 같은 절연성 수지를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 종류의 절연물질일 수도 있음은 물론이다.
전자파 차폐층(30A)은 실질적으로 전자파를 차폐하는 역할을 수행한다. 전자파 차폐층(30A)은 복수 층의 다공성 도체층(21, 22, 23)을 포함한다. 다공성 도체층(21, 22, 23)은 각각 복수의 개구부(21h, 22h, 23h)를 갖는 다공성 구조이다. 즉, 다공성 도체층(21, 22, 23)은 각각 전도성 메쉬 구조를 가질 수 있다. 다공성 도체층(21, 22, 23)은 서로 상하로 엇갈려 적층된다. 다공성 도체층(21, 22, 23)이 서로 상하로 엇갈려 적층되어 복수의 기공(20h)을 갖는 다공성 구조체(20)를 형성한다. 다공성 도체층(21, 22, 23) 각각의 복수의 개구부(21h, 22h, 23h)의 적어도 일부가 서로 상하로 연결되어 베이스층(10)의 표면의 적어도 일부를 노출시키는 기공(20h)을 형성하는바, 수증기가 배출될 수 있어, 고온 공정에서의 차폐 피막의 들뜸의 문제를 해결할 수 있다.
전자파 차폐층(30A)의 각각의 다공성 도체층(21, 22, 23)은 자기정렬(Self Aligning)이 가능한 나노입자 코팅액, 예컨대 은나노입자 코팅액을 이용하여 형성할 수 있다. 나노입자 코팅액은 금속나노입자와 바인더 수지를 포함할 수 있다. 금속나노입자는 은, 은-구리 합금, 은-팔라듐 합금, 또는 기타 은 합금의 나노입자를 사용할 수 있으나, 이에 한정되는 것은 아니며, 다른 금속의 나노입자를 사용할 수도 있다. 바인더 수지는 아크릴 수지나 에폭시 수지와 같은 공지의 절연수지를 사용할 수 있다. 나노입자 코팅액은 금속나노입자 및 바인더 수지 외에도 계면활성제와 같은 기타 첨가제와 용매를 포함할 수 있다. 코팅으로는 스프레이 코팅, 스핀 코팅, 슬릿 코팅, 또는 임의의 다른 적합한 기법으로부터 선택되는 코팅 방법을 이용할 수 있다. 이와 같이, 나노입자 코팅액을 사용함으로써 빠르고 쉽게 전도성 메쉬 형성이 가능하다. 또한, 이러한 전도성 메쉬 구조를 갖는 다공성 도체층(21, 22, 23)을 층층으로 반복적으로 형성함으로써 전자파 차폐 스펙에 맞게 기공(20h)의 개수와 크기 및 두께를 조절할 수 있다. 또한, 코팅공정을 이용함으로써 대면적의 전도성 메쉬 형성도 가능하다. 또한, 저점도 스프레이 코팅도 가능하기 때문에 베이스층(10)의 경사면이나 측면에도 차폐층(30A) 형성이 가능하다.
전자파 차폐층(30A)의 다공성 도체층(21, 22, 23)의 수는 특별히 한정되지 않는다. 도면에 도시한 것 보다 많을 수도 있고, 적을 수도 있다. 또한, 다공성 도체층(21, 22, 23)이 층층이 형성됨으로써 구현된 기공(20h)의 크기나 개수도 특별히 한정되지 않으며, 전자파 차폐 스펙에 맞게 제어할 수 있다.
도 11a 및 도 11b은 도 9의 전자파 차폐 구조물의 제조 일례를 개략적으로 나타낸다. 도 11a는 단면도로 나타낸 것이고, 도 11b는 평면도로 나타낸 것이다.
도면을 참조하면, 먼저, 베이스층(10) 상에 나노입자 코팅층(21')을 형성한다. 나노입자 코팅층(21')은 금속나노입자와 바인더 수지를 포함하는 나노입자 코팅액을 스프레이 코팅, 스핀 코팅, 슬릿 코팅 등의 공지의 방법으로 코팅하여 형성할 수 있다. 다음으로, 금속나노입자의 자기정렬을 이용하여 복수의 제1개구부(21h)를 갖는 전도성 메쉬 구조의 제1다공성 도체층(21)을 형성한다. 다음으로, 제1다공성 도체층(21) 상에 나노입자 코팅액을 코팅한 후 자가정렬하는 과정을 반복하여, 복수의 제2개구부(22h)를 갖는 전도성 메쉬 구조의 제2다공성 도체층(22)과 복수의 제3개구부(23h)를 갖는 전도성 메쉬 구조의 제3다공성 도체층(23)을 형성한다. 필요에 따라서, 이를 반복하여 더 많은 수의 다공성 도체층을 형성할 수도 있다. 그 결과, 더욱 촘촘한 메쉬 구조를 갖는 복수의 기공(20h)을 갖는 다공성 구조체(20), 즉 일례에 따른 전자파 차폐층(30A)이 형성된다.
도 12는 전자파 차폐 구조물의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 도 12의 전자파 차폐 구조물을 위에서 바라 보았을 때의 개략적인 평면도다.
도면을 참조하면, 다른 일례에 따른 전자파 차폐 구조물(50B)은 전자파 차폐층(30B)이 다공성 도체층(21, 22, 23) 각각의 외면을 덮는, 즉 다공성 구조체(20)의 외면을 덮는 금속막(25)을 더 포함한다. 금속막(25)은 다공성 구조체(20)를 시드층으로 이용하여 도금 공정, 예컨대 전해도금으로 형성할 수 있다. 금속막(25)은 구리와 같이 도금에 이용되는 공지의 금속물질을 포함할 수 있다. 금속막(25)의 도금 두께를 제어함으로써 다공성 구조체(20)의 기공(20h) 크기를 제어할 수 있으며, 그 결과 전자파 차폐 효과를 극대화시킬 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 14a 및 도 14b은 도 12의 전자파 차폐 구조물의 제조 일례를 개략적으로 나타낸다. 도 14a는 단면도로 나타낸 것이고, 도 14b는 평면도로 나타낸 것이다.
도면을 참조하면, 도면을 참조하면, 먼저, 베이스층(10) 상에 나노입자 코팅층(21')을 형성한다. 다음으로, 금속나노입자의 자기정렬을 이용하여 복수의 제1개구부(21h)를 갖는 전도성 메쉬 구조의 제1다공성 도체층(21)을 형성한다. 다음으로, 제1다공성 도체층(21) 상에 나노입자 코팅액을 코팅한 후 자가정렬하는 과정을 반복하여, 복수의 제2개구부(22h)를 갖는 전도성 메쉬 구조의 제2다공성 도체층(22)과 복수의 제3개구부(23h)를 갖는 전도성 메쉬 구조의 제3다공성 도체층(23)을 형성한다. 다음으로, 형성된 메쉬 구조를 갖는 다공성 구조체(20)를 시드층으로 이용하여 전해도금과 같은 공지의 도금 공정을 수행하여 금속막(25)을 형성한다. 그 결과 다른 일례에 따른 전자파 차폐층(30B)이 형성된다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
이하에서는, 상술한 전자파 차폐 구조물이 적용된 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 15는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 코어부재(110), 코어부재(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 반도체칩(120)을 캡슐화하며 관통홀(110H)의 적어도 일부를 덮는 봉합재(130), 코어부재(110) 및 반도체칩(120)의 활성면 상에 배치된 연결부재(140), 연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부(151) 상에 배치된 언더범프금속(160), 및 패시베이션층(150) 상에 배치되며 언더범프금속(160)과 연결된 전기연결구조체(170)를 포함한다. 특히, 일례에 따른 팬-아웃 반도체 패키지(100A)는 봉합재(130) 상에 배치되어 반도체칩(120)의 비활성면을 커버하는 전자파 차폐층(50A 또는 50B)를 포함한다. 전자파 차폐층(50A 또는 50B)을 통하여 반도체칩(120)으로부터 발생하는, 또는 외부로부터 반도체칩(120)으로 유입되는 전자파를 효과적으로 차폐할 수 있다.
코어부재(110)는 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 코어부재(110)와 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측면 주위는 코어부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 필요에 따라서는 코어부재(110)를 생략할 수 있다.
코어부재(110)는 절연층(111)을 포함한다. 절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 코어부재(110)를 패키지(100A)의 워피지 제어를 위한 지지부재로도 활용 할 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 반도체칩(120)의 활성면 상에 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속패드(122)와 연결된 형태를 가질 수도 있다.
봉합재(130)는 코어부재(110), 반도체칩(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 코어부재(110), 반도체칩(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 코어부재(110) 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 관통홀(110H)의 벽면과 반도체칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체칩(120)의 패시베이션막(123)과 연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
전자파 차폐층(50A 또는 50B)은 상술한 바와 같이 다공성 구조체(20)를 포함하거나 또는 다공성 구조체(20) 및 금속막(25)을 포함할 수 있다. 전자파 차폐층(50A 또는 50B)은 봉합재(130)를 베이스층으로 봉합재(130)의 상면에 형성되어 반도체칩(120)의 비활성면을 커버할 수 있다. 전자파 차폐층(50A 또는 50B)에 대한 자세한 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 코어부재(110) 및 반도체칩(120)의 활성면 상에 배치된 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 반도체칩(120)의 접속패드(122)와 재배선층(142)을 전기적으로 연결하는 접속비아(143)를 포함한다. 연결부재(140)의 절연층(141)과 재배선층(142)과 접속비아(143)는 도면에 도시한 것 보다 많은 층으로 구현될 수 있음은 물론이다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드 패턴, 전기연결구조체 패드 패턴 등을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 이러한 개구부(151)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
언더범프금속(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(160)은 패시베이션층(150)의 개구부(151)를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속(160)은 패시베이션층(150)의 개구부(151)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 언더범프금속(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩(120)을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 또한, 필요에 따라서는 패시베이션층(150) 표면 상에 수동부품, 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품을 배치할 수도 있다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 전자파 차폐층(50A 또는 50B)이 봉합재(130)의 상면뿐만 아니라 봉합재(130)의 외측면과 코어부재(110)의 외측면과 연결부재(140)의 외측면도 덮는다. 이와 같이, 전자파 차폐층(50A 또는 50B)은 스프레이 코팅으로도 형성이 가능한바, 경사면이나 측면에도 형성이 가능하다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 17은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 코어부재(110)가 연결부재(140)와 접하는 제1절연층(111a), 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2배선층(112a, 112b)과 제2및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2접속비아(113a, 113b)를 통하여 전기적으로 연결된다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
제1배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결부재(140)의 절연거리가 일정해진다. 즉, 재배선층(142)으로부터 제1절연층(111a)의 하면까지의 거리와, 재배선층(142)로부터 반도체칩(120)의 접속패드(122)까지의 거리의 차이는, 제1배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결부재(140)의 고밀도 배선 설계가 용이할 수 있다.
제1배선층(112a)의 하면은 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 재배선층(142)과 제1배선층(112a) 사이의 거리는 재배선층(142)과 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 이와 같이, 제1배선층(112a)이 제1절연층 내부로 리세스되어 제1절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수도 있다. 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 코어부재(110) 내부에 형성된 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
접속비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 접속비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 접속비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 접속비아 홀의 벽면을 따라 형성된 것일 수도 있다. 접속비아(113a, 113b)는 각각 테이퍼 형상을 가질 수 있다.
제1접속비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1접속비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1접속비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2접속비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2접속비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2접속비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
그 외에 다른 설명, 예컨대 전자파 차폐층(50A, 50B)에 대한 설명 등은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다. 전자파 차폐층(50A, 50B)은 봉합재(130)의 상면뿐만 아니라 봉합재(130)의 외측면과 코어부재(110)의 외측면과 연결부재(140)의 외측면을 덮을 수도 있음은 물론이다.
도 18은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 코어부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a) 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 코어부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 더욱 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3접속비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
절연층(111a, 111b, 111c)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다.
배선층(112a, 112b, 112c, 112d)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c, 112d)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c, 112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
제3배선층(112c)의 하면은 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 재배선층(142)과 제3배선층(112c) 사이의 거리는 재배선층(142)과 접속패드(122) 사이의 거리보다 작을 수 있다. 제3배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결부재(140)와 접할 수 있기 때문이다. 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다.
접속비아(113a, 113b, 113c)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c, 112d)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 접속비아(113a, 113b, 113c) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 접속비아(113a, 113b, 113c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 접속비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제1접속비아(113a)는 원통형상 또는 모래시계 형상을 가질 수 있으며, 제2 및 제3접속비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1절연층(111a)을 관통하는 제1접속비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3접속비아(113b, 113c)보다 직경이 클 수 있다.
그 외에 다른 설명, 예컨대 전자파 차폐층(50A, 50B)에 대한 설명 등은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다. 전자파 차폐층(50A, 50B)은 봉합재(130)의 상면뿐만 아니라 봉합재(130)의 외측면과 코어부재(110)의 외측면과 연결부재(140)의 외측면을 덮을 수도 있음은 물론이다.
한편, 본 개시에서 설명한 전자파 차폐층(50A, 50B)은 상술한 반도체 패키지(100A, 100B, 100C, 100D) 외에도 다른 구조의 다양한 형태의 반도체 패키지에 적용될 수 있다. 예를 들면, EMC(Epoxy Molding Compound)를 이용하여 반도체칩이나 각종 부품들을 단순 몰딩하는 패키지의 EMC 상에도 적용될 수 있다. 또한, 반도체 패키지 외에도 전자파 차폐가 필요한 다양한 부품이나 기판에 적용될 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 베이스층; 및
    상기 베이스층 상에 배치된 전자파 차폐층; 을 포함하며,
    상기 전자파 차폐층은 복수 층의 다공성 도체층을 포함하고,
    상기 다공성 도체층은 각각 복수의 개구부를 가지며,
    상기 다공성 도체층은 서로 상하로 엇갈려 적층된,
    전자파 차폐 구조물.
  2. 제 1 항에 있어서,
    상기 다공성 도체층 각각의 복수의 개구부의 적어도 일부가 서로 상하로 연결되어 상기 베이스층의 표면의 적어도 일부를 노출시키는,
    전자파 차폐 구조물.
  3. 제 1 항에 있어서,
    상기 다공성 도체층은 각각 전도성 메쉬 구조를 갖는,
    전자파 차폐 구조물.
  4. 제 3 항에 있어서,
    상기 다공성 도체층은 각각 자기정렬된 은나노입자를 포함하는,
    전자파 차폐 구조물.
  5. 제 1 항에 있어서,
    상기 전자파 차폐층은 상기 다공성 도체층 각각의 외면을 덮는 금속막을 더 포함하는,
    전자파 차폐 구조물.
  6. 제 5 항에 있어서,
    상기 금속막은 구리를 포함하는,
    전자파 차폐 구조물.
  7. 재배선층을 갖는 연결부재;
    상기 연결부재 상에 배치되며, 상기 재배선층과 전기적으로 연결된 접속패드가 배치된 활성면과 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 연결부재 상에 배치되며, 상기 반도체칩을 캡슐화하는 봉합재; 및
    상기 봉합재 상에 배치된 전자파 차폐층; 를 포함하며,
    상기 전자파 차폐층은 복수 층의 다공성 도체층을 포함하고,
    상기 다공성 도체층은 각각 복수의 개구부를 가지며,
    상기 다공성 도체층은 서로 상하로 엇갈려 적층된,
    반도체 패키지.
  8. 제 7 항에 있어서,
    상기 다공성 도체층 각각의 복수의 개구부의 적어도 일부가 서로 상하로 연결되어 상기 봉합재의 표면의 적어도 일부를 노출시키는,
    반도체 패키지.
  9. 제 7 항에 있어서,
    상기 다공성 도체층은 각각 전도성 메쉬 구조를 갖는,
    반도체 패키지.
  10. 제 9 항에 있어서,
    상기 다공성 도체층은 각각 자기정렬된 은나노입자를 포함하는,
    반도체 패키지.
  11. 제 7 항에 있어서,
    상기 전자파 차폐층은 상기 다공성 도체층 각각의 외면을 덮는 금속막을 더 포함하는,
    반도체 패키지.
  12. 제 11 항에 있어서,
    상기 금속막은 구리를 포함하는,
    반도체 패키지.
  13. 제 7 항에 있어서,
    상기 전자파 차폐층은 상기 봉합재의 상면을 덮는,
    반도체 패키지.
  14. 제 13 항에 있어서,
    상기 전자파 차폐층은 상기 봉합재의 측면 및 상기 연결부재의 측면을 덮는,
    반도체 패키지.
  15. 제 7 항에 있어서,
    상기 연결부재 상에 배치되며, 관통홀을 갖는 코어부재; 를 더 포함하며,
    상기 반도체칩은 상기 코어부재의 관통홀에 배치된,
    반도체 패키지.
  16. 제 15 항에 있어서,
    상기 코어부재는 상기 반도체칩의 접속패드와 전기적으로 연결된 한층 이상의 배선층을 포함하는,
    반도체 패키지.
KR1020180063419A 2018-06-01 2018-06-01 전자파 차폐 구조물 및 이를 포함하는 반도체 패키지 KR102070563B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180063419A KR102070563B1 (ko) 2018-06-01 2018-06-01 전자파 차폐 구조물 및 이를 포함하는 반도체 패키지
TW107135642A TWI678789B (zh) 2018-06-01 2018-10-09 電磁干擾屏蔽結構以及具有該結構的半導體封裝
US16/161,797 US20190371737A1 (en) 2018-06-01 2018-10-16 Electromagnetic interference shielding structure and semiconductor package including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180063419A KR102070563B1 (ko) 2018-06-01 2018-06-01 전자파 차폐 구조물 및 이를 포함하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20190137348A true KR20190137348A (ko) 2019-12-11
KR102070563B1 KR102070563B1 (ko) 2020-01-29

Family

ID=68694325

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180063419A KR102070563B1 (ko) 2018-06-01 2018-06-01 전자파 차폐 구조물 및 이를 포함하는 반도체 패키지

Country Status (3)

Country Link
US (1) US20190371737A1 (ko)
KR (1) KR102070563B1 (ko)
TW (1) TWI678789B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112060254A (zh) * 2020-09-18 2020-12-11 储小燕 一种增强材料装饰用刨花板制造加工工艺

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
CN111179755A (zh) * 2020-01-03 2020-05-19 京东方科技集团股份有限公司 一种芯片封装结构、显示装置
TWI744869B (zh) * 2020-04-20 2021-11-01 力成科技股份有限公司 封裝結構及其製造方法
CN113766096A (zh) * 2020-06-05 2021-12-07 宁波舜宇光电信息有限公司 线路板、感光组件、摄像模组和感光组件的制备方法
CN112768416B (zh) * 2021-02-01 2024-08-20 杭州晶通科技有限公司 一种高频多芯片模组的扇出型封装及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000029227A (ko) * 1998-10-30 2000-05-25 고사이 아끼오 전자파 차단판
WO2010029819A1 (ja) * 2008-09-10 2010-03-18 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2012074607A (ja) * 2010-09-29 2012-04-12 Tdk Corp 電子回路モジュール部品
KR20170121666A (ko) * 2016-04-25 2017-11-02 삼성전기주식회사 팬-아웃 반도체 패키지

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060024647A1 (en) * 2004-07-30 2006-02-02 France Telecom Method and apparatus for communicating graphical information to a visually impaired person using haptic feedback
US7390740B2 (en) * 2004-09-02 2008-06-24 Micron Technology, Inc. Sloped vias in a substrate, spring-like contacts, and methods of making
KR101795333B1 (ko) * 2012-08-22 2017-11-07 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 클라우드 프로세스 관리
WO2015088938A1 (en) * 2013-12-09 2015-06-18 3M Innovative Properties Company Transparent conductive multilayer assembly
KR101963277B1 (ko) * 2016-06-23 2019-03-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101983185B1 (ko) * 2016-08-19 2019-05-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101942727B1 (ko) * 2016-09-12 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000029227A (ko) * 1998-10-30 2000-05-25 고사이 아끼오 전자파 차단판
WO2010029819A1 (ja) * 2008-09-10 2010-03-18 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2012074607A (ja) * 2010-09-29 2012-04-12 Tdk Corp 電子回路モジュール部品
KR20170121666A (ko) * 2016-04-25 2017-11-02 삼성전기주식회사 팬-아웃 반도체 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112060254A (zh) * 2020-09-18 2020-12-11 储小燕 一种增强材料装饰用刨花板制造加工工艺

Also Published As

Publication number Publication date
US20190371737A1 (en) 2019-12-05
TWI678789B (zh) 2019-12-01
TW202005044A (zh) 2020-01-16
KR102070563B1 (ko) 2020-01-29

Similar Documents

Publication Publication Date Title
KR102086364B1 (ko) 반도체 패키지
KR101982044B1 (ko) 팬-아웃 반도체 패키지
KR102029100B1 (ko) 팬-아웃 반도체 패키지
KR101982049B1 (ko) 팬-아웃 반도체 패키지
KR101901713B1 (ko) 팬-아웃 반도체 패키지
KR102070563B1 (ko) 전자파 차폐 구조물 및 이를 포함하는 반도체 패키지
KR101963282B1 (ko) 팬-아웃 반도체 패키지
KR102039711B1 (ko) 팬-아웃 부품 패키지
KR101942727B1 (ko) 팬-아웃 반도체 패키지
KR102028713B1 (ko) 반도체 패키지
KR102055593B1 (ko) 팬-아웃 반도체 패키지
KR20200023808A (ko) 팬-아웃 반도체 패키지
KR20200114084A (ko) 반도체 패키지
KR102061564B1 (ko) 팬-아웃 반도체 패키지
KR102029101B1 (ko) 반도체 패키지
KR101892876B1 (ko) 팬-아웃 반도체 패키지
KR101982057B1 (ko) 팬-아웃 반도체 패키지
KR20200111003A (ko) 반도체 패키지
KR20190063013A (ko) 팬-아웃 반도체 패키지
KR101982058B1 (ko) 팬-아웃 반도체 패키지
KR102015909B1 (ko) 팬-아웃 반도체 패키지
KR102484395B1 (ko) 반도체 패키지
KR20200114313A (ko) 반도체 패키지
KR101982054B1 (ko) 팬-아웃 반도체 패키지
KR102639441B1 (ko) 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant