JP2019033245A - 半導体パッケージ連結システム - Google Patents

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Abstract

【課題】本発明は、半導体パッケージ連結システム、より具体的には、複数の半導体パッケージを印刷回路基板を用いて連結したシステムに関する。
【解決手段】本発明は、第１側、及び上記第１側と向かい合う第２側を有する印刷回路基板と、上記印刷回路基板の第１側に配置され、上記印刷回路基板と第１電気接続構造体を介して連結された第１半導体パッケージと、上記印刷回路基板の第２側に配置され、上記印刷回路基板と第２電気接続構造体を介して連結された第２半導体パッケージと、を含み、上記第１半導体パッケージは、互いに並んで（Ｓｉｄｅ‐ｂｙ‐Ｓｉｄｅ）配置されたアプリケーションプロセッサ（ＡＰ）及び電力管理集積回路（ＰＭＩＣ）を含み、上記第２半導体パッケージはメモリー（Ｍｅｍｏｒｙ）を含む、半導体パッケージ連結システムに関する。
【選択図】図９

Description

本発明は、半導体パッケージ連結システム、より具体的には、複数の半導体パッケージを印刷回路基板を用いて連結したシステムに関する。
近年、スマート機器の発展に伴い、各部品の仕様も高くなっている。特に、スマート機器の核心ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であるＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓ）の仕様が急激に発展している。このような高い仕様を満たすべく、近年、ＡＰパッケージとメモリーパッケージをＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）方式により配置している。
一方、最近は、ＡＰパッケージのサイズが減少するとともに、メモリーのＩ／Ｏ数が増加している。これにより、ＡＰパッケージのファン‐アウト領域だけでは、メモリーパッケージと連結されるボールを全て配置することができない。したがって、メモリーパッケージとＡＰパッケージとの間にインターポーザを配置してこれらを連結するか、またはＡＰパッケージのトップ面に別のバックサイド再配線層を形成するなどしてメモリーパッケージを連結させている。
また、かかるＡＰパッケージ及びメモリーパッケージとは別に、印刷回路基板上にＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）を配置してパワーを管理している。
本発明の様々な目的のうちの一つは、別のインターポーザやバックサイド再配線層を用いることなく、ＡＰとメモリーを短い経路で連結することができ、ＰＭＩＣも最適の設計で配置することができる半導体パッケージ連結システムを提供することにある。
本発明により提案する様々な解決手段の一つは、ＡＰとＰＭＩＣが並んで（Ｓｉｄｅ‐ｂｙ‐Ｓｉｄｅ）配置されるように１つのパッケージとして構成して印刷回路基板の一側に実装し、印刷回路基板の他側にはメモリーパッケージを実装することである。
本発明の様々な効果の一効果として、別のインターポーザやバックサイド再配線層を用いることなく、ＡＰとメモリーを短い経路で連結することができ、ＰＭＩＣも最適の設計で配置することができる半導体パッケージ連結システムを提供することができる。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示した斜視図である。 ファン‐イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン‐イン半導体パッケージのパッケージング過程を概略的に示した断面図である。 ファン‐イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン‐イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン‐アウト半導体パッケージの概略的な形態を示した断面図である。 ファン‐アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。 一例による半導体パッケージ連結システムを概略的に示した断面図である。 図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの印刷回路基板の様々な例を概略的に示した断面図である。 図９の半導体パッケージ連結システムの印刷回路基板の様々な例を概略的に示した断面図である。 本発明の配置による半導体パッケージ連結システムの様々な効果を概略的に示した断面図である。 本発明の配置を満たさない半導体パッケージ連結システムの相対的な問題点を概略的に示した断面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または共著表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ‐デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ‐ｓｐｅｃｉｆｉｃ ＩＣ）などのロジッグチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ‐Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ‐Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ‐Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモチーブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
図２は電子機器の一例を概略的に示した斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割をすることはできず、外部からの物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
かかるパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン‐イン半導体パッケージ（Ｆａｎ‐ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン‐アウト半導体パッケージ（Ｆａｎ‐ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、図面を参照して、ファン‐イン半導体パッケージとファン‐アウト半導体パッケージについてより詳細に説明する。
（ファン‐イン半導体パッケージ）
図３はファン‐イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
図４はファン‐イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどはもちろん、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン‐イン半導体パッケージ２２００が製造される。
このように、ファン‐イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン‐イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン‐イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン‐イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン‐イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。
図５はファン‐イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図６はファン‐イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン‐イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン‐イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。または、ファン‐イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に実装されることができる。
このように、ファン‐イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン‐アウト半導体パッケージ）
図７はファン‐アウト半導体パッケージの概略的な形態を示した断面図である。
図面を参照すると、ファン‐アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
このように、ファン‐アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン‐イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン‐アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、別のインターポーザ基板がなくても電子機器のメインボード上実装されることができる。
図８はファン‐アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン‐アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン‐アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン‐アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装されることができる。
このように、ファン‐アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン‐イン半導体パッケージに比べてその厚さを薄く実現することができて、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン‐アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なって、ファン‐イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。
半導体パッケージ連結システム
図９は一例による半導体パッケージ連結システムを概略的に示した断面図である。
図面を参照すると、一例による半導体パッケージ連結システム５００は、印刷回路基板３００と、印刷回路基板３００の第１側に配置された第１半導体パッケージ１００と、印刷回路基板３００の第２側に配置された第２半導体パッケージ２００と、印刷回路基板３００の第２側に配置された受動部品３５０と、を含む。第１半導体パッケージ１００は、アプリケーションプロセッサ（ＡＰ）１２０Ａ及び電力管理集積回路（ＰＭＩＣ）１２０Ｂを含んでおり、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂは並んで配置される。第２半導体パッケージ２００はメモリー２２０を含む。第１半導体パッケージ１００は、第１電気接続構造体１７０を介して印刷回路基板３００と電気的に連結される。第２半導体パッケージ２００は、第２連結構造体２７０を介して印刷回路基板３００と電気的に連結される。
第１半導体パッケージ１００のＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂは、パッケージ１００内の再配線層を介して電気的に連結される。例えば、ＰＭＩＣ１２０Ｂの出力電力は、再配線層を介してＡＰ１２０ＡのパワーＩ／Ｏに伝達される。メモリーを含む第２半導体パッケージ２００は、印刷回路基板３００を基準として第１半導体パッケージ１００の反対側に配置されており、印刷回路基板３００の回路及びビアを介して第１半導体パッケージ１００と電気的に連結され、これによりＡＰ１２０Ａと信号を送受する。すなわち、第１半導体パッケージ１００及び第２半導体パッケージ２００は、印刷回路基板３００を挟んで互いに向かい合うように配置されており、この際、ＡＰ１２０Ａ及びメモリー２２０が印刷回路基板３００を挟んで互いに向かい合うように配置されることが好ましい。ＰＭＩＣ１２０Ｂの出力電力は、印刷回路基板３００を介してメモリー２２０とも連結されることができる。第１半導体パッケージ１００及び／または第２半導体パッケージ２００は、印刷回路基板３００を介して受動部品３５０とも電気的に連結されることができる。
このような構造の半導体パッケージ連結システム５００の場合、通常、メモリー２２０が非常に多数のＩ／Ｏを有しているが、これを含む第２半導体パッケージ２００を印刷回路基板３００を介して第１半導体パッケージ１００と連結するため、メモリー２２０のＩ／Ｏ数に影響されない。また、別のＰＯＰ構造を適用する必要がなく、バックサイド再配線層やインターポーザ基板も不要である。したがって、薄型化が可能であるだけでなく、信号経路の単純化も可能である。また、ＡＰ１２０ＡとＰＭＩＣ１２０Ｂが１つのパッケージ１００内に並んで（Ｓｉｄｅ‐ｂｙ‐Ｓｉｄｅ）配置されるため、パワーの経路も最小化することができ、発熱が激しいＡＰ１２０ＡとＰＭＩＣ１２０Ｂを１つのパッケージ１００内に配置するため、パッケージ１００上に放熱部材などを設計することで、効果的にＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの熱を同時に放出させることができる。
一方、第１半導体パッケージ１００は、後述のように、ＰＬＰ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）方式、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）方式などで設計することができ、第２半導体パッケージ２００は、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）方式、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）方式、ＰＬＰ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）方式などで設計することができる。
また、受動部品３５０は、それぞれ独立して、ＭＬＣＣ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）、ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）、インダクタ、ビーズ、その他の各種公知のフィルターなどであることができる。受動部品３５０の数は特に限定されず、図面に示したものより多くてもよく、より少なくてもよい。
また、印刷回路基板３００は電子機器のメインボードなどであることができ、場合によっては、サブボードであってもよい。印刷回路基板３００は、複数のビルドアップ層、複数の回路層、及び電気的連結のための複数層のビアを含むことができる。その複数層のビアは、第１半導体パッケージ１００と第２半導体パッケージ２００の電気的経路を最小化するために、スタック‐ビアタイプであることができるが、これに限定されるものではない。場合によっては、コア基板が内部に配置されることもできる。印刷回路基板３００には、上述の構成要素以外に、他の部品やモジュール、パッケージなどがさらに実装され得ることはいうまでもない。
図１０ａから図１０ｄは、図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。
図１０ａを参照すると、第１半導体パッケージ１００Ａは、接続パッド１２０ＡＰが配置された活性面及びその反対側の非活性面を有するＡＰ１２０Ａと、接続パッド１２０ＢＰが配置された活性面及びその反対側の非活性面を有するＰＭＩＣ１２０Ｂと、ＡＰ１２０ＡとＰＭＩＣ１２０Ｂのそれぞれの少なくとも一部を封止する封止材１３０と、ＡＰ１２０Ａの活性面及びＰＭＩＣ１２０Ｂの活性面上に配置されており、絶縁層１４１、絶縁層１４１に形成された再配線層１４２、及びビア１４３を含む連結部材１４０と、連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０の開口部上に配置され、連結部材１４０の再配線層１４２と電気的に連結されたアンダーバンプ金属層１６０と、アンダーバンプ金属層１６０を介して連結部材１４０の再配線層１４２と電気的に連結された電気接続構造体１７０と、を含むことができる。パッシベーション層１５０上には、必要に応じて、キャパシターやインダクタなどの受動部品１５５がさらに配置されることができる。
ＡＰ１２０ＡとＰＭＩＣ１２０Ｂはそれぞれ、数百〜数百万個以上の素子が１つのチップ内に集積化されている集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であることができる。この場合、それぞれの本体を成す母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体には様々な回路が形成されていることができる。それぞれの接続パッド１２０ＡＰ、１２０ＢＰは、ＡＰ１２０ＡとＰＭＩＣ１２０Ｂを他の構成要素と電気的に連結させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。それぞれの本体上には接続パッド１２０ＡＰ、１２０ＢＰを露出させるパッシベーション膜が形成されることができる。パッシベーション膜は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。その他の必要な位置にそれぞれ絶縁膜などがさらに配置されてもよく、必要に応じて、絶縁層と再配線層が形成されてもよい。
封止材１３０はＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂを保護する。封止形態は特に制限されず、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの少なくとも一部を囲む形態であればよい。例えば、封止材１３０はＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの非活性面と側面を覆うとともに、活性面の少なくとも一部を覆うことができる。封止材１３０は絶縁物質を含む。絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、具体的に、ＡＢＦ、ＦＲ‐４、ＢＴ樹脂などを用いることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、フォトリソグラフィ工程が可能なＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）樹脂を用いてもよい。また、反りの制御や剛性維持のための目的で、熱硬化性樹脂や熱可塑性樹脂などの絶縁樹脂が無機フィラー及び／またはガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いてもよい。
連結部材１４０は、ＡＰ１２０Ａの接続パッド１２０ＡＰとＰＭＩＣ１２０Ｂの接続パッド１２０ＢＰを再配線し、これらを電気的に連結させる。連結部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２０ＡＰ、１２０ＢＰがそれぞれ再配線されることができ、電気接続構造体１７０を介して、その機能に応じて外部と物理的及び／または電気的に連結されることができる。連結部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通して再配線層１４２と連結されたビア１４３と、を含む。連結部材１４０は単層で構成されてもよく、図面に示されたものよりも多数の複数層に設計されてもよい。
絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は感光性絶縁層であることができる。絶縁層１４１が感光性の性質を有する場合、絶縁層１４１をより薄く形成することができ、ビア１４３のファインピッチをより容易に達成することができる。絶縁層１４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であることができる。絶縁層１４１が多層である場合、これらの物質は互いに同一であってもよく、必要に応じて、互いに異なってもよい。絶縁層１４１が多層である場合、これらは工程によって一体化され、その境界が不明確であり得る。
再配線層１４２は、実質的に接続パッド１２０ＡＰ、１２０ＢＰを再配線する役割を担うものであって、これらを電気的に連結させることができる。その形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、電気接続構造体パッドなどを含むことができる。
ビア１４３は、互いに異なる層に形成された再配線層１４２、接続パッド１２０ＡＰ、１２０ＢＰなどを電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成させる。ビア１４３の形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状など、当該技術分野において公知の全ての形状が適用可能である。
連結部材１４０のＰＭＩＣ１２０Ｂの活性面と連結された領域には、必要に応じて、放熱部材１４０Ｂが形成されることができる。放熱部材１４０Ｂは、非常に短い距離で密に形成された複数層の放熱ビアを含むことができるが、これに限定されるものではなく、放熱ビアに代えて、金属ブロックなどを含んでもよいことはいうまでもない。放熱部材１４０Ｂを形成する場合、発熱が激しいＰＭＩＣ１２０Ｂの熱をより効果的に印刷回路基板３００に伝達することができるため、優れた放熱効果を奏することができる。
パッシベーション層１５０は、連結部材１４０を外部からの物理的、化学的損傷などから保護することができる。パッシベーション層１５０は、連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部を有することができる。このような開口部は、パッシベーション層１５０に数十〜数千個が形成されることができる。パッシベーション層１５０は、絶縁樹脂及び無機フィラーを含み、且つガラス繊維は含まないことができる。例えば、パッシベーション層１５０はＡＢＦであることができるが、これに限定されるものではない。
アンダーバンプ金属層１６０は電気接続構造体１７０の接続信頼性を向上させ、その結果、パッケージ１００Ａのボードレベル信頼性を改善する。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部を介して露出した連結部材１４０の再配線層１４２と連結される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部に公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができるが、これに限定されるものではない。
電気接続構造体１７０は、第１半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、第１半導体パッケージ１００Ａは電気接続構造体１７０を介して印刷回路基板３００に実装されることができる。電気接続構造体１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。電気接続構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気接続構造体１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ‐銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
電気接続構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、電気接続構造体１７０の数は、接続パッド１２０ＡＰ、１２０ＢＰの数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。
電気接続構造体１７０の少なくとも１つはファン‐アウト領域に配置される。ファン‐アウト領域とは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂが配置されている領域を外れた領域を意味する。ファン‐アウト（ｆａｎ‐ｏｕｔ）パッケージは、ファン‐イン（ｆａｎ‐ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
図１０ｂを参照すると、第１半導体パッケージ１００Ｂは貫通孔１１０Ｈを有するコア部材１１０をさらに含む。コア部材１１０の貫通孔１１０ＨにはＡＰ１２０ＡとＰＭＩＣ１２０Ｂが並んで配置される。コア部材１１０は、具体的な材料に応じてパッケージ１００Ｂの剛性をより改善させることができ、封止材１３０の厚さ均一性を確保するなどの役割を担うことができる。ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの側面の周囲はコア部材１１０によって囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形され得ることができ、その形態に応じて他の機能を担うことができる。
コア部材１１０の材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ‐ｕｐ Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。
図１０ｃを参照すると、第１半導体パッケージ１００Ｃは、コア部材１１０が、連結部材１４０と接する第１絶縁層１１１ａと、連結部材１４０と接して第１絶縁層１１１ａに埋め込まれた第１配線層１１２ａと、第１絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側に配置された第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置されて第２配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、を含む。第１〜第３配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２０ＡＰ、１２０ＢＰと電気的に連結される。第１及び第２配線層１１２ａ、１１２ｂと第２及び第３配線層１１２ｂ、１１２ｃは、それぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア１１３ａ、１１３ｂを介して電気的に連結される。
第１配線層１１２ａを第１絶縁層１１１ａ内に埋め込む場合、第１配線層１１２ａの厚さによって生じる段差が最小化されるため、連結部材１４０の絶縁距離が一定となる。すなわち、連結部材１４０の再配線層１４２から第１絶縁層１１１ａの下面までの距離と、連結部材１４０の再配線層１４２からＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰまでの距離との差は、第１配線層１１２ａの厚さより小さくできる。したがって、連結部材１４０の高密度配線設計が容易となる。
コア部材１１０の第１配線層１１２ａの下面は、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰの下面より上側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第１配線層１１２ａとの間の距離は、連結部材１４０の再配線層１４２とＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰとの間の距離より大きくできる。これは、第１配線層１１２ａが絶縁層１１１の内部に入り込むことができるためである。このように、第１配線層１１２ａが第１絶縁層の内部に入り込んで第１絶縁層１１１ａの下面と第１配線層１１２ａの下面が段差を有する場合、封止材１３０の形成物質がブリードして第１配線層１１２ａを汚染させることを防止することができる。コア部材１１０の第２配線層１１２ｂは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの活性面と非活性面との間に位置することができる。コア部材１１０は、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの厚さに対応する厚さに形成することができ、これにより、コア部材１１０の内部に形成された第２配線層１１２ｂが、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの活性面と非活性面との間のレベルに配置されることができる。
コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、連結部材１４０の再配線層１４２の厚さより厚くできる。コア部材１１０はＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂ以上の厚さを有することができるため、配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、連結部材１４０の再配線層１４２は、薄型化のために配線層１１２ａ、１１２ｂ、１１２ｃに比べて小さいサイズに形成することができる。
絶縁層１１１ａ、１１１ｂの材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂が無機フィラーと混合されるか、または無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ‐ｕｐ Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
配線層１１２ａ、１１２ｂ、１１２ｃは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰを再配線する役割を担うことができる。配線層１１２ａ、１１２ｂ、１１２ｃの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂ、１１２ｃは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気接続構造体パッドなどを含むことができる。
ビア１１３ａ、１１３ｂは、互いに異なる層に形成された配線層１１２ａ、１１２ｂ、１１２ｃを電気的に連結させ、その結果、コア部材１１０内に電気的経路を形成させる。ビア１１３ａ、１１３ｂも形成物質としては導電性物質を用いることができる。ビア１１３ａ、１１３ｂは、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など、公知の全ての形状が適用可能である。第１ビア１１３ａのための孔を形成する時に、第１配線層１１２ａの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、第１ビア１１３ａは、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、第１ビア１１３ａは第２配線層１１２ｂのパッドパターンと一体化されることができる。また、第２ビア１１３ｂのための孔を形成する時に、第２配線層１１２ｂの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、第２ビア１１３ｂは、上面の幅が下面の幅より大きいテーパ状であることが工程上有利である。この場合、第２ビア１１３ｂは第３配線層１１２ｃのパッドパターンと一体化されることができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。
図１０ｄを参照すると、第１半導体パッケージ１００Ｄは、コア部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置されて第１配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、第１絶縁層１１１ａ上に配置されて第２配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２０ＡＰ、１２０ＢＰと電気的に連結される。コア部材１１０がさらに多数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、連結部材１４０をさらに簡素化することができる。したがって、連結部材１４０の形成過程で発生する不良による収率低下を改善することができる。一方、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。
第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さを厚くできる。第１絶縁層１１１ａは、基本的に剛性を維持するためにその厚さが相対的に厚く、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多数の配線層１１２ｃ、１１２ｄを形成するために導入されたものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦまたはＰＩＤであることができるが、これに限定されるものではない。同一の観点から、第１絶縁層１１１ａを貫通する第１ビア１１３ａは、第２及び第３絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３ビア１１３ｂ、１１３ｃより直径を大きくできる。
コア部材１１０の第３配線層１１２ｃの下面は、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰの下面より下側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第３配線層１１２ｃとの間の距離は、連結部材１４０の再配線層１４２とＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰとの間の距離より小さくできる。これは、第３配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置されることができるのに対し、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰ上には、薄いパッシベーション膜がさらに形成されることができるためである。コア部材１１０の第１配線層１１２ａ及び第２配線層１１２ｂは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの活性面と非活性面との間に位置することができる。コア部材１１０は、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの厚さに対応するように形成することができるため、コア部材１１０の内部に形成された第１配線層１１２ａ及び第２配線層１１２ｂは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの活性面と非活性面との間のレベルに配置されることができる。
コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、連結部材１４０の再配線層１４２の厚さより厚くできる。コア部材１１０はＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂ以上の厚さを有することができるため、配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。これに対し、連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。
図１１ａから図１１ｆは、図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。
図１１ａを参照すると、第２半導体パッケージ２００Ａは、複数のメモリー２２１、２２２が連結部材２４０上にスタックされ、封止材２３０により封止されたものであることができる。すなわち、第２半導体パッケージ２００Ａは、再配線層２４２を有する連結部材２４０と、連結部材２４０上に配置され、再配線層２４２とワイヤボンディング２２１Ｗを介して電気的に連結された第１メモリー２２１と、第１メモリー２２１上に配置され、再配線層２４２とワイヤボンディング２２２Ｗを介して電気的に連結された第２メモリー２２２と、第１メモリー２２１と第２メモリー２２２のそれぞれの少なくとも一部を封止する封止材２３０と、連結部材２４０上に配置されたパッシベーション層２５０と、パッシベーション層２５０の開口部に形成されて再配線層２４２と電気的に連結されたアンダーバンプ金属層２６０と、アンダーバンプ金属層２６０を介して再配線層２４２と電気的に連結された電気接続構造体２７０と、を含むことができる。連結部材２４０はインターポーザの形態で製造されることができるが、これに限定されるものではない。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。
図１１ｂを参照すると、第２半導体パッケージ２００Ｂは、貫通孔２１０Ｈを有するコア部材２１０と、貫通孔２１０Ｈに配置され、第１接続パッド２２１Ｐが配置された活性面及び活性面の反対側に配置された非活性面を有する第１メモリー２２１と、貫通孔２１０Ｈの第１メモリー２２１上に配置され、第２接続パッド２２２Ｐが配置された活性面及び活性面の反対側に配置された非活性面を有する第２メモリー２２２と、コア部材２１０、第１メモリー２２１、及び第２メモリー２２２の少なくとも一部を封止する封止材２３０と、コア部材２１０、第１メモリー２２１、及び第２メモリー２２２の活性面上に配置された連結部材２４０と、を含む。また、第２半導体パッケージ２００Ｂは、連結部材２４０上に配置されたパッシベーション層２５０と、パッシベーション層２５０の開口部上に配置されて連結部材２４０の再配線層２４２と電気的に連結されたアンダーバンプ金属層２６０と、アンダーバンプ金属層２６０を介して連結部材２４０の再配線層２４２と電気的に連結された電気接続構造体２７０と、をさらに含むことができる。
連結部材２４０は、第１接続パッド２２１Ｐ及び第２接続パッド２２２Ｐと電気的に連結された再配線層２４２を含む。第２メモリー２２２は、活性面が第１メモリー２２１の非活性面に付着され、且つ第２接続パッド２２２Ｐが露出するように、第１メモリー２２１上にずれて配置される。ずれて配置されるということは、第１メモリー２２１と第２メモリー２２２のそれぞれの側面が互いに一致しないことを意味する。連結部材２４０の再配線層２４２は、第１ビア２４３ａ及び第２ビア２４３ｂを介して第１接続パッド２２１Ｐ及び第２接続パッド２２２Ｐとそれぞれ連結される。第２ビア２４３ｂは第１ビア２４３ａより高い。
一方、近年、メモリー容量を拡張するために、複数のメモリーチップを多段にスタックする技術が開発されている。例えば、複数のメモリーチップを２段（または３段）にスタックし、スタックしたメモリーチップをインターポーザ基板上に実装した後、モールディング材でモールディングしてパッケージ形態として用いることが挙げられる。この際、スタックしたメモリーチップは、ワイヤボンディングによってインターポーザ基板と電気的に連結する。ところが、このような構造では、インターポーザ基板の厚さがかなり厚いため、薄型化に限界がある。また、インターポーザ基板がシリコンをベースとして製造される場合には、コストがかなり高いという問題がある。また、スタックしたメモリーチップを支持する補強材が別に含まれないと、反りによる信頼性の問題が発生し得る。また、ワイヤボンディングによってインターポーザ基板と電気的に連結されてＩ／Ｏが再配線されるため、信号経路がかなり長くて、信号ロスが頻繁に発生し得るという問題がある。
これに対し、一例による第２半導体パッケージ２００Ｂは、コア部材２１０を導入するとともに、コア部材２１０の貫通孔２１０Ｈに複数のスタックされたメモリー２２１、２２２を配置する。また、インターポーザ基板を導入せず、その代わりに再配線層２４２を含む第２連結部材２４０を形成する。特に、複数のスタックされたメモリー２２１、２２２は、ワイヤボンディングではなく、互いに異なる高さを有する多段ビア２４３ａ、２４３ｂを介して第２連結部材２４０の再配線層２４２に連結される。これにより、第２連結部材２４０の厚さを最小化することができることはいうまでもなく、さらには、バックサイドの封止厚さやスタックされたチップの厚さも最小化することができる。また、スタックされたメモリー２２１、２２２から電気接続構造体２７０までの信号経路を最小化することができるため、信号ロスを減少させ、信号電気特性を向上させることができる。また、コア部材２１０により反りの制御も可能であるため、信頼性を向上させることができる。
コア部材２１０の貫通孔２１０Ｈには、スタックされた第１及び第２メモリー２２１、２２２が配置される。コア部材２１０は、具体的な材料に応じてパッケージ２００Ｂの剛性をより改善させることができ、封止材２３０の厚さ均一性の確保などの役割を担うことができる。スタックされた第１及び第２メモリー２２１、２２２の側面の周囲はコア部材２１０によって囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形可能であり、その形態に応じて他の機能を担うことができる。
コア部材２１０の材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ‐ｕｐ Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
メモリー２２１、２２２はそれぞれ、数百〜数百万個以上の素子が１つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーであることができるが、これに限定されるものではない。メモリー２２１、２２２はそれぞれ、接続パッド２２１Ｐ、２２２Ｐが配置された面が活性面となり、それと向かい合う反対側の面が非活性面となる。メモリー２２１、２２２は活性ウエハーをベースとして形成されることができ、この場合、それぞれの本体を成す母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体には様々な回路が形成されていることができる。接続パッド２２１Ｐ、２２２Ｐは、メモリー２２１、２２２をそれぞれ他の構成要素と電気的に連結させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。必要に応じて、本体上には接続パッド２２１Ｐ、２２２Ｐを露出させるパッシベーション膜が形成されることができる。パッシベーション膜は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。その他の必要な位置に絶縁膜などがさらに配置されてもよい。
メモリー２２１、２２２は、それぞれ互いに異なる高さを有するビア２４３ａ、２４３ｂを介して第２連結部材２４０の再配線層２４２と連結される。この際、第１ビア２４３ａは封止材２３０を貫通しないが、第２ビア２４３ｂは封止材２３０を貫通する。すなわち、第１ビア２４３ａは封止材２３０と接さず、第２ビア２４３ｂは封止材２３０と接することができる。第２メモリー２２２の活性面は、第１メモリー２２１の非活性面と向かい合う第１側部、第１メモリー２２１の非活性面と向かい合う中央部、及び第２メモリー２２２の活性面の中心部を基準として第１側部と対称をなし、少なくとも一部が第１メモリー２２１の非活性面を外れる第２側部で構成されることができる。この際、第２接続パッド２２２Ｐは、第２メモリー２２２の活性面の第２側部に配置されることができる。すなわち、メモリー２２１、２２２が階段（ｓｔｅｐ）状にずれて配置され、第２接続パッド２２２Ｐが第２メモリー２２２の活性面の第２側部に配置されることにより、互いに異なる高さを有する多段ビア２４３ａ、２４３ｂの適用が可能である。
メモリー２２１、２２２は接着部材２８０を介して付着されることができる。接着部材２８０は、公知のテープ、接着剤、粘着剤など、メモリー２２１、２２２を付着させることができるものであればその材質などが特に限定されず、何れも適用可能である。場合によっては、接着部材２８０が省略されてもよいことはいうまでもない。一方、メモリー２２１、２２２の配置形態は、図面に示したような形態に限定されるものではない。すなわち、メモリー２２１、２２２がずれて配置され、且つ多段ビア２４３ａ、２４３ｂが適用可能な形態であれば、平面図に示した形態と異なる形態でこれらが配置されてもよい。
封止材２３０はメモリー２２１、２２２を保護する。封止形態は特に制限されず、メモリー２２１、２２２の少なくとも一部を囲む形態であればよい。例えば、封止材２３０はメモリー２２１、２２２の非活性面と側面を覆うことができ、活性面の少なくとも一部を覆うことができる。また、コア部材２１０を覆うことができ、貫通孔２１０Ｈの少なくとも一部を満たすことができる。封止材２３０は絶縁物質を含む。絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、具体的に、ＡＢＦ、ＦＲ‐４、ＢＴ樹脂などを用いることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、フォトリソグラフィ工程が可能なＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）樹脂を用いてもよい。また、反りの制御や剛性維持のための目的で、熱硬化性樹脂や熱可塑性樹脂などの絶縁樹脂が無機フィラー及び／またはガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いてもよい。
連結部材２４０はメモリー２２１、２２２の接続パッド２２１Ｐ、２２２Ｐを再配線し、これらを電気的に連結させる。連結部材２４０により、様々な機能を有する数十〜数百個の接続パッド２２１Ｐ、２２２Ｐがそれぞれ再配線されることができ、電気接続構造体２７０を介して、その機能に応じて外部と物理的及び／または電気的に連結されることができる。連結部材２４０は、絶縁層２４１と、絶縁層２４１上に配置された再配線層２４２と、絶縁層２４１を貫通して再配線層２４２と連結されたビア２４３ａ、２４３ｂと、を含む。連結部材２４０は単層で構成されてもよく、図面のものより多数の複数層に設計されてもよい。
絶縁層２４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層２４１は感光性絶縁層であることができる。絶縁層２４１が感光性の性質を有する場合、絶縁層２４１をより薄く形成することができ、ビア２４３のファインピッチをより容易に達成することができる。絶縁層２４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であることができる。絶縁層２４１が多層である場合、これらの物質は互いに同一であってもよく、必要に応じて互いに異なってもよい。絶縁層２４１が多層である場合、これらは工程によって一体化され、その境界が不明確であり得る。
再配線層２４２は、実質的に接続パッド２２１Ｐ、２２２Ｐを再配線する役割を果たすことができ、これらを電気的に連結させることができる。その形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層２４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、電気接続構造体パッドなどを含むことができる。
ビア２４３ａ、２４３ｂは、互いに異なる層に形成された再配線層２４２、接続パッド２２１Ｐ、２２２Ｐなどを電気的に連結させ、その結果、パッケージ２００Ｂ内に電気的経路を形成させる。ビア２４３ａ、２４３ｂの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア２４３ａ、２４３ｂは、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状など、当該技術分野において公知の全ての形状が適用可能である。
パッシベーション層２５０は、連結部材２４０を外部からの物理的、化学的損傷などから保護することができる。パッシベーション層２５０は、連結部材２４０の再配線層２４２の少なくとも一部を露出させる開口部を有することができる。このような開口部は、パッシベーション層２５０に数十〜数千個が形成されることができる。パッシベーション層２５０は、絶縁樹脂及び無機フィラーを含み、且つガラス繊維は含まないことができる。例えば、パッシベーション層２５０はＡＢＦであることができるが、これに限定されるものではない。
アンダーバンプ金属層２６０は、電気接続構造体２７０の接続信頼性を向上させ、その結果、パッケージ２００Ｂのボードレベル信頼性を改善させる。アンダーバンプ金属層２６０は、パッシベーション層２５０の開口部を介して露出した連結部材２４０の再配線層２４２と連結される。アンダーバンプ金属層２６０は、パッシベーション層２５０の開口部に公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができるが、これに限定されるものではない。
電気接続構造体２７０は、第２半導体パッケージ２００Ｂを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、第２半導体パッケージ２００Ｂは電気接続構造体２７０を介して印刷回路基板３００に実装されることができる。電気接続構造体２７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。電気接続構造体２７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気接続構造体２７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ‐銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
電気接続構造体２７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、電気接続構造体２７０の数は、接続パッド２２１Ｐ、２２２Ｐの数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。
電気接続構造体２７０の少なくとも１つはファン‐アウト領域に配置される。ファン‐アウト領域とは、ＡＰ２２０Ａ及びＰＭＩＣ２２０Ｂが配置されている領域を外れた領域を意味する。ファン‐アウト（ｆａｎ‐ｏｕｔ）パッケージは、ファン‐イン（ｆａｎ‐ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であり、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。
図１１ｃを参照すると、第２半導体パッケージ２００Ｃは、コア部材２１０が、連結部材２４０と接する第１絶縁層２１１ａと、連結部材２４０と接して第１絶縁層２１１ａに埋め込まれた第１配線層２１２ａと、第１絶縁層２１１ａの第１配線層２１２ａが埋め込まれた側の反対側に配置された第２配線層２１２ｂと、第１絶縁層２１１ａ上に配置されて第２配線層２１２ｂを覆う第２絶縁層２１１ｂと、第２絶縁層２１１ｂ上に配置された第３配線層２１２ｃと、を含む。第１〜第３配線層２１２ａ、２１２ｂ、２１２ｃは接続パッド２２１Ｐ、２２２Ｐと電気的に連結される。第１及び第２配線層２１２ａ、２１２ｂ及び第２及び第３配線層２１２ｂ、２１２ｃはそれぞれ、第１及び第２絶縁層２１１ａ、２１１ｂを貫通する第１及び第２ビア２１３ａ、２１３ｂを介して電気的に連結される。
第１配線層２１２ａを第１絶縁層２１１ａ内に埋め込む場合、第１配線層２１２ａの厚さによって生じる段差が最小化されるため、連結部材２４０の絶縁距離が一定になる。すなわち、連結部材２４０の再配線層２４２から第１絶縁層２１１ａの下面までの距離と、連結部材２４０の再配線層２４２からメモリー２２１の接続パッド２２１Ｐまでの距離との差は、第１配線層２１２ａの厚さより小さくできる。したがって、連結部材２４０の高密度配線設計が容易となる。
コア部材２１０の第１配線層２１２ａの下面は、メモリー２２１、２２２の接続パッド２２１Ｐ、２２２Ｐの下面より上側に位置することができる。また、連結部材２４０の再配線層２４２とコア部材２１０の第１配線層２１２ａとの間の距離は、連結部材２４０の再配線層２４２とメモリー２２１の接続パッド２２１Ｐとの間の距離より大きくができる。これは、第１配線層２１２ａが絶縁層２１１の内部に入り込むことができるためである。このように、第１配線層２１２ａが第１絶縁層の内部に入り込んで第１絶縁層２１１ａの下面と第１配線層２１２ａの下面が段差を有する場合、封止材２３０の形成物質がブリードして第１配線層２１２ａを汚染させることを防止することができる。
コア部材２１０の配線層２１２ａ、２１２ｂ、２１２ｃの厚さは、連結部材２４０の再配線層２４２の厚さより厚くできる。コア部材２１０はメモリー２２１、２２２以上の厚さを有することができるため、配線層２１２ａ、２１２ｂ、２１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、連結部材２４０の再配線層２４２は、薄型化のために配線層２１２ａ、２１２ｂ、２１２ｃより小さいサイズに形成することができる。
絶縁層２１１ａ、２１１ｂの材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂が無機フィラーと混合されるか、または無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ‐ｕｐ Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
配線層２１２ａ、２１２ｂ、２１２ｃは、メモリー２２１、２２２の接続パッド２２１Ｐ、２２２Ｐを再配線する役割を担うことができる。配線層２１２ａ、２１２ｂ、２１２ｃの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。配線層２１２ａ、２１２ｂ、２１２ｃは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気接続構造体パッドなどを含むことができる。
ビア２１３ａ、２１３ｂは、互いに異なる層に形成された配線層２１２ａ、２１２ｂ、２１２ｃを電気的に連結させ、その結果、コア部材２１０内に電気的経路を形成させる。ビア２１３ａ、２１３ｂも形成物質としては導電性物質を用いることができる。ビア２１３ａ、２１３ｂは、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など、公知の全ての形状が適用可能である。第１ビア２１３ａのための孔を形成する時に、第１配線層２１２ａの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、第１ビア２１３ａは、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、第１ビア２１３ａは第２配線層２１２ｂのパッドパターンと一体化されることができる。また、第２ビア２１３ｂのための孔を形成する時に、第２配線層２１２ｂの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、第２ビア２１３ｂは、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、第２ビア２１３ｂは第３配線層２１２ｃのパッドパターンと一体化されることができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。
図１１ｄを参照すると、第２半導体パッケージ２００Ｄは、コア部材２１０が、第１絶縁層２１１ａと、第１絶縁層２１１ａの両面に配置された第１配線層２１２ａ及び第２配線層２１２ｂと、第１絶縁層２１１ａ上に配置されて第１配線層２１２ａを覆う第２絶縁層２１１ｂと、第２絶縁層２１１ｂ上に配置された第２配線層２１２ｃと、第１絶縁層２１１ａ上に配置されて第２配線層２１２ｂを覆う第３絶縁層２１１ｃと、第３絶縁層２１１ｃ上に配置された第４配線層２１２ｄと、を含む。第１〜第４配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄは接続パッド２２１Ｐ、２２２Ｐと電気的に連結される。コア部材２１０がさらに多数の配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄを含むため、連結部材２４０をさらに簡素化することができる。したがって、連結部材２４０の形成過程で発生する不良による収率低下を改善することができる。一方、第１〜第４配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄは、第１〜第３絶縁層２１１ａ、２１１ｂ、２１１ｃをそれぞれ貫通する第１〜第３ビア２１３ａ、２１３ｂ、２１３ｃを介して電気的に連結されることができる。
第１絶縁層２１１ａは第２絶縁層２１１ｂ及び第３絶縁層２１１ｃより厚さを厚くできる。第１絶縁層２１１ａは、基本的に剛性を維持するためにその厚さが相対的に厚くてもよく、第２絶縁層２１１ｂ及び第３絶縁層２１１ｃは、より多数の配線層２１２ｃ、２１２ｄを形成するために導入されたものであることができる。第１絶縁層２１１ａは、第２絶縁層２１１ｂ及び第３絶縁層２１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層２１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層２１１ｂ及び第３絶縁層２１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦまたはＰＩＤであることができるが、これに限定されるものではない。同一の観点から、第１絶縁層２１１ａを貫通する第１ビア２１３ａは、第２及び第３絶縁層２１１ｂ、２１１ｃを貫通する第２及び第３ビア２１３ｂ、２１３ｃより直径を大きくできる。
コア部材２１０の第３配線層２１２ｃの下面は、メモリー２２２の接続パッド２２１Ｐの下面より下側に位置することができる。また、連結部材２４０の再配線層２４２とコア部材２１０の第３配線層２１２ｃとの間の距離は、連結部材２４０の再配線層２４２とメモリー２２１、２２２の接続パッド２２１Ｐ、２２２Ｐとの間の距離より小さくできる。これは、第３配線層２１２ｃが第２絶縁層２１１ｂ上に突出した形態で配置されることができるのに対し、メモリー２２１の接続パッド２２１Ｐ上には薄いパッシベーション膜がさらに形成されることができるためである。
コア部材２１０の配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄの厚さは、連結部材２４０の再配線層２４２の厚さより厚くできる。コア部材２１０はメモリー２２１、２２２以上の厚さを有することができるため、配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄもより大きいサイズに形成することができる。これに対し、連結部材２４０の再配線層２４２は、薄型化のために相対的に小さいサイズに形成することができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。
図１１ｅを参照すると、第２半導体パッケージ２００Ｅは、図１１ｂに示した第２半導体パッケージ２００Ｂにおいて、第１メモリー２２１に比べて第２メモリー２２２の水平断面積がより広い。すなわち、第１メモリー２２１の非活性面に比べて第２メモリー２２２の活性面がより広い。この際、第２メモリー２２２の活性面は、少なくとも一部が第１メモリー２２１の非活性面を外れる第１側部、第１メモリー２２１の非活性面と向かい合う中心部、及び中心部を基準として第１側部と対称をなし、少なくとも一部が第１メモリー２２１の非活性面を外れる第２側部で構成されており、第２接続パッド２２２Ｐは第２メモリー２２２の活性面の第１及び第２側部の両方に配置されることができる。すなわち、メモリー２２１、２２２が互いに異なる水平断面積を有する形態でずれて配置され、第２接続パッド２２２Ｐが第２メモリー２２２の活性面の第１及び第２側部に配置されることによっても、多段ビア２４３Ａ、２４３Ｂの適用が可能である。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。一方、図１１ｃ及び図１１ｄに示したコア部材２１０がこれにも適用可能であることはいうまでもない。
図１１ｆを参照すると、第２半導体パッケージ２００Ｆは、図１１ｂに示した第２半導体パッケージ２００Ｂにおいて、貫通孔２１０Ｈに第１メモリー２２１と並んで配置され、第３接続パッド２２３Ｐが配置された活性面及び活性面の反対側に配置された非活性面を有する第３メモリー２２３と、貫通孔２１０Ｈの第３メモリー２２３上に配置され、第４接続パッド２２４Ｐが配置された活性面及び活性面の反対側に配置された非活性面を有する第４メモリー２２４と、をさらに含む。第４メモリー２２４は、活性面が第３メモリー２２３の非活性面に付着され、且つ第４接続パッド２２４Ｐが露出するように、一種の階段（ｓｔｅｐ）状に第３メモリー２２３上にずれて配置される。第２連結部材２４０の再配線層２４２は第１及び第２ビア２４３ａ、２４３ｂを介して第３及び第４接続パッド２２３Ｐ、２２４Ｐとそれぞれ連結される。このように、メモリー２２１、２２２、２２３、２２４が２段並列に連結される構造でも多段ビア２４３ａ、２４３ｂの適用が可能である。第１〜第４メモリー２２１、２２２、２２３、２２４は第１及び第２接着部材２８０ａ、２８０ｂを介して連結されることができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。一方、図１１ｃ及び図１１ｄに示したコア部材２１０がこれにも適用可能であることはいうまでもない。
図１２ａ及び図１２ｂは、図９の半導体パッケージ連結システムの印刷回路基板の様々な例を概略的に示した断面図である。
図１２ａを参照すると、印刷回路基板３００Ａは、両側にパッシベーション層３３０、３４０が形成されたコアレス基板３２０の形態であることができる。より具体的に、印刷回路基板３００Ａは、複数のビルドアップ層が積層されて形成された絶縁層３２１と、それぞれのビルドアップ層に形成された複数の回路層３２２と、それぞれのビルドアップ層を貫通して回路層３２２を連結する複数のビア層３２３と、を含むコアレス基板３２０の両側にパッシベーション層３３０、３４０が形成された形態であることができる。絶縁層３２１のビルドアップ層の材料としては、無機フィラーとともにエポキシ、ポリイミドなどの公知の絶縁物質が用いられることができ、回路層３２２及びビア層３２３の材料としては、銅（Ｃｕ）などの公知の導電性物質が用いられることができる。パッシベーション層３３０、３４０の材料としては、半田レジストなどが用いられることができる。但し、これに限定されるものではない。印刷回路基板３００Ａの内部には、必要に応じて、各種部品が内蔵されていてもよい。
図１２ｂを参照すると、印刷回路基板３００Ｂは、コア部材３１０の両側にビルドアップ部材３２０ａ、３２０ｂが配置されており、ビルドアップ部材３２０ａ、３２０ｂ上にそれぞれパッシベーション層３３０、３４０が配置されたコア基板の形態であることができる。コア部材３１０は、コア層３１１と、コア層３１１の両面に形成された回路層３１２と、コア層３１１を貫通する貫通配線３１３と、を含むことができる。それぞれのビルドアップ部材３２０ａ、３２０ｂは、ビルドアップ層３２１ａ、３２１ｂと、ビルドアップ層３２１ａ、３２１ｂに形成された回路層３２２ａ、３２２ｂと、ビルドアップ層３２１ａ、３２１bを貫通するビア層３２３ａ、３２３ｂと、を含むことができる。より多数の層が形成されてもよいことはいうまでもない。コア層３１１は銅張積層板（ＣＣＬ）などを介して導入されることができ、プリプレグなどで構成されることができるが、これに限定されるものではない。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。
図１３は、本発明の配置による半導体パッケージ連結システムの様々な効果を概略的に示した断面図である。
図面を参照すると、一例による半導体パッケージ連結システム５００Ａの場合、印刷回路基板３００Ａを基準として上述の第１半導体パッケージ１００ＢのＡＰ１２０Ａの直下に上述の第２半導体パッケージ２００Ｆのメモリー２２０が配置されるため、信号（Ｓ）の伝達経路を最小化することができる。また、上述の第１半導体パッケージ１００ＢのＡＰ１２０ＡとＰＭＩＣ１２０Ｂが並んで１つのパッケージ１００Ｂにパッケージングされているため、パワー（Ｐ）の伝達経路も最適化することができる。また、発熱が激しいＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂを含む第１半導体パッケージ１００Ｂ上に、公知の樹脂層６１０を用いてシールドカン６２０を付着し、その上にヒートパイプ６３０を配置することで、発熱が激しいＡＰ１２０ＡとＰＭＩＣ１２０Ｂの熱を同時に効果的に下げることができる。
図１４は、本発明の配置を満たさない半導体パッケージ連結システムの相対的な問題点を概略的に示した断面図である。
図面を参照すると、本発明を満たさない半導体パッケージ連結システム４００の場合、ＡＰパッケージ４１０上にインターポーザ４２０を媒介としてメモリーパッケージ４３０がＰＯＰの形態で配置されており、このようなＰＯＰ構造が印刷回路基板４４０の一側に配置される。また、印刷回路基板４４０の他側にはＰＭＩＣパッケージ４５０と受動部品４６０が配置される。このような構造では、ＡＰとＰＭＩＣが離れているため、放熱のためには複雑な構造が要求され、さらには、信号（Ｓ）及びパワー（Ｐ）の伝達経路が長くなるという問題がある。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン‐イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン‐アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００、２００ 半導体パッケージ
３００ 印刷回路基板
３５０ 受動部品
５００ 半導体パッケージ連結システム
１１０ コア部材
１１１ａ〜１１１ｄ 絶縁層
１１２ａ〜１１２ｄ 配線層
１１３ａ〜１１３ｃ ビア
１２０Ａ ＡＰ
１２０ＡＰ 接続パッド
１２０Ｂ ＰＭＩＣ
１２０ＢＰ 接続パッド
１３０ 封止材
１４０ 連結部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０ パッシベーション層
１６０ アンダーバンプ金属層
１７０ 電気接続構造体
１５５ 受動部品
２１０ コア部材
２１１ａ〜２１１ｄ 絶縁層
２１２ａ〜２１２ｄ 配線層
２１３ａ〜２１３ｃ ビア
２２１〜２２４ メモリー
２２１Ｐ〜２２４Ｐ 接続パッド
２３０ 封止材
２４０ 連結部材
２４１ 絶縁層
２４２ 再配線層
２４３ ビア
２５０ パッシベーション層
２６０ アンダーバンプ金属層
２７０ 電気接続構造体
２８０ 接着部材

Claims (18)

  1. 第１側、及び前記第１側と向かい合う第２側を有する印刷回路基板と、
    前記印刷回路基板の第１側に配置され、前記印刷回路基板と第１電気接続構造体を介して連結された第１半導体パッケージと、
    前記印刷回路基板の第２側に配置され、前記印刷回路基板と第２電気接続構造体を介して連結された第２半導体パッケージと、を含み、
    前記第１半導体パッケージは、互いに並んで配置されたアプリケーションプロセッサ（ＡＰ）及び電力管理集積回路（ＰＭＩＣ）を含み、
    前記第２半導体パッケージはメモリー（Ｍｅｍｏｒｙ）を含む、半導体パッケージ連結システム。
  2. 前記第１半導体パッケージ及び前記第２半導体パッケージは、前記印刷回路基板を挟んで互いに向かい合うように配置されている、請求項１に記載の半導体パッケージ連結システム。
  3. 前記アプリケーションプロセッサ（ＡＰ）及び前記メモリー（Ｍｅｍｏｒｙ）は、前記印刷回路基板を挟んで互いに向かい合うように配置されている、請求項２に記載の半導体パッケージ連結システム。
  4. 前記第１半導体パッケージは、
    互いに並んで配置され、それぞれ接続パッドが配置された活性面及び前記活性面の反対側の非活性面を有する前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）と、
    前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの少なくとも一部を封止する封止材と、
    前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの活性面上に配置され、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドを電気的に連結する再配線層を含む連結部材と、
    前記連結部材の前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）が配置された側の反対側に配置され、前記再配線層を前記印刷回路基板と電気的に連結させる前記第１電気接続構造体と、を含む、請求項１から３のいずれか一項に記載の半導体パッケージ連結システム。
  5. 前記第１半導体パッケージは、
    貫通孔を有するコア部材をさらに含み、
    前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）は、前記貫通孔内に互いに並んで配置されている、請求項４に記載の半導体パッケージ連結システム。
  6. 前記コア部材は、
    前記連結部材と接する第１絶縁層と、
    前記連結部材と接して前記第１絶縁層に埋め込まれた第１配線層と、
    前記第１絶縁層の前記第１配線層が埋め込まれた側の反対側に配置された第２配線層と、を含み、
    前記第１及び第２配線層は、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドと電気的に連結されている、請求項５に記載の半導体パッケージ連結システム。
  7. 前記コア部材は、
    前記第１絶縁層上に配置されて前記第２配線層を覆う第２絶縁層と、
    前記第２絶縁層上に配置された第３配線層と、をさらに含み、
    前記第３配線層は、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドと電気的に連結されている、請求項６に記載の半導体パッケージ連結システム。
  8. 前記コア部材は、
    第１絶縁層と、
    前記第１絶縁層の両面に配置された第１配線層及び第２配線層と、を含み、
    前記第１及び第２配線層は、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドと電気的に連結されている、請求項５に記載の半導体パッケージ連結システム。
  9. 前記コア部材は、
    前記第１絶縁層上に配置されて前記第１配線層を覆う第２絶縁層と、
    前記第２絶縁層上に配置された第３配線層と、
    前記第１絶縁層上に配置されて前記第２配線層を覆う第３絶縁層と、
    前記第３絶縁層上に配置された第４配線層と、をさらに含み、
    前記第３及び第４配線層は、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドと電気的に連結されている、請求項８に記載の半導体パッケージ連結システム。
  10. 前記第２半導体パッケージは、
    再配線層を有する連結部材と、
    前記連結部材上に配置され、前記再配線層と電気的に連結された第１メモリーと、
    前記第１メモリー上に配置され、前記再配線層と電気的に連結された第２メモリーと、
    前記第１及び第２メモリーの少なくとも一部を封止する封止材と、
    前記連結部材の前記第１及び第２メモリーが配置された側の反対側に配置され、前記再配線層を前記印刷回路基板と電気的に連結させる前記第２電気接続構造体と、を含む、請求項１から９のいずれか一項に記載の半導体パッケージ連結システム。
  11. 前記第１及び第２メモリーは、それぞれ前記再配線層とワイヤボンディングを介して連結されている、請求項１０に記載の半導体パッケージ連結システム。
  12. 前記第１及び第２メモリーは、それぞれ前記再配線層とビアを介して連結されている、請求項１０に記載の半導体パッケージ連結システム。
  13. 前記第２半導体パッケージは、
    貫通孔を有するコア部材をさらに含み、
    前記第１及び第２メモリーは前記貫通孔内に配置されている、請求項１０に記載の半導体パッケージ連結システム。
  14. 前記コア部材は、
    前記連結部材と接する第１絶縁層と、
    前記連結部材と接して前記第１絶縁層に埋め込まれた第１配線層と、
    前記第１絶縁層の前記第１配線層が埋め込まれた側の反対側に配置された第２配線層と、を含み、
    前記第１及び第２配線層は前記第１及び第２メモリーと電気的に連結されている、請求項１３に記載の半導体パッケージ連結システム。
  15. 前記コア部材は、
    前記第１絶縁層上に配置されて前記第２配線層を覆う第２絶縁層と、
    前記第２絶縁層上に配置された第３配線層と、をさらに含み、
    前記第３配線層は前記第１及び第２メモリーと電気的に連結されている、請求項１４に記載の半導体パッケージ連結システム。
  16. 前記コア部材は、
    第１絶縁層と、
    前記第１絶縁層の両面に配置された第１配線層及び第２配線層と、を含み、
    前記第１及び第２配線層は前記第１及び第２メモリーと電気的に連結されている、請求項１３に記載の半導体パッケージ連結システム。
  17. 前記コア部材は、
    前記第１絶縁層上に配置されて前記第１配線層を覆う第２絶縁層と、
    前記第２絶縁層上に配置された第３配線層と、
    前記第１絶縁層上に配置されて前記第２配線層を覆う第３絶縁層と、
    前記第３絶縁層上に配置された第４配線層と、をさらに含み、
    前記第３及び第４配線層は前記第１及び第２メモリーと電気的に連結されている、請求項１６に記載の半導体パッケージ連結システム。
  18. 前記印刷回路基板の第２側に配置された複数の受動部品をさらに含む、請求項１から１７のいずれか一項に記載の半導体パッケージ連結システム。
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