KR20160046521A - 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치 - Google Patents

시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치 Download PDF

Info

Publication number
KR20160046521A
KR20160046521A KR1020140142509A KR20140142509A KR20160046521A KR 20160046521 A KR20160046521 A KR 20160046521A KR 1020140142509 A KR1020140142509 A KR 1020140142509A KR 20140142509 A KR20140142509 A KR 20140142509A KR 20160046521 A KR20160046521 A KR 20160046521A
Authority
KR
South Korea
Prior art keywords
die
pcb
attached
memory package
memory
Prior art date
Application number
KR1020140142509A
Other languages
English (en)
Other versions
KR102287396B1 (ko
Inventor
권흥규
임경묵
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140142509A priority Critical patent/KR102287396B1/ko
Priority to US14/793,384 priority patent/US9839127B2/en
Priority to TW104128739A priority patent/TWI678777B/zh
Priority to CN201510685913.6A priority patent/CN105529324B/zh
Publication of KR20160046521A publication Critical patent/KR20160046521A/ko
Application granted granted Critical
Publication of KR102287396B1 publication Critical patent/KR102287396B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0215—Grounding of printed circuits by connection to external grounding means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10371—Shields or metal cases
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10545—Related components mounted on both sides of the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Human Computer Interaction (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

본 발명의 시스템 온 패키지 모듈은 제1면과 맞은편 제2면을 포함하는 인쇄 회로 기판(PCB)과, 상기 제1면에 부착된 제1 IC 다이와, 상기 제2면에서 상기 제1 IC 다이의 맞은편에 부착된 제2 IC 다이를 포함하고, 상기 PCB는 상기 제1 IC 다이와 상기 제2 IC 다이를 접속하기 위한 전기적 경로들을 포함한다.

Description

시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치{SYSTEM ON PACKAGE (SoP) MODULE AND MOBILE COMPUTING DEVICE HAVING THE SoP}
본 발명의 개념에 따른 실시 예는 시스템 온 패키지(system on package(SoP)) 모듈에 관한 것으로, 특히 상기 SoP의 PCB(printed circuit board)의 제2면에 부착된 패드들을 이용하여 상기 PCB의 제1면에 부착된 제1 IC 다이를 테스트하고, 테스트가 완료된 후 상기 패드들을 이용하여 제2 IC 다이를 상기 PCB에 부착할 수 있는 SoP 모듈과 상기 SoP 모듈을 포함하는 모바일 컴퓨팅 장치에 관한 것이다.
시스템 온 칩(system on chip(SoC))에 대한 테스트는 상기 SoC에 부착된 패드들을 이용하여 수행된다. 상기 테스트를 통과한 SoC는 시스템 보드에 부착된다. 또한, IC들, 수동 소자들, 및 연결 장치들은 상기 시스템 보드에 부착되고, 상기 시스템 보드에 부착된 SoC는 상기 시스템 보드 내부에 형성된 연결재들 (interconnectors)을 통해 상기 IC들, 상기 수동 소자들, 및 상기 연결 장치에 전기적으로 접속된다.
테스트되지 않은 SoC가 시스템 보드에 부착된 후에, 종래에는 상기 SoC를 테스트할 수 있는 방법은 없었다.
본 발명이 이루고자 하는 기술적인 과제는 테스트되지 않은 제1 다이가 PCB (printed circuit board)의 제1면에 부착된 이후라도, 상기 PCB의 반대쪽 제2면에 부착된 패드들을 이용하여 상기 제1 IC 다이를 테스트하고, 테스트가 완료된 후 상기 패드들을 이용하여 제2 IC 다이를 상기 PCB에 부착할 수 있는 SoP 모듈과 상기 SoP 모듈을 포함하는 모바일 컴퓨팅 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 시스템 온 패키지(system on package(SoP)) 모듈은 제1면과 맞은편 제2면을 포함하는 인쇄 회로 기판(printed circuit board(PCB))과, 상기 제1면에 부착된 제1 IC 다이와, 상기 제2면에서 상기 제1 IC 다이의 맞은편에 부착된 제2 IC 다이를 포함하고, 상기 PCB는 상기 제1 IC 다이와 상기 제2 IC 다이를 접속하기 위한 전기적 경로들을 포함한다.
상기 제2 IC 다이는 전력 관리 IC(power management IC(PMIC)) 다이일 수 있다.
상기 SoP 모듈은 상기 제2면에 형성되고, 상기 전기적 경로들에 접속된 패드들을 더 포함하고, 상기 패드들은 상기 제 IC 다이를 테스트하기 위한 테스트 신호들을 전송하는 테스트 패드들로서 사용될 뿐만 아니라 상기 PMIC 다이를 부착하기 위한 접속 패드들로서 사용될 수 있다.
상기 SoP 모듈은 상기 제1면에 부착되고, 상기 제 IC 다이 위(over)에 가로놓인 메모리 패키지를 더 포함한다.
상기 SoP 모듈은 상기 제1 IC 다이와 상기 메모리 패키지 사이의 공간에 채워진 제1언더필 물질을 더 포함한다.
상기 SoP 모듈은 상기 제1표면과 상기 제1 IC 다이 사이의 공간에 채워진 제2언더필 물질을 더 포함하고, 상기 제1언더필 물질과 상기 제2언더필 물질은 동일 물질 또는 서로 다른 물질일 수 있다.
상기 제1 IC 다이는 마이크로프로세서, 그래픽스 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 애플리케이션 프로세서, 및 시스템 온 칩 (system on chip (SoC)) 중에서 어느 하나이다. 상기 메모리 패키지는 DRAM (dynamic ramdom access memory), 컨트롤러를 포함하는 NAND 플래시 메모리, NOR 플래시 메모리, FRAM(ferroelectric RAM), PRAM(phase change RAM), 및 MRAM (magnetic RAM) 중에서 어느 하나를 포함하는 다이와, 수동 소자들을 포함한다.
다른 실시 예에 따라 상기 SoP 모듈은 상기 제1표면과 상기 제1 IC 다이 사이의 공간에 채워진 언더필 물질을 더 포함한다. 상기 메모리 패키지는 스택된 메모리 IC 다이들을 포함할 수 있다.
상기 PMIC 다이는 수직 방향을 기준으로 상기 메모리 패키지의 폭의 범위 내에서 배치될 수 있다.
실시 예에 따라, 상기 SoP 모듈은 상기 제1 IC 다이와 상기 메모리 패키지를 보호하기 위한 에폭시 몰딩 컴파운드(epoxy molding compound(EMC)) 몰드를 더 포함하고, 상기 EMC 몰드는 전자기 방해 차폐를 위한 차폐 물질로 코팅되거나 상기 차폐 물질을 포함할 수 있다.
다른 실시 예에 따라, 상기 SoP 모듈은 상기 PCB의 접지 라인에 접속되고, 상기 반도체 패키지를 에워싸는 금속 차폐 물질을 더 포함하고, 상기 제1면과 상기 금속 차폐 물질 사이의 공간은 공기로 채워진다.
상기 제1 IC 다이는 플립-칩 범프들 또는 본딩 와이어들을 통해 상기 전기적 경로들에 접속될 수 있다.
상기 PMIC 다이는 오디오 코덱(audio codec), 유선 충전기(wired charger), 무선 충전기 (wireless charger), 배터리 연료 게이지(battery fuel gage), 아날로그-디지털 변환기, 플래시 LED 드라이버, 백라이트 LED 드라이버, RGB LED 드라이버, TCXO(temperature compensated crystal oscillator) 버퍼, RTC 오실레이터(real time clock oscillator), 백업 배터리 충전기(back-up battery charger), 및 가입자 식별 모듈/스마트 카드 레벨 번역기(subscriber identification module(SIM)/smart card level translator) 중에서 적어도 하나를 포함한다.
본 발명의 실시 예에 따른 모바일 컴퓨팅 장치는 제1면과 맞은편 제2면을 포함하는 인쇄 회로 기판(PCB)과, 상기 제1면에 부착된 IC 다이와, 상기 제2면에 그리고 상기 IC 다이의 맞은편에 부착된 전력 관리 IC(power management IC(PMIC)) 다이를 포함하고, 상기 PCB는 상기 IC 다이와 상기 PMIC 다이를 접속하는 전기적 경로들을 포함한다.
상기 모바일 컴퓨팅 장치는 상기 제2면에 형성되고, 상기 전기적 경로들에 접속된 패드들을 더 포함하고, 상기 패드들은 상기 IC 다이를 테스트하기 위한 테스트 신호들을 전송하는 테스트 패드들로서 사용될 뿐만 아니라 상기 PMIC 다이를 부착하기 위한 접속 패드들로서 사용된다.
실시 예에 따라 모바일 컴퓨팅 장치는 상기 제1면에 부착되고, 상기 IC 다이 위(over)에 가로놓인 메모리 패키지를 더 포함하고, 상기 제1 IC 다이는 마이크로프로세서, 그래픽스 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 애플리케이션 프로세서, 및 시스템 온 칩(system on chip (SoC)) 중에서 어느 하나이다. 상기 메모리 패키지는 DRAM, 컨트롤러를 포함하는 NAND 플래시 메모리, NOR 플래시 메모리, FRAM, PRAM, 및 MRAM 중에서 어느 하나를 포함하는 다이와, 수동 소자들을 포함한다.
다른 실시 예에 따라 모바일 컴퓨팅 장치는 상기 제1면에 부착되고, 상기 IC 다이 위(over)에 가로놓인 메모리 패키지를 더 포함하고, 상기 PMIC 다이는 수직 방향을 기준으로 상기 메모리 패키지의 폭의 범위 내에서 배치된다.
또 다른 실시 예에 따라 모바일 컴퓨팅 장치는 상기 제1면에 부착되고, 상기 IC 다이 위(over)에 가로놓인 메모리 패키지와, 상기 제1 IC 다이와 상기 메모리 패키지를 보호하기 위한 제1에폭시 몰딩 컴파운드(epoxy molding compound(EMC)) 몰드를 더 포함하고, 상기 제1EMC 몰드는 전자기 방해 차폐를 위한 제1차폐 물질로 코팅되거나 상기 제1차폐 물질을 포함한다. 또 다른 실시 예에 따라 모바일 컴퓨팅 장치는 상기 PMIC 다이를 보호하기 위한 제2EMC 몰드를 더 포함하고, 상기 제2EMC 몰드는 상기 전자기 방해 차폐를 위한 제2차폐 물질로 코팅되거나 상기 제2차폐 물질을 포함한다.
또 다른 실시 예에 따라 모바일 컴퓨팅 장치는 상기 제1면에 부착되고, 상기 IC 다이 위(over)에 가로놓인 메모리 패키지와, 상기 PCB의 접지 라인에 접속되고, 상기 반도체 패키지를 에워싸는 제1금속 차폐 물질을 더 포함하고, 상기 제1면과 상기 제1금속 차폐 물질 사이의 공간은 공기로 채워진다. 또 다른 실시 예에 따라 모바일 컴퓨팅 장치는 상기 PCB의 상기 접지 라인에 접속되고, 상기 PMIC 다이를 에워싸는 제2금속 차폐 물질을 더 포함하고, 상기 제2면과 상기 제2금속 차폐 물질 사이의 공간은 상기 공기로 채워진다.
본 발명의 실시 예에 따른 시스템 온 패키지(system on package(SoP)) 모듈은 테스트되지 않은 제1 IC 다이가 상기 SoP 모듈의 PCB(printed circuit board)의 제1면에 부착된 이후라도, 상기 PCB의 반대쪽 제2면에 부착된 패드들을 이용하여 상기 제1 IC 다이를 테스트한 후, 테스트가 완료된 후 상기 패드들을 이용하여 제2 IC 다이를 상기 PCB에 부착할 수 있는 효과가 있다.
즉, SoP 모듈의 제1 IC 다이는 시스템-레벨 어셈블리 상태에서 테스트될 수 있다.
본 발명의 실시 예에 따른 SoP 모듈은 상기 제1 IC 다이와 상기 제2 IC 다이 중에서 적어도 하나와 인터페이싱하는 구성 요소를 상기 적어도 하나와 가장 가깝게 배치할 수 있으므로, 상기 적어도 하나와 상기 구성 요소 사이의 인터페이스(예컨대, 전기적 경로)의 길이를 최소화할 수 있는 효과가 있다. 따라서, 상기 SoP 모듈을 포함하는 시스템의 성능은 향상된다.
또한, 본 발명의 실시 예에 따른 SoP 모듈은 PCB를 사이에 두고 제1 IC 다이와 제2 IC 다이를 서로 맞은쪽에 배치할 수 있으므로, 상기 SoP 모듈의 높이 (height)를 줄일 수 있는 효과가 있다.
또한, 상기 제2 IC 다이가 전력 관리 IC 다이일 때, 상기 제2 IC 다이로부터 출력된 작동 전압들이 상기 PCB를 통해 바로 상기 제1 IC 다이로 공급될 수 있으므로, 전력(power) 특성이 개선되는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 시스템 온 패키지(system on package(SoP)) 모듈의 정면도(elevation view)를 개략적으로 나타낸다.
도 2는 도 1의 인쇄 회로 기판(printed circuit board(PCB))의 제2면의 평면도(ground plan)를 개략적으로 나타낸다.
도 3은 본 발명의 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
도 4a부터 도 4c는 본 발명의 또 다른 실시 예들에 따른 SoP 모듈의 정면도들을 개략적으로 나타낸다.
도 5는 본 발명의 또 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
도 6a부터 도 6c은 본 발명의 또 다른 실시 예들에 따른 SoP 모듈의 정면도들을 개략적으로 나타낸다.
도 7a부터 7c는 본 발명의 또 다른 실시 예들에 따른 SoP 모듈의 정면도들을 개략적으로 나타낸다.
도 8은 본 발명의 실시 예들에 따른 SoP 모듈들을 형성하는 방법을 설명하기 위한 플로우차트이다.
도 9는 본 발명의 실시 예에 따른 SoP 모듈을 포함하는 모바일 컴퓨팅 장치의 개략적인 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 시스템 온 패키지(system on package(SoP)) 모듈의 정면도(elevation view)를 개략적으로 나타내고, 도 2는 도 1의 인쇄 회로 기판(printed circuit board(PCB))의 제2면의 평면도(ground plan)를 개략적으로 나타낸다.
도 1을 참조하면, 시스템 온 패키지(system on package(SoP)) 모듈(100A)은 인쇄 회로 기판(printed circuit board(PCB); 100a)의 위(on)에 배치된 복수의 구성 요소들(components)을 포함한다. 실시 예들에 따라, SoP 모듈(100A)은 시스템-레벨 어셈블리(system-level assembly) 또는 시스템-레벨 보드를 의미할 수 있다.
PCB(110a)는 메인보드(mainboard)를 의미할 수 있다. PCB(110a)는 제1면 (first side; 112)와 반대쪽 제2면(opposing second side; 114)을 포함한다. 다양한 구성 요소들은 제1면(112)과 제2면(114) 중에서 적어도 하나의 면의 위(on or above)에 배치될 수 있다. 상기 구성 요소들은 IC 다이들 및/또는 수동 소자들일 수 있다.
실시 예에 따라, 제2 IC 다이(150)가 부착된 제2면(114)에는 IC 다이들만이 부착되고, 제1 IC 다이(120a)와 메모리 패키지(130)가 부착된 제1면(112)에는 수동 소자들만이 부착될 수 있다.
다른 실시 예에 따라, 제2 IC 다이(150)가 부착된 제2면(114)에는 IC 다이들과 수동 소자들(예컨대, 제2 IC 다이(150)의 작동에 관련된 수동 소자들을 포함)이 부착되고, 제1 IC 다이(120a)와 메모리 패키지(130)가 부착된 제1면(112)에는 수동 소자들이 부착될 수 있다.
또 다른 실시 예에 따라, 제2 IC 다이(150)가 부착된 제2면(114)에는 IC 다이들과 수동 소자들(예컨대, 제2 IC 다이(150)의 작동에 관련된 수동 소자들을 포함)이 부착되고, 제1 IC 다이(120a)와 메모리 패키지(130)가 부착된 제1면(112)에는 IC 다이들과 수동 소자들이 부착될 수 있다.
PCB(110a)는 전기적 경로들(electrical paths)을 포함할 수 있다. 상기 전기적 경로들은 제1면(112)과 제2면(114) 중에서 적어도 하나의 면의 위에 배치된 하나 또는 그 이상의 구성 요소들을 서로 전기적으로 연결할 수 있다. 상기 전기적 경로들은 전기적 전도성(electrical conductivity)을 갖는 물질들로 형성될 수 있다. 예컨대, 상기 전기적 경로들은 작동 전압들을 공급하는 전기적 경로들과, 신호들을 전송하기 위한 전기적 경로들을 포함할 수 있다.
본 명세서에서 설명되는 PCB(110a, 110b, 110c, 또는 110d)는 제1면(112)과 제2면(114) 중에서 적어도 하나의 면의 위에 배치된 하나 또는 그 이상의 구성 요소들 사이에서 전기적 경로들(또는 전기적 통신 채널들)을 제공할 수 있는 회로 보드(circuit board) 또는 기판(substrate)을 의미할 수 있다.
예컨대, PCB(110a, 110b, 110c, 또는 110d)는 하나 또는 그 이상의 유전체 층들(dielectric material layers)에 의해 서로 분리된 복수의 금속 층들(metal layers)을 포함하고, 상기 복수의 금속 층들은 전도성 비아들(vias)을 통해 서로 연결될 수 있다.
제1 IC 다이(120a)는 제1연결재들(interconnects; PD1)을 통해 PCB(110a)의 제1면(112)에 부착될 수 있다. 실시 예들에 따라, 제1연결재들(PD1)은 전기적 전도 물질들로 구현될 수 있다. 예컨대, 상기 전기적 전도 물질들은 패드들(pads), 핀들 (pins), 랜드 패드들(land pads), 솔더 펌프들(solder bumps), 구리 패드들, 및/또는 이들의 조합으로 구현될 수 있으나 이에 한정되는 것은 아니다.
본 명세서에서 설명되는 연결재는 볼(ball)과 상기 볼의 상부와 하부에 접속된 패드들을 포함할 수 있다. 따라서, 이하에서 설명되는 볼은 상기 볼과 패드들을 포함하는 구성 요소를 의미할 수 있다. 또한, 패드는 상기 패드와 볼을 포함하는 구성 요소를 의미할 수 있다. 도 1부터 도 7c에는 패드(PAD)가 접속 수단의 일 실시 예로서 도시되어 있으나 상기 접속 수단이 패드에 한정되는 것은 아니다.
예컨대, 제1 IC 다이(120a)가 플립-칩(flip-chip) 구조(또는 형태)로 구현될 때, 제1연결재들(PD1)은 플립-칩 범프들로 구현될 수 있다. 즉, 제1 IC 다이(120a)는 상기 플립-칩 범프들을 통해 PCB(110a)의 제1면(112)에 직접 접속될 수 있다.
제1 IC 다이(120a)는 마이크로프로세서, 그래픽스 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋(chip set), 오디오 코덱(audio codec), 애플리케이션 프로세서(application processor), 또는 시스템 온 칩(system on chip (SoC))으로 구현될 수 있으나 이에 한정되는 것은 아니다. 예컨대, 상기 마이크로프로세서는 싱글 코어 또는 멀티-코어들을 포함할 수 있다.
제2 IC 다이(150)는 제2연결재들(PD2)을 통해 PCB(110a)의 제2면(114)에 부착될 수 있다. 실시 예들에 따라, 제2연결재들(PD2)은 전기적 전도 물질들로 구현될 수 있다. 예컨대, 상기 전기적 전도 물질들은 패드들(pads), 핀들 (pins), 랜드 패드들(land pads), 솔더 펌프들(solder bumps), 구리 패드들, 및/또는 이들의 조합으로 구현될 수 있으나 이에 한정되는 것은 아니다.
도 1에 도시된 바와 같이, 제2 IC 다이(150)는 제1 IC 다이(120a)의 반대쪽에 부착될 수 있다. 실시 예에 따라, 제2IC 다이(150)는 전력 관리 IC(power management IC(PMIC)) 다이(150)로 구현될 수 있으나 이에 한정되는 것은 아니다.
PCB(110a)는 제1 IC 다이(120a)와 제2 IC 다이(150)를 전기적으로 접속하는 제1전기적 경로들(124b와 124c)을 포함할 수 있다. 제1 IC 다이(120a)와 제2 IC 다이(150)는 제1전기적 경로들(124b와 124c)과 연결재들(122b, 122c, 126b, 및 126c)을 통해 전기적으로 접속될 수 있다.
제2연결재들(PD2)은 제1전기적 경로들(124b와 124c)에 전기적으로 접속된 제1볼들(126b와 126c)과 제2볼들(126e)을 포함할 수 있다. 상술한 바와 같이, 각 볼 (126b, 126c, 및 126e)의 상부와 하부에는 패드들이 접속될 수 있으나 이에 한정되는 것은 아니다.
PMIC 다이(150)가 제2연결재들(PD2)에 부착되기 전에는 제1볼들(126b와 126c)은 제1 IC 다이(120a)를 테스트하기 위한 테스트 신호들을 전송하는 테스트 볼들(또는 테스트 패드들)로서 사용되고, PMIC 다이(150)가 제2연결재들(PD2)에 부착될 때 제1볼들(126b와 126c)는 PMIC 다이(150)를 PCB(110a)에 부착하기 위한 부착 볼들(또는 부착 패드들)로서 사용될 수 있다.
실시 예에 따라, 제2볼들(126e)은 PMIC 다이(150)를 PCB(110a)에 부착하기 위한 부착 볼들(또는 테스트 패드들)로서 사용될 수 있다. 다른 실시 예에 따라, 제2볼들(126e)은 테스트 볼들(또는 테스트 패드들)로서 사용될 뿐만 아니라 부착 볼들(또는 부착 패드들)로서 사용될 수 있다.
도 4c에 예시적으로 도시된 바와 같이, PMIC 다이(150)는 적어도 하나의 장치(또는 회로; 151)를 포함할 수 있다. 적어도 하나의 장치(151)는 오디오 코덱 (audio codec), 유선 충전기(wired charger), 무선 충전기(wireless charger), 배터리 연료 게이지 (battery fuel gage), 아날로그-디지털 변환기(또는 포괄 목적 아날로그-디지털 변환기(global purpose analog-to-digital converter(GP ADC)), 플래시 LED 드라이버, 백라이트 LED 드라이버, RGB LED 드라이버, TCXO (temperature compensated crystal oscillator) 버퍼, RTC 오실레이터(real time clock oscillator), 백업 배터리 충전기(back-up battery charger), 및/또는 가입자 식별 모듈/스마트 카드 레벨 번역기(subscriber identification module(SIM)/smart card level translator)를 포함할 수 있다.
적어도 하나의 테스트 전용 패드(126a와 126d)는 PCB(110a)의 제2면(114)에 부착(또는 형성)될 수 있다. PMIC 다이(150)가 제2연결재들(PD2)을 통해 PCB(110a)의 제2면(114)에 부착되면, 제1볼들(126b와 126c) 및/또는 제2볼들(126e)을 이용하여 제1 IC 다이(120a)를 테스트할 수 없다.
따라서, 제1 IC 다이(120a)에 대한 테스트는 PMIC 다이(150)의 외부에 형성된 적어도 하나의 테스트 전용 패드(126a와 126d)를 이용하여 수행될 수 있으나 ㅇ이에 한정되는 것은 아니다. 각 테스트 전용 패드(126a와 126d)는 각 전기적 경로 (124a와 124d)와 각 볼(122a와 122d)을 통해 제1 IC 다이(120a)에 접속될 수 있다.
본 명세서에서 다이(die)는 IC-다이, 칩(chip), 칩 캐리어(chip carrier), 또는 칩 패키지를 의미할 수 있다. 본 명세서에서 패드(pad)는 핀(pin), 리드 선 (lead wire), SMD(surface-mount device) 패드, 또는 랜드 패드(land pad)를 의미할 수 있으나 이에 한정되는 것은 아니다.
도 2에 도시된 볼들(126b, 126c, 및 126e)과 패드들(126a와 126d)은 설명의 편의를 위해 예시적으로 도시된 것으로서, 본 발명의 기술적 사상은 볼들의 개수와 패드들의 개수에 한정되는 것은 아니다. 실시 예들에 따라, 볼들(126b, 126c, 및 126e)은 패드들을 의미하거나 상기 패드들을 포함하는 볼들을 의미할 수 있다.
메모리 패키지(130)는 제3연결재들(132)을 통해 PCB(110a)의 제1면(112)에 부착될 수 있다. 메모리 패키지(130)는 제1 IC 다이(120a)의 위(over)에 가로놓일 수 있다(overlie).
메모리 패키지(130)는 상부 면과 하부 면을 포함하는 기판(예컨대, 패키지 기판; 141)과, 기판(141)의 상기 상부 면에 배치된 하나 또는 그 이상의 IC 다이들 (143)를 포함할 수 있다.
하나 또는 그 이상의 IC 다이들(143)은 어떤 종류의 IC 다이들도 포함할 수 있다. 하나 또는 그 이상의 IC 다이들(143)은 휘발성 메모리 및/또는 불휘발성 메모리를 포함할 수 있다.
상기 휘발성 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)과 같이 현존하는 휘발성 메모리와 현재 개발 중인 휘발성 메모리를 포함할 수 있다.
상기 불휘발성 메모리는 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM (resistive RAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(molecular electronics memory device), 또는 절연 저항 변화 메모리(insulator resistance change memory)를 포함할 수 있다.
IC 다이들(143)은 스택된(stacked) 메모리 IC 다이들을 포함할 수 있다. 이때, 스택된 메모리 IC 다이들은 동일한 종류의 메모리 IC 다이들을 포함할 수도 있고, 서로 다른 종류의 메모리 IC 다이들을 포함할 수 있다.
메모리 패키지(130)는 DRAM, 컨트롤러를 포함하는 NAND 플래시 메모리, NOR 플래시 메모리, FRAM(ferroelectric RAM), PRAM(phase change RAM), 또는 MRAM (magnetic RAM)을 포함하는 메모리 IC 다이와, 수동 소자들을 포함할 수 있다.
메모리 패키지(130)의 폭이 'W'일 때, PMIC 다이(150)는 메모리 패키지(130)의 폭(W)의 범위 내에서 PCB(110a)의 제2면(114)에 배치될 수 있다. 예컨대, 설계 사양에 따라, PMIC 다이(150)는 메모리 패키지(130)의 제1에지(edge; LE)로부터 제2에지(RE)로 정의되는 폭(W)의 범위 내에서 PCB(110a)의 제2면(114)에 부착될 수 있다. 수직 방향으로 볼 때, PMIC 다이(150)는 메모리 패키지(130)와 완전히 오버랩(overlap)된다.
도 3은 본 발명의 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
도 1에서 제1 IC 다이(120a)는 제1연결재들(PD1), 예컨대 플립-칩 범프들을 통해 PCB(110a)의 제1면(112)에 부착된다. 그러나, 도 3에서 SoP 모듈(100B)의 제1 IC 다이(120a)는 접착재 층(adhesive layer; 121)을 통해 PCB(110a)의 제1면(112)에 부착될 수 있다. 제1 IC 다이(120a)에 전기적으로 접속된 본딩 와이어들 (123a~123d)은 전기적 경로들(124a~124d)에 접속될 수 있다.
도 3의 볼들(126b, 126c, 및 126e)과 패드들(126a와 126d)의 기능과 구조는 도 1과 도 2를 참조하여 설명된 볼들(126b, 126c, 및 126e)과 패드들(126a와 126d)의 기능과 구조와 실질적으로 동일 또는 유사하므로 이들에 대한 설명은 생략한다.
제1 IC 다이(120a), 본딩 와이어들(123a~123d), 및 제3연결재들(132)은 언더필 물질 및/또는 캡슐화 물질(encapsulation material)에 의해 보호될 수 있다.
도 4a부터 도 4c는 본 발명의 또 다른 실시 예들에 따른 SoP 모듈의 정면도들을 개략적으로 나타낸다.
도 4a를 참조하면, 제1 IC 다이(120a)와 메모리 패키지(130)를 제외하고는 SoP(100C)에 부착되는 모든 IC 다이들(161과 163)은 PCB(100b)의 제2면(114)에 부착될 수 있다. 따라서, 제2면(114)에는 어떠한 수동 소자들(예컨대, 저항 (resistor), 커패시터 (capacitor), 및/또는 인덕터(inductor))도 부착되지 않는다.
IC 다이(161)는 제4연결재들(PD3)를 통해 PCB(110b)에 접속될 수 있고, IC 다이 (163)는 제5연결재들(PD4)를 통해 PCB(110b)에 접속될 수 있다. 각 수동 소자 (171과 173)은 각 패드를 통해 PCB(110b)에 접속될 수 있다.
도 4a를 참조하면, SoP 모듈(100C)은 제1연결재들(PD1)을 통해 PCB(100b)의 제1면(112)에 부착되는 제1 IC 다이(120a), 제3연결재들(132)을 통해 제1면(112)에 부착되는 메모리 패키지(130), 및 패드들을 통해 제1면(112)의 위(on)에 부착되는 복수의 수동 소자들(171과 173)을 포함할 수 있다. 예를 들면, 수동 소자(171)는 저항, 커패시터, 및 인덕터 중에서 어느 하나(예컨대, 인덕터(L))로 구현될 수 있고, 수동 소자(173)는 상기 저항, 상기 커패시터, 및 상기 인덕터 중에서 다른 하나(예컨대, 커패시터(C))로 구현될 수 있다.
예컨대, 인덕터(L)는 LDO(low drop out) 레귤레이터에 접속될 수 있고, 커패시터(C)는 DC-DC 컨버터 또는 벅 컨버터(buck converter)에 접속될 수 있다. 예컨대, 저항에 접속되는 신호 라인은 종단(termination)을 위한 신호 라인일 수 있다.
도 4a에서는 설명의 편의를 위해, 제1면(112)에 부착된 2개의 수동 소자들 (171과 173)과 제2면(114)에 부착된 2개의 추가적인 IC 다이들(161과 163)이 도시되어 있으나 이는 예시적인 것에 불과하고, 본 발명의 기술적 사상이 PCB(110b)의 제1면(112)에 부착(또는 배치)되는 수동 소자들의 개수 및/또는 PCB(110b)의 제2면(114)에 부착(또는 배치)되는 IC 다이들의 개수에 의해 제한되지 않는다.
도 4a를 참조하면, PMIC 다이(150)로부터 출력된 각 전력(PW1, PW2, PW3, PW4, PW5, 및 PW6)은 각 구성 요소(120a, 143, 161, 163, 171, 및 173)로 공급될 수 있다. 예를 들면, 각 전력(PW1, PW2, PW3, PW4, PW5, 및 PW6)은 작동 전압과 접지 전압을 포함할 수 있다.
도 4b를 참조하면, 제 1 IC 다이(120a)와 IC 다이(161)는 전기적 경로(EP5)를 통해 접속될 수 있고, 제 1 IC 다이(120a)와 IC 다이(163)는 전기적 경로(EP6)를 통해 접속될 수 있고, 제 1 IC 다이(120a)와 수동 소자(171)는 전기적 경로 (EP7)를 통해 접속될 수 있고, 제 1 IC 다이(120a)와 수동 소자(173)는 전기적 경로(EP8)를 통해 접속될 수 있고, 제 1 IC 다이(120a)와 메모리 패키지(130)는 전기적 경로(EP9)를 통해 접속될 수 있다. 각 전기적 경로(EP5~EP9)를 통해 신호들(또는 데이터)이 전송될 수 있다. 예를 들면, 각 전기적 경로(EP5~EP9)는 하나 또는 그 이상의 신호 라인들을 포함할 수 있다.
도 4c를 참조하면, 적어도 하나의 장치(151)는 각 전기적 경로를 통해 각 구성 요소(120a, 130, 161, 163, 171, 및 173)와 접속될 수 있다.
도 4a부터 도 4c는 설명의 편의를 위해 예시적으로 도시된 것으로서, PCB (110b) 내부의 전기적 경로들이 이들에 한정되는 것은 아니다.
도 4a부터 도 4c에서는 제1 IC 다이(120a)가 플립-칩 구조로 PCB(110b)에 부착(또는 접속)된 실시 예가 도시되어 있으나, 도 4a부터 도 4c에 도시될 실시 예들은 본딩 와이어들을 통해 PCB(110b)에 접속될 수 있는 IC 다이에 적용될 수 있으나 이에 한정되는 것은 아니다.
도 5는 본 발명의 또 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
도 5를 참조하면, IC 다이들(150, 161, 및 163)과 수동 소자들(172-1과 172-2)은 PCB(110C)의 제2면(114)에 부착될 수 있고, 제1 IC 다이(120a), 메모리 패키지(130), 및 수동 소자들(171, 171-1, 173, 및 173-1)은 PCB(100c)의 제1면(112)에 부착될 수 있다. 예컨대, 수동 소자들(172-1과 172-2)은 PMIC 다이(150)의 작동에 관련된 수동 소자들일 수 있다. 실시 예에 따라, 수동 소자들(171-1과 171-2)은 PMIC 다이(150)의 작동, 제1 다이(120a)의 작동, 또는 메모리 패키지(130)의 작동에 관련된 수동 소자들일 수 있다.
도 6a는 본 발명의 또 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
IC 다이들(150과 188)과 수동 소자들(185, 186, 및 187)은 PCB(110d)의 제2면(114)에 부착될 수 있다. 제1 IC 다이(120a), 메모리 패키지(130), 적어도 하나의 IC 다이와 수동 소자들(181, 182, 및 183)은 PCB(110d)의 제1면(112)에 부착될 수 있다.
IC 다이(188)는 제6연결재들(PD5)을 통해 PCB(110d)에 부착될 수 있고, 제6연결재들(PD5)의 구조는 제1연결재(PD1)의 구조와 실질적으로 동일 또는 유사하다.
제1면(112)에 배치되고, 제1 IC 다이(120a) 및/또는 PMIC 다이(150)와 인터페이싱하는(또는 대응되는 신호를 주거나 받는) 구성 요소(181)는, 메모리 패키지 (130)에 가장 가깝게 배치된 수동 소자(182)와 메모리 패키지(130) 사이에 배치될 수 있다. 구성 요소(181)는 제1 다이(120a) 및/또는 PMIC 다이(150) 중에서 적어도 하나의 작동에 필요한 수동 소자들(예컨대, 저항, 커패시터, 및 인덕터) 중에서 어느 하나일 수 있다.
제1면(112)에 배치되고, 제1 IC 다이(120a) 및/또는 PMIC 다이(150)와 인터페이싱하는 구성 요소(183)는, 메모리 패키지(130)에 가장 가깝게 배치된 IC 다이와 메모리 패키지(130) 사이에 배치될 수 있다. 구성 요소(183)는 제1 다이(120a) 및/또는 PMIC 다이(150) 중에서 적어도 하나의 작동에 필요한 수동 소자들(예컨대, 저항, 커패시터, 및 인덕터) 중에서 어느 하나일 수 있다.
제2면(114)에 배치되고, 제1 IC 다이(120a) 및/또는 PMIC 다이(150)와 인터페이싱하는 구성 요소(185)는, PMIC 다이(150)에 가장 가깝게 배치된 수동 소자(186)와 PMIC 다이(150) 사이에 배치될 수 있다.
제2면(114)에 배치되고, 제1 IC 다이(120a) 및/또는 PMIC 다이(150)와 인터페이싱하는 구성 요소(187)는, PMIC 다이(150)에 가장 가깝게 배치된 IC 다이(188)와 PMIC 다이(150) 사이에 배치될 수 있다. 각 구성 요소(185와 187)는 제1 다이 (120a) 및/또는 PMIC 다이(150) 중에서 적어도 하나의 작동에 필요한 수동 소자들(예컨대, 저항, 커패시터, 및 인덕터) 중에서 어느 하나일 수 있다.
도 6b는 본 발명의 또 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
도 6b를 참조하면, SoP 모듈(100E)은 제1에폭시 몰딩 컴파운드(epoxy molding compound(EMC)) 몰드(200A)를 포함할 수 있다. 제1EMC 몰드(200A)는 제1면 (112)에 부착된 제1 IC 다이(120a)와 메모리 패키지(130) 뿐만 아니라 다른 구성 요소들(132, 181, 182, 183, 및 IC)을 보호할 수 있다.
또한, SoP 모듈(100E)에 제1EMC 몰드(200A)가 형성됨에 따라, 마킹(marking) 시 또는 표면 실장 소자(surface-mount devices(SMD)) 형성 시, SoP 모듈(100E)에 대한 픽-업(pick-up)의 안정성이 확보될 수 있다. 예컨대, 마킹은 SoP 모듈(100E)의 제조자에 대한 정보, SoP 모듈(100E)의 제품 정보, 및/또는 패턴 인식 시스템 (pattern recognition system(PRS))을 위한 정렬(alignment) 목적으로 사용될 수 있다.
전자기 차폐(electromagnetic shielding) 및/또는 전자기 방해( electromagnetic interference(EMI)) 차폐를 위해, 제1EMC 몰드(200A)는 차폐 물질 (shielding material)로 코팅(coating)되거나 차폐 물질을 포함할 수 있다. 예컨대, 제1EMC 몰드(200A)는 페라이트 코팅(ferite coating) 물질로 코팅되거나 페라이트 필터(ferite filter)를 포함할 수 있다. 실시 예들에 따라, 코팅 기술로서 PVD(physical vapor deposition) 코팅, 스퍼터링 코팅(sputtering coating), 또는 열분무(thermal spraying) 코팅이 사용될 수 있다.
도 6c는 본 발명의 또 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
도 6c를 참조하면, SoP 모듈(100E')은 제1EMC 몰드(200A) 이외에 제2EMC 몰드(200B)를 더 포함할 수 있다. 제2EMC 몰드(200B)는 제2면(114)에 부착된 제2 IC 다이(150) 뿐만 아니라 다른 구성 요소들(185~188)을 보호할 수 있다. 제2EMC 몰드(200B)를 제외하면, 도 6c의 SoP 모듈(100E')의 구조는 도 6b의 SoP 모듈(100E)의 구조와 실질적으로 동일 또는 유사하므로, 도 6c의 SoP 모듈(100E')의 구조에 대한 상세한 설명은 생략한다.
제1EMC 몰드(200A)의 구조와 기능은 제2EMC 몰드(200B)의 구조와 기능과 실질적으로 동일 또는 유사할 수 있다. 즉, 전자기 차폐 및/또는 전자기 방해(EMI) 차폐를 위해, 제2EMC 몰드(200B)는 차폐 물질로 코팅되거나 차폐 물질을 포함할 수 있다. 예컨대, 제2EMC 몰드(200B)는 페라이트 코팅 물질로 코팅되거나 페라이트 필터를 포함할 수 있다.
실시 예들에 따라, 제1몰드(200A) 및/또는 제2드(200B)는 EMC 몰드 이외에 다른 물질로 구현될 수 있다.
도 7a는 본 발명의 또 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
도 1과 도 7a을 참조하면, SoP 모듈(100F)은 제1 IC 다이(120a)와 메모리 패키지(130) 사이의 공간에 채워진 제1언더필 물질(underfill material; 191)을 더 포함할 수 있다. 예컨대, 언더필 물질(191)은 EMC 몰드일 수 있으나 이에 한정되는 것은 아니다.
도 7a에 도시된 바와 같이, 제1언더필 물질(191)은 상기 공간의 외부까지 확장될 수 있다. 따라서, 메모리 패키지(130) 위에서 내려다 볼 때, 제1언더필 물질 (191)은 눈에 보일 수 있다.
도 7a에 도시된 바와 같이, PCB(110a)의 제1면(112)과 제1 IC 다이(120a) 사이의 공간에는 제2언더필 물질(192)이 채워질 수 있다. 실시 예들에 따라, 제1언더필 물질(191)과 제2언더필 물질(192)은 동일한 물질일 수도 있고 서로 다른 물질일 수도 있다. 실시 예들에 따라, SoP 모듈(100F)에는 제2언더필 물질(192)만이 형성될 수 있다. 즉, 실시 예들에 따라, SoP 모듈(100F)에서, 제1언더필 물질(191)은 형성될 수도 있고 형성되지 않을 수도 있다.
도 7b는 본 발명의 또 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
도 7b를 참조하면, SoP 모듈(100G)은 제1금속 차폐 물질(metal shielding material; 210A)을 포함할 수 있다. 제1금속 차폐 물질(210A)은 제1면(112)에 부착된 제1 IC 다이(120a)와 메모리 패키지(130) 뿐만 아니라 다른 구성 요소들(132, 181, 182, 183, 및 IC)을 보호할 수 있다. 즉, 제1금속 차폐 물질(210A)은 제1면(112)에 부착된 제1 IC 다이(120a)와 메모리 패키지(130) 뿐만 아니라 다른 구성 요소들(132, 181, 182, 183, 및 IC)을 에워싸는 구조로 형성될 수 있다.
제1금속 차폐 물질(210A)은 PCB(100a)의 접지 라인(GND)에 접속될 수 있다. 예컨대, 제1금속 차폐 물질(210A)과 접지 라인(GND)은 솔더(solder), NCP (nonconductive paste), 또는 NCF(nonconductive film)와 같은 도전 물질 (conductive material)을 통해 접속될 수 있으나 이에 한정되는 것은 아니다.
제1금속 차폐 물질(210A)은 SoP 모듈(100G)에 대한 전자기 차폐 기능 및/또는 EMI 차폐 기능을 수행할 수 있다. 따라서, 제1면(112)에 부착된 제1 IC 다이 (120a)와 메모리 패키지(130) 뿐만 아니라 다른 구성 요소들(132, 181, 182, 183, 및 IC)에 대한 전자기 차폐 기능 및/또는 EMI 차폐 기능은 향상될 수 있다.
또한, 제1금속 차폐 물질(210A)은, 마킹 시 또는 표면 실장 소자(SMD) 형성 시, SoP 모듈(100G)에 대한 픽-업의 안정성을 제공할 수 있다. PCB(100a)의 제1면 (112)과 제1금속 차폐 물질(210A) 사이의 빈 공간은 공기(AIR)로 채워질 수 있으ㄴ나 이에 한정되는 것은 아니다.
도 7c는 본 발명의 또 다른 실시 예에 따른 SoP 모듈의 정면도를 개략적으로 나타낸다.
도 7c를 참조하면, SoP 모듈(100G')은 제1금속 차폐 물질(210A) 이외에 제2금속 차폐 물질(210B)을 더 포함할 수 있다. 제2금속 차폐 물질(210B)은 제2면 (114)에 부착된 제2 IC 다이(150) 뿐만 아니라 다른 구성 요소들(185~188)을 보호할 수 있다. 제2금속 차폐 물질(210B)을 제외하면, 도 7c의 SoP 모듈(100G')의 구조는 도 7b의 SoP 모듈(100G)의 구조와 실질적으로 동일 또는 유사하므로, 도 7c의 SoP 모듈(100G')의 구조에 대한 상세한 설명은 생략한다.
제1금속 차폐 물질(210A)의 구조와 기능은 제2금속 차폐 물질(210B)의 구조와 기능과 실질적으로 동일 또는 유사하다. 제2금속 차폐 물질(210B)은 PCB(100a)의 접지 라인(GND)에 접속될 수 있다. 예컨대, 제2금속 차폐 물질(210B)과 접지 라인(GND)은 솔더(solder), NCP (nonconductive paste), 또는 NCF(nonconductive film)와 같은 도전 물질(conductive material)을 통해 접속될 수 있으나 이에 한정되는 것은 아니다.
PCB(100a)의 제2면(114)과 제2금속 차폐 물질(210B) 사이의 공간은 공기 (AIR)로 채워질 수 있으나 이에 한정되는 것은 아니다. 실시 예에 따라, 제1금속 차폐 물질(210A)과 제2금속 차폐 물질(210B)은 접지 라인(GND)에 접속될 수 있다.
도 8은 본 발명의 실시 예들에 따른 SoP 모듈들을 형성하는 방법을 설명하기 위한 플로우 차트이다.
도 1부터 도 8을 참조하면, 제1 IC 다이(120a)는 PCB(110a, 110b, 110c, 또는 110d)의 제1면(112)에 부착될 수 있다(S110). 실시 예들에 따라, 제1 IC 다이 (120a)는 제1연결재들(PD1), 예컨대 플립-칩 범프들을 통해 제1면(112)에 부착될 수 있다(S110). 다른 실시 예들에 따라, 제1 IC 다이(120a)는 접착재 층(121)을 통해 제1면(112)에 부착되고, 제1 IC 다이(120a)는 본딩 와이어들(123a~123d)을 통해 PCB (110a)의 내부에 형성된 전기적 경로들(124a~124d)에 접속될 수 있으나 이에 한정되는 것은 아니다(S110).
제1 IC 다이(120a)가 테스트 장치를 통해 테스트될 때, 상기 테스트 장치는 PCB(110a)의 제2면(114)에 형성된 제2연결재들(PD2)에 포함된 볼들(또는 패드들) 중에서 대응되는 테스트 볼들(또는 테스트 패드들)을 이용하여 제1 IC 다이(120a)를 테스트할 수 있다(S120).
상기 테스트 장치는 제1 IC 다이(120a)를 테스트할 수 있는 테스트 신호들을 생성할 수 있는 어떤 종류의 테스트 장치도 포함할 수 있다. 예컨대, 제1 IC 다이 (120a)는 테스트 볼들(또는 테스트 패드들)을 통해 입력된 테스트 신호들을 이용하여 제1 IC 다이(120a)에 대한 테스트를 수행할 수 있다. 따라서, 실시 예들에 따라, 상기 테스트 장치는 제1 IC 다이(120a) 자체를 의미할 수도 있다. 실시 예들에 따라, 제1 IC 다이(120a)는 JTAG(Joint Test Action Group) 컨트롤러를 포함할 수 있다. 실시 예들에 따라, 상기 테스트 장치는 자동 테스트 장치(Automated Test Equipment(ATE))를 의미할 수 있다.
제1 IC 다이(120a)에 대한 테스트가 완료되면, PMIC 다이(150)는 제2연결재들(PD2)에 포함된 볼들(또는 패드들)을 통해 PCB(110a, 110b, 110c, 또는 110d)에 부착된다(S130). 상술한 바와 같이, PCB(110a, 110b, 110c, 또는 110d)에 부착된 패드들(또는 볼들) 중에서 일부는 제1 IC 다이(120a)를 테스트하기 용도와 PMIC 다이(150)를 부착하기 위한 용도로 사용될 수 있다.
도 9는 본 발명의 실시 예에 따른 SoP 모듈을 포함하는 모바일 컴퓨팅 장치의 개략적인 블록도를 나타낸다.
도 1부터 도 9를 참조하면, 모바일 컴퓨팅 장치(200)는 SoP 모듈(100A, 100B, 100C, 100D, 100E, 100E', 100F, 100G 또는 100G', 집합적으로 '100')과 디스플레이(210)를 포함할 수 있다.
실시 예에 따라, SoP 모듈들(100A, 100B, 100C, 100D, 100E, 100E', 100F, 100G, 및 100G') 중에서 어느 하나에 포함된 적어도 하나의 구성 요소는 SoP 모듈들(100A, 100B, 100C, 100D, 100E, 100E', 100F, 100G, 및 100G') 중에서 다른 하나에 포함된 적어도 하나의 구성 요소와 대체될 수 있다.
다른 실시 예에 따라, SoP 모듈들(100A, 100B, 100C, 100D, 100E, 100E', 100F, 100G, 및 100G') 중에서 어느 하나에 포함된 적어도 하나의 구성 요소는 SoP 모듈들(100A, 100B, 100C, 100D, 100E, 100E', 100F, 100G, 및 100G') 중에서 다른 하나에 부가될 수 있다.
즉, 도 1부터 도 7c를 참조하여 설명된 각 SoP 모듈(100A, 100B, 100C, 100D, 100E, 100E', 100F, 100G, 및 100G')은 본 발명의 실시 예들의 범위 내에서 변경, 부가, 또는 삭제가 가능하다.
모바일 컴퓨팅 장치(200)는 이동 전화기, 스마트 폰, 태블릿 PC, 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 랩-탑(lap-top) 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다. 즉, 본 명세서에서 설명된 다양한 SoP 모듈들(100A, 100B, 100C, 100D, 100E, 100E', 100F, 100G, 및 100G') 중에서 적어도 하나는 모바일 컴퓨팅 장치(200)에 포함될 수 있다.
디스플레이(210)는 입력 인터페이스(220)와 분리되어 구현될 수도 있고, 디스플레이(210)는 입력 인터페이스(220)와 머지(merge)될 수 있다. 예컨대, 입력 인터페이스(220)가 터치 센서, 터치 패널, 또는 터치 스크린으로 구현될 때, 디스플레이(210)는 입력 인터페이스(220)를 포함할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A~100G, 100; SoP 모듈 또는 시스템-레벨 모듈
110a~110d; PCB 또는 메인 보드
112; 제1면
114; 맞은편 제2면
120a; 제1 IC 다이
130; 메모리 패키지
150; 제2 IC 다이, 전력 관리 IC 다이
124a~124d; 전기적 경로들
PD1~PD5; 연결재들(interconnects)
126a~126e; 볼들 또는 패드들

Claims (20)

  1. 제1면과 맞은편 제2면을 포함하는 인쇄 회로 기판(printed circuit board(PCB));
    상기 제1면에 부착된 제1 IC 다이; 및
    상기 제2면에서 상기 제1 IC 다이의 맞은편에 부착된 제2 IC 다이를 포함하고,
    상기 PCB는 상기 제1 IC 다이와 상기 제2 IC 다이를 접속하기 위한 전기적 경로들을 포함하는 시스템 온 패키지(system on package(SoP)) 모듈.
  2. 제1항에 있어서,
    상기 제2 IC 다이는 전력 관리 IC(power management IC(PMIC)) 다이인 SoP 모듈.
  3. 제2항에 있어서,
    상기 제2면에 형성되고, 상기 전기적 경로들에 접속된 패드들을 더 포함하고,
    상기 패드들은 상기 제 IC 다이를 테스트하기 위한 테스트 신호들을 전송하는 테스트 패드들로서 사용될 뿐만 아니라 상기 PMIC 다이를 부착하기 위한 접속 패드들로서 사용되는 SoP 모듈.
  4. 제3항에 있어서,
    상기 제1면에 부착되고, 상기 제 IC 다이 위(over)에 가로놓인(overlying) 메모리 패키지를 더 포함하는 SoP 모듈.
  5. 제4항에 있어서,
    상기 제1 IC 다이와 상기 메모리 패키지 사이의 공간에 채워진 제1언더필 물질을 더 포함하는 SoP 모듈.
  6. 제5항에 있어서,
    상기 제1표면과 상기 제1 IC 다이 사이의 공간에 채워진 제2언더필 물질을 더 포함하고,
    상기 제1언더필 물질과 상기 제2언더필 물질은 동일 물질 또는 서로 다른 물질인 SoP 모듈.
  7. 제4항에 있어서,
    상기 제1 IC 다이는 마이크로프로세서, 그래픽스 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 애플리케이션 프로세서, 및 시스템 온 칩 (system on chip (SoC)) 중에서 어느 하나이고,
    상기 메모리 패키지는,
    DRAM(dynamic ramdom access memory), 컨트롤러를 포함하는 NAND 플래시 메모리, NOR 플래시 메모리, FRAM(ferroelectric RAM), PRAM(phase change RAM), 및 MRAM(magnetic RAM) 중에서 어느 하나를 포함하는 다이; 및
    수동 소자들을 포함하는 SoP 모듈.
  8. 제4항에 있어서,
    상기 제1표면과 상기 제1 IC 다이 사이의 공간에 채워진 언더필 물질을 더 포함하는 SoP 모듈.
  9. 제4항에 있어서,
    상기 메모리 패키지는 스택된 메모리 IC 다이들을 포함하는 SoP 모듈.
  10. 제4항에 있어서,
    상기 PMIC 다이는 수직 방향을 기준으로 상기 메모리 패키지의 폭의 범위 내에서 배치되는 SoP 모듈.
  11. 제4항에 있어서,
    상기 제1 IC 다이와 상기 메모리 패키지를 보호하기 위한 에폭시 몰딩 컴파운드(epoxy molding compound(EMC)) 몰드를 더 포함하고,
    상기 EMC 몰드는 전자기 방해 차폐를 위한 차폐 물질로 코팅되거나 상기 차폐 물질을 포함하는 SoP 모듈.
  12. 제4항에 있어서,
    상기 PCB의 접지 라인에 접속되고, 상기 반도체 패키지를 에워싸는 금속 차폐 물질을 더 포함하고,
    상기 제1면과 상기 금속 차폐 물질 사이의 공간은 공기로 채워지는 SoP 모듈.
  13. 제1항에 있어서,
    상기 제1 IC 다이는 플립-칩 범프들 또는 본딩 와이어들을 통해 상기 전기적 경로들에 접속되는 SoP 모듈.
  14. 제2항에 있어서, 상기 PMIC 다이는,
    오디오 코덱(audio codec), 유선 충전기(wired charger), 무선 충전기 (wireless charger), 배터리 연료 게이지(battery fuel gage), 아날로그-디지털 변환기, 플래시 LED 드라이버, 백라이트 LED 드라이버, RGB LED 드라이버, TCXO (temperature compensated crystal oscillator) 버퍼, RTC 오실레이터(real time clock oscillator), 백업 배터리 충전기(back-up battery charger), 및 가입자 식별 모듈/스마트 카드 레벨 번역기(subscriber identification module(SIM)/smart card level translator) 중에서 적어도 하나를 포함하는 SoP 모듈.
  15. 제1면과 맞은편 제2면을 포함하는 인쇄 회로 기판(PCB);
    상기 제1면에 부착된 IC 다이; 및
    상기 제2면에 그리고 상기 IC 다이의 맞은편에 부착된 전력 관리 IC(power management IC(PMIC)) 다이를 포함하고,
    상기 PCB는 상기 IC 다이와 상기 PMIC 다이를 접속하는 전기적 경로들을 포함하는 모바일 컴퓨팅 장치.
  16. 제15항에 있어서,
    상기 제2면에 형성되고, 상기 전기적 경로들에 접속된 패드들을 더 포함하고,
    상기 패드들은 상기 IC 다이를 테스트하기 위한 테스트 신호들을 전송하는 테스트 패드들로서 사용될 뿐만 아니라 상기 PMIC 다이를 부착하기 위한 접속 패드들로서 사용되는 모바일 컴퓨팅 장치.
  17. 제15항에 있어서,
    상기 제1면에 부착되고, 상기 IC 다이 위(over)에 가로놓인(overlying) 메모리 패키지를 더 포함하고,
    상기 제1 IC 다이는 마이크로프로세서, 그래픽스 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 애플리케이션 프로세서, 및 시스템 온 칩 (system on chip (SoC)) 중에서 어느 하나이고,
    상기 메모리 패키지는,
    DRAM, 컨트롤러를 포함하는 NAND 플래시 메모리, NOR 플래시 메모리, FRAM, PRAM, 및 MRAM 중에서 어느 하나를 포함하는 다이; 및
    수동 소자들을 포함하는 모바일 컴퓨팅 장치.
  18. 제15항에 있어서,
    상기 제1면에 부착되고, 상기 IC 다이 위에 가로놓인 메모리 패키지를 더 포함하고,
    상기 PMIC 다이는 수직 방향을 기준으로 상기 메모리 패키지의 폭의 범위 내에서 배치되는 모바일 컴퓨팅 장치.
  19. 제15항에 있어서,
    상기 제1면에 부착되고, 상기 IC 다이 위에 가로놓인 메모리 패키지; 및
    상기 제1 IC 다이와 상기 메모리 패키지를 보호하기 위한 에폭시 몰딩 컴파운드(epoxy molding compound(EMC)) 몰드를 더 포함하고,
    상기 EMC 몰드는 전자기 방해 차폐를 위한 제1차폐 물질로 코팅되거나 상기 제1차폐 물질을 포함하는 모바일 컴퓨팅 장치.
  20. 제15항에 있어서,
    상기 제1면에 부착되고, 상기 IC 다이 위에 가로놓인 메모리 패키지; 및
    상기 PCB의 접지 라인에 접속되고, 상기 반도체 패키지를 에워싸는 금속 차폐 물질을 더 포함하고,
    상기 제1면과 상기 금속 차폐 물질 사이의 공간은 공기로 채워지는 모바일 컴퓨팅 장치.
KR1020140142509A 2014-10-21 2014-10-21 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치 KR102287396B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140142509A KR102287396B1 (ko) 2014-10-21 2014-10-21 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치
US14/793,384 US9839127B2 (en) 2014-10-21 2015-07-07 System of package (SoP) module and mobile computing device having the SoP
TW104128739A TWI678777B (zh) 2014-10-21 2015-09-01 系統封裝及其製造方法與包括該系統封裝的行動裝置
CN201510685913.6A CN105529324B (zh) 2014-10-21 2015-10-21 系统级封装模块及具有系统级封装的移动计算装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140142509A KR102287396B1 (ko) 2014-10-21 2014-10-21 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치

Publications (2)

Publication Number Publication Date
KR20160046521A true KR20160046521A (ko) 2016-04-29
KR102287396B1 KR102287396B1 (ko) 2021-08-06

Family

ID=55750218

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140142509A KR102287396B1 (ko) 2014-10-21 2014-10-21 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치

Country Status (4)

Country Link
US (1) US9839127B2 (ko)
KR (1) KR102287396B1 (ko)
CN (1) CN105529324B (ko)
TW (1) TWI678777B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019033245A (ja) * 2017-08-04 2019-02-28 サムソン エレクトロ−メカニックス カンパニーリミテッド． 半導体パッケージ連結システム
KR20190050297A (ko) * 2017-11-02 2019-05-10 주식회사 아모센스 반도체 패키지
US10445024B2 (en) 2016-12-29 2019-10-15 Samsung Electronics Co., Ltd. Semiconductor integrated circuit cards and communication systems including the same
US11037042B2 (en) 2016-12-29 2021-06-15 Samsung Electronics Co., Ltd. Semiconductor integrated circuit cards and communication systems including the same
US11537154B2 (en) 2020-12-09 2022-12-27 Samsung Electronics Co., Ltd. Mobile devices and methods controlling power in mobile devices
KR102614429B1 (ko) 2023-06-21 2023-12-14 김호중 재설정 가능한 시스템 프레임워크 및 서버시각 동기부를 포함하는 에지 디바이스용 시스템 온 모듈

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017056572A1 (ja) * 2015-09-30 2017-04-06 日立オートモティブシステムズ株式会社 樹脂成形体およびセンサ装置
US10665579B2 (en) 2016-02-16 2020-05-26 Xilinx, Inc. Chip package assembly with power management integrated circuit and integrated circuit die
KR101994752B1 (ko) * 2016-07-26 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지
WO2018053750A1 (en) * 2016-09-22 2018-03-29 Intel Corporation Integrated circuit package with glass spacer
TWI603456B (zh) * 2016-09-30 2017-10-21 矽品精密工業股份有限公司 電子封裝結構及其製法
US10607977B2 (en) * 2017-01-20 2020-03-31 Google Llc Integrated DRAM with low-voltage swing I/O
US10535643B2 (en) * 2017-08-04 2020-01-14 Samsung Electronics Co., Ltd. Connection system of semiconductor packages using a printed circuit board
KR101942736B1 (ko) * 2017-08-04 2019-04-17 삼성전기 주식회사 반도체 패키지 연결 시스템
US10510603B2 (en) 2017-08-31 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
US10290678B2 (en) * 2017-09-26 2019-05-14 Globalfoundries Singapore Pte. Ltd. Magnetic shielding package structure for MRAM device and method for producing the same
KR101982056B1 (ko) * 2017-10-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
US10367415B1 (en) 2018-08-28 2019-07-30 Ferric Inc. Processor module with integrated packaged power converter
EP3841610A4 (en) * 2018-08-28 2022-04-06 Ferric Inc. PROCESSOR MODULE WITH INTEGRATED PACKAGED POWER CONVERTER
US10658331B2 (en) 2018-08-28 2020-05-19 Ferric Inc. Processor module with integrated packaged power converter
US11062923B2 (en) * 2018-09-28 2021-07-13 Rohinni, LLC Apparatus to control transfer parameters during transfer of semiconductor devices
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
US11600607B2 (en) 2019-01-17 2023-03-07 Samsung Electronics Co., Ltd. Semiconductor module including multiple power management semiconductor packages
KR20210105212A (ko) * 2020-02-18 2021-08-26 주식회사 아이티엠반도체 배터리 제어 시스템 인 패키지 및 그 제조 방법
CN114067723B (zh) * 2020-07-27 2023-06-20 北京芯海视界三维科技有限公司 发光模组及显示器件
US11372506B1 (en) * 2020-11-24 2022-06-28 Amazon Technologies, Inc. System and method for a system-in-package using EMI shielding for capacitive touch sensing
US20220293326A1 (en) * 2021-03-12 2022-09-15 Virginia Tech Intellectual Properties, Inc. Multi-phase integrated coupled inductor structure
US20220320016A1 (en) * 2021-04-06 2022-10-06 Qualcomm Incorporated Inkjet printing dedicated test pins
CN113301717A (zh) * 2021-05-21 2021-08-24 维沃移动通信有限公司 电路板结构以及电子设备
US11929673B2 (en) 2021-10-29 2024-03-12 Ferric Inc. Two-stage voltage converters for microprocessors
WO2024020852A1 (en) * 2022-07-27 2024-02-01 Nvidia Corporation Stacked power design in card-based computing device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070170425A1 (en) * 2006-01-06 2007-07-26 Fujitsu Limited Semiconductor integrated circuit device and test method thereof
KR20130094523A (ko) * 2012-02-16 2013-08-26 삼성전자주식회사 반도체 패키지

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW447059B (en) 2000-04-28 2001-07-21 Siliconware Precision Industries Co Ltd Multi-chip module integrated circuit package
US6351391B1 (en) * 2000-05-15 2002-02-26 International Business Machines Corporation Signal busses on printed board structures mounting ASIC chips with signal termination resistor devices using planar signal terminating devices
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
KR100640335B1 (ko) 2004-10-28 2006-10-30 삼성전자주식회사 랜드 그리드 어레이 모듈
JP4827556B2 (ja) 2005-03-18 2011-11-30 キヤノン株式会社 積層型半導体パッケージ
JP2006303003A (ja) * 2005-04-18 2006-11-02 Toshiba Corp プリント基板、および情報処理装置
KR100718324B1 (ko) 2005-10-20 2007-05-17 (주) 에프원미디어 블루투스 모듈 인쇄회로기판
US7763488B2 (en) * 2006-06-05 2010-07-27 Akustica, Inc. Method of fabricating MEMS device
US8063482B2 (en) * 2006-06-30 2011-11-22 Intel Corporation Heat spreader as mechanical reinforcement for ultra-thin die
CN101170096A (zh) * 2006-10-27 2008-04-30 胜华科技股份有限公司 电子组件及其基板
US7589548B2 (en) * 2007-02-22 2009-09-15 Teradyne, Inc. Design-for-test micro probe
JP5137179B2 (ja) 2007-03-30 2013-02-06 ルネサスエレクトロニクス株式会社 半導体装置
US20090051019A1 (en) 2007-08-20 2009-02-26 Chih-Feng Huang Multi-chip module package
JP5265183B2 (ja) * 2007-12-14 2013-08-14 新光電気工業株式会社 半導体装置
US20090184416A1 (en) 2008-01-22 2009-07-23 Yinon Degani MCM packages
US10251273B2 (en) * 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard
JP2010212595A (ja) * 2009-03-12 2010-09-24 Murata Mfg Co Ltd パッケージ基板
US8391018B2 (en) 2009-09-28 2013-03-05 Qualcomm Incorporated Semiconductor die-based packaging interconnect
US8294043B2 (en) * 2010-12-07 2012-10-23 Honeywell International Inc. Integrated connector shield ring for shielded enclosures
US8737080B2 (en) 2011-01-14 2014-05-27 Qualcomm Incorporated Modular surface mount package for a system on a chip
US8614508B2 (en) * 2011-09-21 2013-12-24 Stats Chippac Ltd. Integrated circuit system with test pads and method of manufacture thereof
EP2618421A1 (en) * 2012-01-19 2013-07-24 Huawei Technologies Co., Ltd. Surface Mount Microwave System
US8946566B2 (en) * 2012-10-05 2015-02-03 Apple Inc. Heterogeneous encapsulation
US8796072B2 (en) * 2012-11-15 2014-08-05 Amkor Technology, Inc. Method and system for a semiconductor device package with a die-to-die first bond
US9554468B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
KR20150091886A (ko) * 2014-02-04 2015-08-12 삼성전자주식회사 방열부재를 구비하는 반도체 패키지
US9768090B2 (en) * 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9369272B2 (en) * 2014-03-27 2016-06-14 Qualcomm Incorporated Serial time-division-multiplexed bus with bidirectional synchronization/control word line

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070170425A1 (en) * 2006-01-06 2007-07-26 Fujitsu Limited Semiconductor integrated circuit device and test method thereof
KR20130094523A (ko) * 2012-02-16 2013-08-26 삼성전자주식회사 반도체 패키지

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10445024B2 (en) 2016-12-29 2019-10-15 Samsung Electronics Co., Ltd. Semiconductor integrated circuit cards and communication systems including the same
US11037042B2 (en) 2016-12-29 2021-06-15 Samsung Electronics Co., Ltd. Semiconductor integrated circuit cards and communication systems including the same
JP2019033245A (ja) * 2017-08-04 2019-02-28 サムソン エレクトロ−メカニックス カンパニーリミテッド． 半導体パッケージ連結システム
US10453821B2 (en) 2017-08-04 2019-10-22 Samsung Electronics Co., Ltd. Connection system of semiconductor packages
KR20190050297A (ko) * 2017-11-02 2019-05-10 주식회사 아모센스 반도체 패키지
US11537154B2 (en) 2020-12-09 2022-12-27 Samsung Electronics Co., Ltd. Mobile devices and methods controlling power in mobile devices
KR102614429B1 (ko) 2023-06-21 2023-12-14 김호중 재설정 가능한 시스템 프레임워크 및 서버시각 동기부를 포함하는 에지 디바이스용 시스템 온 모듈

Also Published As

Publication number Publication date
US9839127B2 (en) 2017-12-05
KR102287396B1 (ko) 2021-08-06
CN105529324B (zh) 2019-11-22
CN105529324A (zh) 2016-04-27
TWI678777B (zh) 2019-12-01
TW201628148A (zh) 2016-08-01
US20160113115A1 (en) 2016-04-21

Similar Documents

Publication Publication Date Title
KR102287396B1 (ko) 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치
TWI714622B (zh) 系統模組以及包含該模組的行動計算裝置
JP5972473B2 (ja) スタック型マルチチップ集積回路の静電気保護
KR102258101B1 (ko) 패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치
CN204614457U (zh) 半导体装置
CN109524368B (zh) 半导体装置
US9673142B2 (en) Semiconductor device
TW201735482A (zh) 可表面安裝之電力輸送匯電板
US9853446B2 (en) Integrated circuit (IC) package comprising electrostatic discharge (ESD) protection
KR102041243B1 (ko) 반도체 패키지
US11004837B2 (en) Semiconductor device with improved heat dissipation
CN110911380B (zh) 电子设备
US9209133B2 (en) Semiconductor apparatus
US11700696B2 (en) Buried electrical debug access port
KR20190129665A (ko) 반도체 패키지 시스템
KR20220128240A (ko) 박형 시스템 인 패키지
CN217507324U (zh) 半导体封装装置
KR20190130444A (ko) 반도체 패키지 시스템
US20230048277A1 (en) Semiconductor package and electronic device including the same
US11545435B2 (en) Double sided embedded trace substrate
US9646895B2 (en) Semiconductor package and manufacturing method thereof
CN115863310A (zh) 多芯片封装结构、多芯片封装结构的制造方法
WO2024145296A1 (en) Apparatus, system, and method for integrating passive elements into electronic bridge components
KR20110123033A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant