TWI714622B - 系統模組以及包含該模組的行動計算裝置 - Google Patents

系統模組以及包含該模組的行動計算裝置 Download PDF

Info

Publication number
TWI714622B
TWI714622B TW105126677A TW105126677A TWI714622B TW I714622 B TWI714622 B TW I714622B TW 105126677 A TW105126677 A TW 105126677A TW 105126677 A TW105126677 A TW 105126677A TW I714622 B TWI714622 B TW I714622B
Authority
TW
Taiwan
Prior art keywords
circuit board
printed circuit
integrated circuit
system module
chip
Prior art date
Application number
TW105126677A
Other languages
English (en)
Other versions
TW201724411A (zh
Inventor
權興奎
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201724411A publication Critical patent/TW201724411A/zh
Application granted granted Critical
Publication of TWI714622B publication Critical patent/TWI714622B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1635—Details related to the integration of battery packs and other power supplies such as fuel cells or integrated AC adapter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1656—Details related to functional adaptations of the enclosure, e.g. to provide protection against EMI, shock, water, or to host detachable peripherals like a mouse or removable expansions units like PCMCIA cards, or to provide access to internal components for maintenance or to removable storage supports like CDs or DVDs, or to mechanically mount accessories
    • G06F1/1658—Details related to functional adaptations of the enclosure, e.g. to provide protection against EMI, shock, water, or to host detachable peripherals like a mouse or removable expansions units like PCMCIA cards, or to provide access to internal components for maintenance or to removable storage supports like CDs or DVDs, or to mechanically mount accessories related to the mounting of internal components, e.g. disc drive or any other functional module
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3415—Surface mounted components on both sides of the substrate or combined with lead-in-hole components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種系統模組包括：印刷電路板（PCB）；第一半導體晶片，嵌於所述印刷電路板中；半導體封裝，經由多個堆疊球而連接至所述印刷電路板；以及第二半導體晶片，在所述印刷電路板與所述半導體封裝之間的空間中安置於所述印刷電路板的表面上。

Description

系統模組以及包含該模組的行動計算裝置 [相關申請案的交叉參考]
本申請案主張於2015年12月23日提出申請的韓國專利申請案第10-2015-0184700號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念的示例性實施例是有關於一種系統模組，且更具體而言，是有關於一種包含其中嵌置有處理器晶片及電源管理積體電路(PMIC)中的一者的系統板的系統模組、以及包含該模組的行動計算裝置。
半導體封裝用於實體地保護半導體晶片、相互接線及電源供應。舉例而言，半導體封裝可保護半導體晶片不受例如(舉 例而言)高溫度、高濕度、化學品、振動及震動等各種外部因素的影響。
隨著可穿戴式電子裝置變得越來越普遍，已開發出嵌式堆疊封裝(embedded package on package，ePOP)。嵌式堆疊封裝是一種半導體封裝，其通常包括動態隨機存取記憶體(dynamic random access memory，DRAM)晶片、反及快閃記憶體晶片及控制器晶片，且適用於小型可穿戴式電子裝置。嵌式堆疊封裝可堆疊於應用處理器上。減小嵌式堆疊封裝的大小便能夠減小利用嵌式堆疊封裝的可穿戴式電子裝置的大小。
根據本發明概念的示例性實施例，一種系統模組包括：印刷電路板(printed circuit board，PCB)；第一半導體晶片，嵌於所述印刷電路板中；半導體封裝，經由多個堆疊球而連接至所述印刷電路板；以及第二半導體晶片，在所述印刷電路板與所述半導體封裝之間的空間中安置於所述印刷電路板的表面上。
根據本發明概念的示例性實施例，一種系統模組包括：印刷電路板(PCB)；處理器晶片，嵌於所述印刷電路板中；以及半導體封裝，經由多個堆疊球而連接至所述印刷電路板並安置於面對所述處理器晶片的位置。
根據本發明概念的示例性實施例，一種行動計算裝置包括：系統模組；周邊裝置，連接至所述系統模組；以及電池，連 接至所述系統模組。所述系統模組包括：印刷電路板(PCB)；第一半導體晶片，嵌於所述印刷電路板中；半導體封裝，經由多個堆疊球而連接至所述印刷電路板；以及第二半導體晶片，在所述印刷電路板與所述半導體封裝之間的空間中安置於所述印刷電路板的表面上。所述第一半導體晶片是電源管理積體電路(power management integrated circuit，PMIC)及處理器晶片中的一者，且所述第二半導體晶片是所述電源管理積體電路及所述處理器晶片中的另一者。
根據本發明概念的示例性實施例，一種系統模組包括：印刷電路板(PCB)；第一半導體晶片，在所述印刷電路板的上表面與所述印刷電路板的下表面之間完全嵌於所述印刷電路板內；半導體封裝，安置於所述印刷電路板的所述上表面上，且經由多個堆疊球而連接至所述印刷電路板；以及第二半導體晶片，在所述半導體封裝下方安置於所述印刷電路板的所述上表面上。所述半導體封裝交疊所述第一半導體晶片及所述第二半導體晶片。
100A、100B、100C、100D、100E、100F、100G、100H、100I、 100J、100K、100L、100M、100N:系統模組
110:印刷電路板
110B、110C:第一印刷電路板
111:表面
112:表面
120:晶片/電源管理積體電路/組件/表面安裝裝置
130:晶片/中央處理單元/處理器/組件
140:封裝/組件/表面安裝裝置
141:第二印刷電路板/組件
143:半導體裝置/組件
143-1:動態隨機存取記憶體晶片
143-2:控制器
143-3:快閃記憶體晶片
151-1:積體電路/組件/表面安裝裝置
151-2:積體電路/組件/表面安裝裝置
151-3:積體電路/組件/表面安裝裝置
151-4:積體電路/組件/表面安裝裝置
161-1:被動元件/組件/表面安裝裝置
161-2:被動元件/組件/表面安裝裝置
163-1:被動元件/組件/表面安裝裝置
165:被動元件/組件/表面安裝裝置
167-1、167-2、167-3、167-4、167-5:金屬球
170-1:第一連接器
170-2:第二連接器
170-3:焊墊
180:保護材料
180-1:第一部分
180-2:第二部分
181、VIA:介層窗
183:電磁干擾屏蔽材料
185:導電材料
200、200A、200B:行動計算裝置
201:周邊裝置/組件/顯示器
203:周邊裝置/組件/耳機
205:周邊裝置/組件/通用串列匯流排埠
207:周邊裝置/組件/充電器
210:電池
C:電容器
GND:接地線
L:電感器
PAD:焊墊
POWER:電壓供應線
R:電阻器
SIGNAL:訊號傳輸線
圖1是根據本發明概念示例性實施例的一種包含具有嵌式第一半導體晶片的第一印刷電路板(PCB)的系統模組的剖視圖。
圖2示出根據本發明概念示例性實施例的圖1所示半導體裝置的內部結構。
圖3至圖5是根據本發明概念示例性實施例的包含具有嵌式第一半導體晶片的第一印刷電路板的系統模組的剖視圖。
圖6及圖7是根據本發明概念示例性實施例的包含具有嵌式第一半導體晶片的第一印刷電路板的所述系統模組的剖視圖。
圖8及圖9是根據本發明概念示例性實施例的包含具有嵌式第二半導體晶片的第一印刷電路板的系統模組的剖視圖。
圖10至圖13是根據本發明概念示例性實施例的包含具有嵌式第二半導體晶片的第一印刷電路板的系統模組的剖視圖。
圖14及圖15是根據本發明概念示例性實施例的包含具有嵌式第二半導體晶片的第一印刷電路板的系統模組的剖視圖。
圖16是根據本發明概念示例性實施例的包含所述系統模組的行動計算裝置的方塊圖。
圖17是根據本發明概念示例性實施例的包含圖5所示系統模組的圖16所示行動計算裝置的方塊圖。
圖18是根據本發明概念示例性實施例的包含圖15所示系統模組的圖16所示行動計算裝置的方塊圖。
參照圖1至圖7以及圖17，第一半導體晶片120(例如，電源管理積體電路(integrated circuit，IC))(亦一般被稱作晶片120)嵌於系統模組100A、100B、100C、100D、100E及100F中的每一者的第一印刷電路板(PCB)110中。因此，根據本發明概 念的示例性實施例，所述系統模組100A、100B、100C、100D、100E及100F中的每一者的厚度、大小、電源完整性(power integrity，PI)及訊號完整性(signal integrity，SI)可得到提高。印刷電路板110由非導電材料形成。印刷電路板110利用導電線、焊墊等來機械地支撐且電性地連接安裝於其上的電子組件，如下文所進一步闡述。系統模組100A、100B、100C、100D、100E及100F在本文中亦可被稱作半導體裝置。
如圖8至圖15以及圖18所示，第二半導體晶片130(例如，處理器積體電路)(亦一般被稱作晶片130)嵌於系統模組100G、100H、100I、100J、100K、100L、100M及100N中的每一者的第一印刷電路板110B或第一印刷電路板110C中。因此，根據本發明概念的示例性實施例，所述系統模組100G、100H、100I、100J、100K、100L、100M及100N中的每一者的厚度、尺寸、電源完整性(PI)及訊號完整性(SI)可得到提高。根據本文中所闡述的本發明概念的示例性實施例，第一半導體晶片可指代嵌於第一印刷電路板110、第一印刷電路板110B、或第一印刷電路板110C中的半導體晶片，且第二半導體晶片可指代不嵌於第一印刷電路板110、第一印刷電路板110B、或第一印刷電路板110C中的半導體晶片。
圖1是根據本發明概念示例性實施例的一種包含具有嵌式第一半導體晶片的第一印刷電路板的系統模組的剖視圖。參照圖1，系統模組100A可包括：第一印刷電路板110；第一半導體 晶片120；第二半導體晶片130；半導體封裝140；多個積體電路151-1、151-2、151-3及151-4；被動元件161-1、161-2、163-1及165；以及連接端子(第一連接器170-1及第二連接器170-2)。
第一印刷電路板110可包括嵌於其中的多個介層窗VIA、多個焊墊PAD、接地線GND、電壓供應線POWER、以及用於傳輸訊號的訊號傳輸線SIGNAL。第一印刷電路板110可指代例如系統板。
圖1所示的接地線GND可共同地或概念性地代表一或多條接地線，所述電壓供應線POWER可共同地或概念性地代表一或多條電壓供應線，且所述訊號傳輸線SIGNAL可共同地或概念性地代表一或多條訊號傳輸線。
圖1至圖15所示的第一印刷電路板110、第一印刷電路板110B、或第一印刷電路板110C中的印刷電路板層、介層窗VIA、焊墊PAD、用於供應接地電壓的接地線GND、用於供應操作電壓的電壓供應線POWER、以及訊號傳輸線SIGNAL是示例性的。本發明概念的示例性實施例並非僅限於圖1至圖15所示的第一印刷電路板110、第一印刷電路板110B、或第一印刷電路板110C的內部結構。亦即，儘管本文中所闡述的印刷電路板層中的每一者可指代接地線GND、電壓供應線POWER、或訊號傳輸線SIGNAL，但本發明概念的示例性實施例並非僅限於此。在示例性實施例中，第一半導體晶片120可指代電源管理積體電路(PMIC)，且第二半導體晶片130可指代處理器晶片，如下文所 進一步闡述。因此，用語「第一半導體晶片120」與「電源管理積體電路120」在本文中可互換使用，且用語「第二半導體晶片130」與「處理器晶片130」在本文中可互換使用。半導體晶片130/處理器晶片130亦可被稱作中央處理單元(central processing unit，CPU)130或處理器130。
嵌於第一印刷電路板110中的電源管理積體電路120可經由安置於第一印刷電路板110中的介層窗VIA、焊墊PAD、接地線GND及電壓供應線POWER而將對應操作電壓(例如，操作電壓及接地電壓)供應至組件130、140、151-1、151-2、151-3及151-4中的每一者。
此外，電源管理積體電路120可經由安置於第一印刷電路板110中的介層窗VIA、焊墊PAD、接地線GND及電壓供應線POWER而將接地電壓及/或操作電壓供應至被動元件161-1、161-2、163-1及165中的至少一者。參照圖1至圖18，自電源管理積體電路120輸出的操作電壓可經由被動元件而供應至處理器晶片130，且亦可不經由所述被動元件而供應至處理器晶片130。所述被動元件可包括例如電感器L、電容器C及電阻器R。
處理器晶片130可在第一印刷電路板110的第一表面111上或上方在實質上垂直的方向上安置於/安裝於與嵌於第一印刷電路板110中的電源管理積體電路120面對的位置。因此，處理器晶片130可在第一印刷電路板110與半導體封裝140之間的空間中安置於/安裝至第一印刷電路板110的外表面(例如，第一表面 111)上。第一表面111亦可被稱作第一印刷電路板110的頂表面111或頂側。半導體封裝140安置於/安裝至第一印刷電路板110的外表面(例如，頂表面111)上。
處理器晶片130可經由介層窗VIA、焊墊PAD及訊號傳輸線SIGNAL而控制組件120、140、151-1、151-2、151-3及151-4中的每一者的運作、或者將訊號傳輸至組件120、140、151-1、151-2、151-3及151-4中的每一者或自組件120、140、151-1、151-2、151-3及151-4中的每一者接收訊號。根據示例性實施例，處理器晶片130可經由所述被動元件(例如，電感器L、電容器C及電阻器R)中的至少一者而將訊號傳輸至組件151-1、151-2、151-3及151-4中的每一者或自組件151-1、151-2、151-3及151-4中的每一者接收訊號。
組件120、130、140、151-1、151-2、151-3及151-4中的每一者可經由安置於第一印刷電路板110中的介層窗VIA、焊墊PAD及訊號傳輸線SIGNAL而向彼此傳輸訊號或自彼此接收訊號。根據示例性實施例，組件120、130、140、151-1、151-2、151-3及151-4中的一者可經由所述被動元件(例如，電感器L、電容器C及電阻器R)中的至少一者而將訊號傳輸至組件120、130、140、151-1、151-2、151-3及151-4中的另一者或自組件120、130、140、151-1、151-2、151-3及151-4中的另一者接收訊號。
圖1示出其中電容器(被動元件161-1及被動元件161-2)中的每一者被連接至接地線GND的示例性實施例。然而，本發明 概念的示例性實施例並非僅限於此。舉例而言，在示例性實施例中，電容器(被動元件161-1及被動元件161-2)中的每一者的一個端子可連接至介層窗VIA、焊墊PAD、接地線GND、電壓供應線POWER及訊號傳輸線SIGNAL中的一者，且電容器(被動元件161-1及被動元件161-2)中的每一者的另一個端子可連接至介層窗VIA、焊墊PAD、接地線GND、電壓供應線POWER及訊號傳輸線SIGNAL中的另一者。
圖1示出其中電阻器(被動元件163-1)被連接至訊號傳輸線SIGNAL的示例性實施例。然而，本發明概念的示例性實施例並非僅限於此。舉例而言，在示例性實施例中，電阻器(被動元件163-1)的一個端子可連接至介層窗VIA、焊墊PAD、接地線GND、電壓供應線POWER及訊號傳輸線SIGNAL中的一者，且電阻器(被動元件163-1)的另一個端子可連接至介層窗VIA、焊墊PAD、接地線GND、電壓供應線POWER及訊號傳輸線SIGNAL中的另一者。
圖1示出其中電感器(被動元件165)被連接至接地線GND的示例性實施例。然而，本發明概念的示例性實施例並非僅限於此。舉例而言，在示例性實施例中，電感器(被動元件165)的一個端子可連接至介層窗VIA、焊墊PAD、接地線GND、電壓供應線POWER及訊號傳輸線SIGNAL中的一者，且電感器(被動元件165)的另一個端子可連接至介層窗VIA、焊墊PAD、接地線GND、電壓供應線POWER及訊號傳輸線SIGNAL中的另一 者。為了便於說明，圖1示出其中被動元件161-2及被動元件165安置於處理器晶片130與第三積體電路151-3之間的示例性實施例。然而，本發明概念的示例性實施例並非僅限於此。舉例而言，在示例性實施例中，所述被動元件(例如，電感器L、電容器C及電阻器R)中的至少一者可安置於兩個對應的積體電路之間。此處，所述積體電路可指代例如晶片、晶粒、或半導體封裝。然而，所述積體電路並非僅限於此。
第一半導體晶片120嵌於(例如，完全嵌於)第一印刷電路板110中。舉例而言，第一半導體晶片120可安置於第一印刷電路板110的頂表面111與底表面112之間，以使第一半導體晶片120囊封於第一印刷電路板110內。第一半導體晶片120可完全嵌於第一印刷電路板110內，以使第一半導體晶片120不延伸超過第一印刷電路板110的任何表面(例如，表面111及表面112)。舉例而言，在示例性實施例中，第一半導體晶片120被第一印刷電路板110完全圍繞且在觀察第一印刷電路板110的外表面時，第一半導體晶片120是不可見的。作為將第一半導體晶片120嵌於第一印刷電路板110內的結果，系統模組100A的高度/厚度可得到減小。電源管理積體電路120的厚度可小於第一印刷電路板110的厚度。然而，本發明概念的示例性實施例並非僅限於此。
第二半導體晶片130可經由例如金屬球而附著至/連接至形成於/安置於第一印刷電路板110的第一表面111上的焊墊。舉 例而言，第二半導體晶片130可具有倒裝晶片(flip chip)結構且可經由所述金屬球而附著至形成於第一印刷電路板110的第一表面111上的所述焊墊。此處，金屬球可指代例如焊球、焊料凸塊(solder bump)、或微凸塊(micro bump)。此外，所述金屬球可指代可連接至第一印刷電路板110或連接至組件130、140、151-1、151-2、151-3、151-4、161-1、161-2、163-1及/或165中的每一者的焊墊的各種類型的電性導體。
處理器晶片130可指代應用處理器、晶片、系統晶片(system-on-chip，SoC)、或可充當數據機(被稱作「ModAP®」)的應用處理器晶片。此外，所述處理器晶片可指代主控制單元。ModAP®可指代嵌置例如(舉例而言)第三代(third generation，3G)行動通訊晶片、第四代(fourth generation，4G)行動通訊晶片、或長期演進(long term evolution，LTETM)行動通訊晶片等無線通訊晶片的應用處理器。然而，ModAP®並非僅限於此。
電源管理積體電路120嵌於第一印刷電路板110中。因此，系統模組100A的厚度/高度較傳統嵌式堆疊封裝(ePOP)得到減小。舉例而言，在示例性實施例中，ModAP®嵌於第一印刷電路板110中。因此，球映像配置(ball map configuration)的限制及嵌式堆疊封裝的設計限制可得到消除或減小。此外，根據本發明概念的示例性實施例，嵌式多晶片封裝(embedded multichip package，eMCP)的大小或厚度可得到減小，包含所述嵌式多晶片封裝的系統模組的大小或厚度可得到減小，且所述系統模組的厚 度/高度亦可得到減小。
根據示例性實施例，由於第一半導體晶片120與第二半導體晶片130安置於彼此面對的位置處(例如，由於第一半導體晶片120與第二半導體晶片130彼此對齊)，因此第一半導體晶片120與第二半導體晶片130之間的電源線中的每一者的長度可得到減小。因此，功率損耗可得到降低且電源完整性可得到提高。
半導體封裝140可包括第二印刷電路板141及連接至第二印刷電路板141的半導體裝置143。舉例而言，在示例性實施例中，連接至第二半導體晶片130的半導體封裝140可安置於第二半導體晶片130之上，且可與第一印刷電路板110一起以堆疊封裝的形式進行安置/安裝。半導體封裝140可經由多個堆疊球而連接至第一印刷電路板110，且可安置於面對第一半導體晶片120的位置處。舉例而言，半導體封裝140可與第一半導體晶片120及第二半導體晶片130對齊，以使在剖視圖中觀察時，半導體封裝140交疊第一半導體晶片120及第二半導體晶片130，如圖1所示。因此，半導體封裝140可被闡述為安置於第一半導體晶片120及第二半導體晶片130之上。此外，在示例性實施例中，半導體封裝140、第一半導體晶片120及第二半導體晶片130的各自的中心可實質上與彼此對齊(例如，所述各自的中心可精確地與彼此對齊，或可以無法與精確地與彼此對齊相區分的方式而緊密地與彼此對準)。
圖2示出根據本發明概念示例性實施例的圖1所示半導 體裝置的內部結構。參照圖1及圖2，根據本發明概念的示例性實施例，第二半導體裝置143可包括揮發性記憶體(例如至少一個動態隨機存取記憶體晶片143-1)。根據示例性實施例，半導體裝置143可包括動態隨機存取記憶體晶片143-1、控制器143-2及非揮發性記憶體晶片(例如快閃記憶體晶片143-3)中的全部或某些。快閃記憶體晶片143-3可為例如反及型快閃記憶體晶片。控制器143-2可在處理器晶片130的控制下對快閃記憶體晶片143-3的運作進行控制。亦即，根據示例性實施例，處理器晶片130可控制動態隨機存取記憶體晶片143-1的運作。動態隨機存取記憶體晶片143-1、控制器143-2及快閃記憶體晶片143-3中的每一者的操作電壓可由電源管理積體電路120供應。
半導體封裝140可藉由金屬球(亦被稱作堆疊球167-3)而安置於第二半導體晶片130之上，且可藉由金屬球167-3而附著至/連接至形成於第一印刷電路板110的第一表面111上的焊墊。
半導體封裝140可實施於嵌式多晶片封裝或通用多晶片封裝(universal multichip package，uMCP)中。所述嵌式多晶片封裝可指代例如包括動態隨機存取記憶體晶片143-1、控制器143-2及反及型快閃記憶體晶片143-3的多晶片封裝，且反及型快閃記憶體晶片143-3可支援嵌式多媒體卡(embedded multimedia card，eMMC)協定。所述通用多晶片封裝可指代例如包括動態隨機存取記憶體晶片143-1、控制器143-2及反及型快閃記憶體晶片143-3的多晶片封裝，且反及型快閃記憶體晶片143-3可支援通用 快閃儲存(universal flash storage，UFS)協定。
參照圖1，第一積體電路151-1可藉由金屬球167-1而附著至形成於第一印刷電路板110的第一表面111上的焊墊，第二積體電路151-2可藉由金屬球167-2而附著至形成於第一印刷電路板110的第一表面111上的焊墊，第三積體電路151-3可藉由金屬球167-4而附著至形成於第一印刷電路板的第一表面111上的焊墊，且第四積體電路151-4可藉由金屬球167-5而附著至形成於第一印刷電路板110的第一表面111上的焊墊。積體電路151-1、151-2、151-3及151-4中的每一者可電性地連接至第一半導體晶片120及/或第二半導體晶片130。積體電路151-1、151-2、151-3及151-4中的一者可電性地連接至積體電路151-1、151-2、151-3及151-4中的另一者。
根據示例性實施例，連接至與組件151-1、151-2、140、151-3及151-4中的每一者對應的金屬球167-1、167-2、167-3、167-4或167-5的焊墊中的至少一者被連接至第一印刷電路板110，且可在測試處理器晶片130時執行傳輸至少一個測試訊號的功能，及在組件151-1、151-2、140、151-3及151-4中的每一者被連接至第一印刷電路板110時執行將組件151-1、151-2、140、151-3及151-4中的每一者連接至第一印刷電路板110的功能。根據示例性實施例，安置於第一印刷電路板110的頂表面111上且連接至第一半導體晶片120的焊墊中的至少兩者被用作在第一半導體晶片120的測試操作期間將測試訊號傳輸至第一半導體晶片120的測 試焊墊。可執行第一半導體晶片120的測試操作來判斷第一半導體晶片120是否正常地運作。此外，安置於第一印刷電路板110的頂表面111上的焊墊亦可被用作將例如第二半導體裝置143連接至第一印刷電路板110的上表面111的連接焊墊。
根據示例性實施例，除在測試操作期間被用作測試焊墊之外，連接至金屬球167-1、167-2、167-3、167-4或167-5的焊墊中的至少一者亦可在連接操作期間被用作連接焊墊。亦即，連接至處理器晶片130的焊墊中的某些焊墊可被用作測試焊墊且亦可被用作表面安裝裝置(surface-mount device，SMD)焊墊，以用於將表面安裝裝置140、151-1至151-4、161-1、161-2、163-1及165直接安裝至第一印刷電路板110上。
圖1所示的被動元件161-1、161-2、163-1及165中的每一者可連接至位於第一印刷電路板110中的對應焊墊。在圖1所示的示例性實施例中，被動元件161-1及被動元件161-2中的每一者代表電容器，被動元件163-1代表電阻器，且被動元件165代表電感器。儘管圖1說明被動元件161-2及被動元件165在實質上水平的方向上安置於半導體封裝140與第三積體電路151-3之間，但本發明概念的示例性實施例並非僅限於此。如圖1所示，在示例性實施例中，所述多個積體電路151-1、151-2、151-3及151-4以及所述被動元件161-1、161-2、163-1及165可僅安置於第一印刷電路板110的第一表面111上。應理解，被動元件的類型、被動元件的數目及被動元件的位置並非僅限於圖1所示的配置。
第一連接器170-1及第二連接器170-2可連接至安置於第一印刷電路板110的第二表面112上的焊墊。第二表面112亦可被稱作第一印刷電路板110的底表面/下表面112或底側/下側。根據示例性實施例，第一連接器170-1及第二連接器170-2可指代安置於第一印刷電路板110的第二表面112上的焊墊本身。第一連接器170-1可連接至第一周邊裝置且第二連接器170-2可連接至第二周邊裝置。根據示例性實施例，第一連接器170-1及第二連接器170-2中的每一者可被實施為撓性膜連接器或撓性印刷電路(flexible printed circuit，FPC)連接器。然而，第一連接器170-1及第二連接器170-2並非僅限於此。
第一周邊裝置或第二周邊裝置可為例如顯示器、一或多個耳機、通用串列匯流排埠、充電器等。形成於/安置於第一印刷電路板110的第二表面112上的焊墊可為用於例如測試操作、除錯操作及/或通用輸入/輸出(general-purpose input/output，GPIO)的焊墊。然而，所述焊墊並非僅限於此。在示例性實施例中，用於測試的焊墊可為聯合測試行動組(Joint Test Action Group，JTAG)焊墊。此處，所述焊墊可指代引腳。
安置於第一印刷電路板110的第二表面112上的焊墊170-3可向電源管理積體電路120供應操作電壓。舉例而言，焊墊170-3可連接至電池。焊墊(第一連接器170-1、第二連接器170-2)及焊墊170-3可為撓性膜連接器或撓性印刷電路(FPC)連接器。
圖3至圖5是根據本發明概念示例性實施例的系統模組 的剖視圖。參照圖3，除系統模組100B包含形成於第一表面111上的保護材料180之外，系統模組100B在概念上與圖1所示的系統模組100A相同。參照圖1及圖3，附著至第一印刷電路板110的第一表面111的組件130、141、143、151-1、151-2、151-3、151-4、161-1、161-2、163-1及165、金屬球167-1、167-2、167-3、167-4及167-5及安置於第一表面111上的焊墊由保護材料180進行囊封/模塑。保護材料180可為例如環氧模製化合物(epoxy molding compound，EMC)。然而，保護材料180並非僅限於此。保護材料180可指代模製材料。
參照圖4，除系統模組100C包括形成於保護材料180中的介層窗181之外，系統模組100C在概念上與圖3所示的系統模組100B相同。介層窗181可為例如雷射鑽孔介層窗181。保護材料180可被可由雷射鑽孔形成的介層窗181分為第一部分180-1及第二部分180-2，如圖4所示。
參照圖4及圖5，導電性電磁干擾(electromagnetic interference，EMI)屏蔽材料183可形成於保護材料180的第一部分180-1、保護材料180的第二部分180-2及介層窗181中的每一者上。介層窗181可填充(例如，完全填充)有導電性電磁干擾屏蔽材料183。導電性電磁干擾屏蔽材料183可連接至嵌於第一印刷電路板110中的接地線GND。參照圖4及圖5，填充介層窗181的導電性電磁干擾屏蔽材料183可執行屏蔽電磁干擾的功能。舉例而言，在示例性實施例中，組件151-4(例如，第四積體電路) 可被實施為射頻(radio frequency，RF)積體電路(或任何其他能夠產生電磁干擾的積體電路)，且填充介層窗181的導電性電磁干擾屏蔽材料183可執行屏蔽在附著至第一表面111的組件120、130、140、151-1、151-2、151-3、161-1、161-2、163-1及165中的至少一者與組件151-4之間在實質上水平方向上出現的電磁干擾的功能。如圖5所示，保護材料180的第一部分180-1與保護材料180的第二部分180-2可藉由填充介層窗181的導電性電磁干擾屏蔽材料183而彼此分離(例如，彼此完全分離)。
圖6及圖7示出根據本發明概念示例性實施例的系統模組的剖視圖。根據示例性實施例，圖4所示的介層窗181可填充有導電材料185，如圖6及圖7所示。參照圖6及圖7，導電性電磁干擾屏蔽材料183可形成於保護材料180的第一部分180-1、保護材料180的第二部分180-2及導電材料185中的每一者上。導電性電磁干擾屏蔽材料183與導電材料185可電性地連接。根據示例性實施例，導電材料185可連接至第一印刷電路板110的接地線GND。
參照圖4至圖7，填充介層窗181的導電材料185可執行屏蔽電磁干擾的功能。舉例而言，在示例性實施例中，組件151-4(例如，第四積體電路)可被實施為射頻(RF)積體電路(或任何其他能夠產生電磁干擾的積體電路)，且填充介層窗181的導電材料185可執行屏蔽在附著至第一表面111的組件120、130、140、143、151-1、151-2、151-3、161-1、161-2、163-1及165中的至 少一者與組件151-4之間在實質上水平方向上出現的電磁干擾的功能。
圖8及圖9是根據本發明概念示例性實施例的包含具有嵌式第二半導體晶片的第一印刷電路板的系統模組的剖視圖。
參照圖8，除處理器晶片130而非電源管理積體電路120嵌於第一印刷電路板110B中之外及除第一印刷電路板110B的內部結構之外，系統模組100G在概念上與圖5所示的系統模組100D相同。電源管理積體電路120可安置於/安裝於第一印刷電路板110B的第一表面111上的面對處理器晶片130的位置處。
半導體封裝140可被安置為水平地覆蓋在電源管理積體電路120之上。舉例而言，半導體封裝140可安置於電源管理積體電路120上方並交疊電源管理積體電路120。半導體封裝140可藉由金屬球而被安裝至第一印刷電路板110B的第一表面111上。電源管理積體電路120可被安置於將半導體封裝140連接至第一印刷電路板110B的金屬球之間。
安置於第一印刷電路板110B的第一表面111上的電源管理積體電路120可經由安置於第一印刷電路板110B中的介層窗VIA、焊墊PAD、接地線GND及電壓供應線POWER而將操作電壓供應至組件130、140、151-1、151-2、151-3及151-4中的每一者。此外，電源管理積體電路120可經由安置於第一印刷電路板110B中的介層窗VIA、焊墊PAD、接地線GND及電壓供應線POWER而將接地電壓及/或操作電壓供應至被動元件161-1、 161-2、163-1及165中的至少一者。
嵌於第一印刷電路板110B中的處理器晶片130可控制組件120、140、151-1、151-2、151-3及151-4中的每一者的運作，或經由安置於第一印刷電路板110B中的訊號傳輸線SIGNAL將訊號傳輸至組件120、140、151-1、151-2、151-3及151-4中的每一者或自組件120、140、151-1、151-2、151-3及151-4中的每一者接收訊號。
參照圖4至圖5及圖8，導電性電磁干擾屏蔽材料183可形成於保護材料180的第一部分180-1、保護材料180的第二部分180-2及介層窗181中的每一者上。導電性電磁干擾屏蔽材料183可連接至嵌於第一印刷電路板110B中的接地線GND。
圖4所示的介層窗181可填充有導電材料185。參照圖9，導電性電磁干擾屏蔽材料183可形成於保護材料180的第一部分180-1、保護材料180的第二部分180-2及導電材料185中的每一者上。導電性電磁干擾屏蔽材料183可電性連接至導電材料185。根據示例性實施例，導電材料185可連接至第一印刷電路板110B中的接地線GND。
圖10至圖13是根據本發明概念示例性實施例的包含具有嵌式第二半導體晶片的第一印刷電路板的系統模組的剖視圖。處理器晶片130嵌於系統模組100I、100J、100K及100L中的每一者的第一印刷電路板110C內。連接至處理器晶片130的半導體封裝140可安置於第一印刷電路板110C的第一表面之上，以面對 處理器晶片130或在空間上交疊處理器晶片130。舉例而言，半導體封裝140可與第一印刷電路板110C一起以堆疊封裝的形式進行安置。電源管理積體電路120不安置於第一印刷電路板110C與半導體封裝140之間。
參照圖1及圖10，電源管理積體電路120而非第三積體電路151-3安置於第一印刷電路板110C的第一表面111上。電源管理積體電路120經由金屬球167-4而連接至第一印刷電路板110C的第一表面111。
安置於第一印刷電路板110C的第一表面111上的電源管理積體電路120可經由安置於第一印刷電路板110C中的介層窗VIA、焊墊PAD、接地線GND及電壓供應線POWER而將對應的操作電壓(例如，操作電壓及接地電壓)供應至組件130、140、151-1、151-2及151-4中的每一者。此外，電源管理積體電路120可經由安置於第一印刷電路板110C中的介層窗VIA、焊墊PAD、接地線GND及電壓供應線POWER而將接地電壓及/或操作電壓供應至被動元件161-1、161-2、163-1及165中的至少一者。
嵌於第一印刷電路板110C中的處理器晶片130可經由安置於第一印刷電路板110C中的介層窗VIA、焊墊PAD及訊號傳輸線SIGNAL而控制組件120、140、151-1、151-2及151-4中的每一者的運作，或將訊號傳輸至組件120、140、151-1、151-2及151-4中的每一者或自組件120、140、151-1、151-2及151-4中的每一者接收訊號。組件120、130、140、151-1、151-2及151-4中 的每一者可經由安置於第一印刷電路板110C中的介層窗VIA、焊墊PAD及訊號傳輸線SIGNAL而將訊號傳輸至彼此或自彼此接收訊號。
如以上參照圖1所闡述，除在測試操作期間被用作測試焊墊之外，連接至金屬球167-1、167-2、167-3、167-4或167-5的焊墊中的至少一者亦可在連接操作期間被用作連接焊墊。亦即，連接至處理器晶片130的焊墊中的某些焊墊可被用作測試焊墊，且亦可被用作將表面安裝裝置120、140、151-1、151-2、151-4、161-1、161-2、163-1及165直接安裝於第一印刷電路板110C上的表面安裝裝置焊墊。
參照圖3、圖10及圖11，除在圖11中保護材料180形成於第一印刷電路板110C的第一表面111上之外，圖10所示的系統模組100I在概念上與圖11所示的系統模組100J相同。參照圖10及圖11，在示例性實施例中，附著至第一印刷電路板110C的第一表面111的組件120、141、143、151-1、151-2、151-4、161-1、161-2、163-1及165、金屬球167-1、167-2、167-3、167-4及167-5及安置於第一表面111上的焊墊被保護材料180囊封。保護材料180可為例如環氧模製化合物。然而，保護材料180並非僅限於此。
參照圖11及圖12，除在圖12的實施例中介層窗181形成於保護材料180中之外，圖11所示的系統模組100J在概念上與圖12所示的系統模組100K相同。如上所述，介層窗181可為雷射鑽孔電路。圖11的實施例中的保護材料180可被介層窗181 分成保護材料180的第一部分180-1及保護材料180的第二部分180-2，如圖12所示。如上所述，介層窗181可由雷射鑽孔形成。
參照圖12及圖13，導電性電磁干擾屏蔽材料183可形成於保護材料180的第一部分180-1、保護材料180的第二部分180-2及介層窗181中的每一者上。導電性電磁干擾屏蔽材料183可填充(例如，完全填充)介層窗181。導電性電磁干擾屏蔽材料183可連接至嵌於第一印刷電路板110C中的接地線GND。
參照圖13，填充介層窗181的導電性電磁干擾屏蔽材料183可執行屏蔽電磁干擾的功能。舉例而言，在示例性實施例中，組件151-4(例如，第四積體電路)可被實施為射頻(RF)積體電路(或任何其他能夠產生電磁干擾的積體電路)，且填充介層窗181的電磁干擾屏蔽材料183可執行屏蔽在附著至第一表面111的組件120、140、151-1、151-2、161-1、161-2、163-1及165中的至少一者與組件151-4之間在實質上水平方向上出現的電磁干擾的功能。
圖14及圖15是根據本發明概念示例性實施例的包含具有嵌式第二半導體晶片的第一印刷電路板的系統模組的剖視圖。
在示例性實施例中，圖4所示的介層窗181可填充有圖14所示的導電材料185。參照圖14及圖15，導電性電磁干擾屏蔽材料183可形成於保護材料180的第一部分180-1、保護材料180的第二部分180-2及導電材料185中的每一者上。導電性電磁干擾屏蔽材料183與導電材料185可彼此電性連接。根據示例性實 施例，導電材料185可連接至第一印刷電路板110C的接地線GND。
參照圖13及圖15，填充介層窗181的導電材料185可執行屏蔽電磁干擾的功能。舉例而言，在示例性實施例中，組件151-4(例如，第四積體電路)可被實施為射頻(RF)積體電路(或任何其他能夠產生電磁干擾的積體電路)，且填充介層窗181的導電材料185可執行屏蔽在附著至第一表面111的組件120、141、143、151-1、151-2、161-1、161-2、163-1及165中的至少一者與組件151-4之間在實質上水平方向上出現的電磁干擾的功能。
圖16是根據本發明概念示例性實施例的包含系統模組的行動計算裝置的方塊圖。行動計算裝置200可被實施為例如行動電話、智慧型電話、平板個人電腦、個人數位助理(personal digital assistant，PDA)、企業數位助理(enterprise digital assistant，EDA)、數位照相機、數位攝影機、可攜式多媒體播放器(portable multimedia player，PMP)、個人導航裝置或可攜式導航裝置(portable navigation device，PND)、手持式遊戲機、行動網際網路裝置(mobile internet device，MID)、可穿戴式電腦、物聯網(Internet of Things，IoT)裝置、萬聯網(Internet of Everything，IoE)裝置、無人飛機等。然而，行動計算裝置200並非僅限於此。
行動計算裝置200可包括電源管理積體電路120；處理器晶片130；半導體封裝(或記憶體封裝)140；所述多個積體電路151-1至151-4；周邊裝置201、203、205及207；以及電池210。周邊裝置201、203、205及207可包括例如顯示器、一或多個耳 機、通用串列匯流排埠及充電器。
電池210可將電壓供應至電源管理積體電路120。電池210可被實施為可再充電電池及/或撓性電池。然而，電池210並非僅限於此。電源管理積體電路120可利用自電池210供應的電壓將操作電壓及接地電壓供應至組件130、140、151-1、151-2、151-3及151-4中的每一者。如以上參照圖1至圖15所闡述，第一印刷電路板110、第一印刷電路板110B、或第一印刷電路板110C可包括接地線GND、電壓供應線POWER及介層窗VIA。
處理器晶片130可控制組件120、140、151-1、151-2、151-3、151-4、201、203、205及207中的每一者的運作。
圖17是根據本發明概念示例性實施例的包含圖5所示系統模組的圖16所示行動計算裝置的方塊圖。參照圖5、圖16及圖17，在根據行動計算裝置200的示例性實施例的行動計算裝置200A中，電源管理積體電路120可嵌於第一印刷電路板110中且處理器晶片130可安置於第一印刷電路板110與半導體封裝140之間。顯示器201或所述一或多個耳機203可連接至第一連接器170-1，且通用串列匯流排埠205或充電器207可連接至第二連接器170-2。
圖18是根據本發明概念示例性實施例的包含圖15所示系統模組的圖16所示行動計算裝置的方塊圖。參照圖15、圖16及圖18，在根據行動計算裝置200的示例性實施例的行動計算裝置200B中，處理器晶片130可嵌於第一印刷電路板110C中，且 電源管理積體電路120可不安置於第一印刷電路板110C與半導體封裝140之間。確切而言，電源管理積體電路120安置於第一印刷電路板110C的第一表面111上。顯示器201或所述一或多個耳機203可連接至第一連接器170-1，且通用串列匯流排埠205或充電器207可連接至第二連接器170-2。
在根據本發明概念的示例性實施例的系統模組中，處理器晶片及電源管理積體電路中的一者嵌於系統板/印刷電路板內。因此，所述系統模組的厚度及大小可得到減小，且所述系統模組的電源完整性及訊號完整性可得到提高。
根據本發明概念的示例性實施例的所述系統模組包括嵌於系統板/印刷電路板內的處理器晶片及電源管理積體電路中的一者，藉此在減小所述系統模組的大小及厚度的同時提高安裝於/安置於所述系統模組上的電子組件的電源效率、電源完整性及訊號完整性。
儘管已參照本發明概念的示例性實施例示出並闡述了本發明概念，但熟習此項技術者將理解，可在形式及細節上對其作出各種改變，而此並不背離由以下申請專利範圍所界定的本發明概念的精神及範圍。
100D‧‧‧系統模組
110‧‧‧印刷電路板
112‧‧‧表面
120‧‧‧晶片/電源管理積體電路/組件/表面安裝裝置
130‧‧‧晶片/中央處理單元/處理器/組件
140‧‧‧封裝/組件/表面安裝裝置
141‧‧‧第二印刷電路板/組件
143‧‧‧半導體裝置/第二半導體裝置/組件
151-1‧‧‧積體電路/組件/表面安裝裝置
151-2‧‧‧積體電路/組件/表面安裝裝置
151-3‧‧‧積體電路/組件/表面安裝裝置
151-4‧‧‧積體電路/組件/表面安裝裝置
161-1‧‧‧被動元件/組件/表面安裝裝置
161-2‧‧‧被動元件/組件/表面安裝裝置
163-1‧‧‧被動元件/組件/表面安裝裝置
165‧‧‧被動元件/組件/表面安裝裝置
170-1‧‧‧第一連接器
170-2‧‧‧第二連接器
170-3‧‧‧焊墊
180-1‧‧‧第一部分
180-2‧‧‧第二部分
183‧‧‧電磁干擾屏蔽材料
C‧‧‧電容器
GND‧‧‧接地線
L‧‧‧電感器
PAD‧‧‧焊墊
POWER‧‧‧電壓供應線
R‧‧‧電阻器
SIGNAL‧‧‧訊號傳輸線
VIA‧‧‧介層窗

Claims (20)

  1. 一種系統模組，包括：印刷電路板(PCB)；第一半導體晶片，嵌於所述印刷電路板中，其中所述印刷電路板的上表面覆蓋所述第一半導體晶片的上表面，且所述印刷電路板的下表面覆蓋所述第一半導體晶片的下表面；半導體封裝，經由多個堆疊球而連接至所述印刷電路板的所述上表面；以及第二半導體晶片，在所述印刷電路板與所述半導體封裝之間的空間中安置於所述印刷電路板的所述上表面上。
  2. 如申請專利範圍第1項所述的系統模組，其中所述第一半導體晶片是電源管理積體電路(PMIC)及處理器晶片中的一者，且所述第二半導體晶片是所述電源管理積體電路及所述處理器晶片中的另一者。
  3. 如申請專利範圍第2項所述的系統模組，更包括：多個第一焊墊，安置於所述印刷電路板的所述上表面上並連接至所述第一半導體晶片，其中所述第一焊墊中的至少兩者是用於在所述第一半導體晶片的測試操作期間將多個測試訊號傳輸至所述第一半導體晶片的測試焊墊。
  4. 如申請專利範圍第3項所述的系統模組，更包括：第三半導體晶片，連接至所述第一焊墊中的某些第一焊墊， 其中所述第一焊墊中的所述某些第一焊墊是將所述第三半導體晶片連接至所述印刷電路板的所述上表面的連接焊墊。
  5. 如申請專利範圍第4項所述的系統模組，更包括：多個第二焊墊，安置於所述印刷電路板的下表面上，其中所述第二焊墊包括連接至所述第一半導體晶片的至少一個第二焊墊及將所述印刷電路板連接至周邊裝置的至少一個第二焊墊、用於執行除錯操作的至少一個第二焊墊或作為通用輸入/輸出(GPIO)焊墊的至少一個第二焊墊。
  6. 如申請專利範圍第1項所述的系統模組，更包括：第一積體電路(IC)及第二積體電路，附著至所述印刷電路板的所述上表面；多個被動元件，附著至所述印刷電路板的所述上表面；以及保護材料，囊封所述第一積體電路、所述第二積體電路、所述被動元件及所述半導體封裝。
  7. 如申請專利範圍第6項所述的系統模組，更包括：導電性電磁干擾(EMI)屏蔽材料，形成於所述保護材料上且連接至嵌於所述印刷電路板中的接地線。
  8. 如申請專利範圍第6項所述的系統模組，其中所述保護材料被導電性電磁干擾屏蔽材料分離成第一部分及第二部分，其中所述第一積體電路安置於所述第一部分中，且所述第二積體電路、所述被動元件及所述半導體封裝安置於所述第二部分 中，其中所述導電性電磁干擾屏蔽材料在所述第一部分與所述第二部分之間屏蔽電磁干擾。
  9. 如申請專利範圍第6項所述的系統模組，其中所述保護材料被金屬材料分離成第一部分及第二部分，其中所述第一積體電路安置於所述第一部分中，且所述第二積體電路、所述被動元件及所述半導體封裝安置於所述第二部分中，其中所述金屬材料在所述第一部分與所述第二部分之間屏蔽電磁干擾。
  10. 如申請專利範圍第1項所述的系統模組，其中所述半導體封裝包括：揮發性記憶體晶片；非揮發性記憶體晶片；以及控制器，控制所述非揮發性記憶體晶片的運作，其中所述控制器支援嵌式多媒體卡(eMMC)協定或通用快閃儲存(UFS)協定。
  11. 一種系統模組，包括：印刷電路板(PCB)；處理器晶片，嵌於所述印刷電路板中，其中所述印刷電路板的上表面覆蓋所述處理器晶片的上表面，且所述印刷電路板的下表面覆蓋所述處理器晶片的下表面；以及 半導體封裝，經由多個堆疊球而連接至所述印刷電路板並安置於面對所述處理器晶片的位置。
  12. 如申請專利範圍第11項所述的系統模組，其中所述半導體封裝包括：揮發性記憶體晶片；非揮發性記憶體晶片；以及控制器，控制所述非揮發性記憶體晶片的運作，其中所述控制器支援嵌式多媒體卡(eMMC)協定或通用快閃儲存(UFS)協定。
  13. 如申請專利範圍第12項所述的系統模組，更包括：多個第一焊墊，安置於所述印刷電路板的所述上表面上並連接至所述處理器晶片；以及積體電路(IC)，安裝於所述印刷電路板的所述上表面上，其中所述第一焊墊中的至少兩者是用於在所述處理器晶片的測試操作期間將多個測試訊號傳輸至所述處理器晶片的測試焊墊，且所述第一焊墊中的某些第一焊墊是將所述積體電路連接至所述印刷電路板的所述上表面的連接焊墊。
  14. 如申請專利範圍第11項所述的系統模組，更包括：第一積體電路(IC)及第二積體電路，附著至所述印刷電路板的所述上表面；多個被動元件，附著至所述印刷電路板的所述上表面； 保護材料，囊封所述第一積體電路、所述第二積體電路、所述被動元件及所述半導體封裝；以及導電性電磁干擾(EMI)屏蔽材料，形成於所述保護材料的表面上且連接至嵌於所述印刷電路板中的接地線。
  15. 如申請專利範圍第14項所述的系統模組，其中所述保護材料被所述導電性電磁干擾屏蔽材料分離成第一部分及第二部分，其中所述第一積體電路安置於所述第一部分中，且所述第二積體電路、所述被動元件及所述半導體封裝安置於所述第二部分中，其中所述導電性電磁干擾屏蔽材料在所述第一部分與所述第二部分之間屏蔽電磁干擾。
  16. 如申請專利範圍第14項所述的系統模組，其中所述保護材料被金屬材料分離成第一部分及第二部分，其中所述第一積體電路安置於所述第一部分中，且所述第二積體電路、所述被動元件及所述半導體封裝安置於所述第二部分中，其中所述金屬材料在所述第一部分與所述第二部分之間屏蔽電磁干擾。
  17. 一種行動計算裝置，包括：系統模組；周邊裝置，連接至所述系統模組；以及 電池，連接至所述系統模組，其中所述系統模組包括：印刷電路板(PCB)；第一半導體晶片，嵌於所述印刷電路板中；半導體封裝，經由多個堆疊球而連接至所述印刷電路板；以及第二半導體晶片，在所述印刷電路板與所述半導體封裝之間的空間中安置於所述印刷電路板的表面上，其中所述第一半導體晶片是電源管理積體電路(PMIC)及處理器晶片中的一者，且所述第二半導體晶片是所述電源管理積體電路及所述處理器晶片中的另一者。
  18. 如申請專利範圍第17項所述的行動計算裝置，其中所述系統模組更包括：多個第一焊墊，安置於所述印刷電路板的所述表面上並連接至所述第一半導體晶片，其中所述印刷電路板的所述表面是所述印刷電路板的上表面；以及積體電路(IC)，安裝於所述印刷電路板的所述上表面上，其中所述第一焊墊中的至少兩者是用於在所述第一半導體晶片的測試操作期間將多個測試訊號傳輸至所述第一半導體晶片的測試焊墊，且所述第一焊墊中的某些第一焊墊是將所述積體電路連接至所述印刷電路板的所述上表面的連接焊墊。
  19. 如申請專利範圍第18項所述的行動計算裝置，其中所述系統模組更包括：多個第二焊墊，安置於所述印刷電路板的下表面上，其中所述第二焊墊中的至少一者連接至所述第一半導體晶片，所述第二焊墊中的某些第二焊墊連接至所述周邊裝置，且所述第二焊墊是撓性膜連接器或撓性印刷電路(FPC)連接器。
  20. 如申請專利範圍第17項所述的行動計算裝置，更包括：第一積體電路(IC)及第二積體電路，附著至所述印刷電路板的所述表面，其中所述印刷電路板的所述表面是所述印刷電路板的上表面；多個被動元件，附著至所述印刷電路板的所述上表面；保護材料，囊封所述第一積體電路、所述第二積體電路、所述被動元件、所述第二半導體晶片及所述半導體封裝；以及導電性電磁干擾(EMI)屏蔽材料，形成於所述保護材料的表面上且連接至嵌於所述印刷電路板中的接地線。
TW105126677A 2015-12-23 2016-08-22 系統模組以及包含該模組的行動計算裝置 TWI714622B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150184700A KR102556052B1 (ko) 2015-12-23 2015-12-23 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
KR10-2015-0184700 2015-12-23

Publications (2)

Publication Number Publication Date
TW201724411A TW201724411A (zh) 2017-07-01
TWI714622B true TWI714622B (zh) 2021-01-01

Family

ID=59086301

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105126677A TWI714622B (zh) 2015-12-23 2016-08-22 系統模組以及包含該模組的行動計算裝置

Country Status (4)

Country Link
US (1) US10025354B2 (zh)
KR (1) KR102556052B1 (zh)
CN (1) CN106910722B (zh)
TW (1) TWI714622B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9851506B2 (en) * 2015-06-04 2017-12-26 Elenion Technologies, Llc Back end of line process integrated optical device fabrication
KR102554491B1 (ko) * 2016-01-19 2023-07-12 주식회사 엘엑스세미콘 칩온필름 패키지용 회로 기판
US10910325B2 (en) * 2017-05-29 2021-02-02 Intel Corporation Integrated circuit packages with conductive element having cavities housing electrically connected embedded components
US10453821B2 (en) 2017-08-04 2019-10-22 Samsung Electronics Co., Ltd. Connection system of semiconductor packages
CN109817610A (zh) * 2017-11-21 2019-05-28 环旭电子股份有限公司 半导体封装装置
JP7398117B2 (ja) * 2018-05-03 2023-12-14 デ，ロシェモント，エル．，ピエール 高速／低速電力サーバファームおよびサーバネットワーク
TWI750467B (zh) 2018-05-15 2021-12-21 南韓商三星電子股份有限公司 半導體封裝
US11600607B2 (en) 2019-01-17 2023-03-07 Samsung Electronics Co., Ltd. Semiconductor module including multiple power management semiconductor packages
CN109994462B (zh) * 2019-03-29 2021-09-17 上海天马微电子有限公司 芯片封装结构及其封装方法
US11735538B2 (en) * 2020-02-17 2023-08-22 Wolfspeed, Inc. Semiconductor having a backside wafer cavity for radio frequency (RF) passive device integration and/or improved cooling and process of implementing the same
DE102020206769B3 (de) 2020-05-29 2021-06-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Mikroelektronische anordnung und verfahren zur herstellung derselben
CN112616245B (zh) * 2020-12-14 2022-04-19 海光信息技术股份有限公司 加速处理器加速卡及其制作方法
CN112713126A (zh) 2020-12-30 2021-04-27 成都芯源系统有限公司 多裸片封装结构、芯片及方法
CN112736043B (zh) * 2020-12-30 2022-09-06 成都芯源系统有限公司 多裸片封装模块及方法
US11626359B2 (en) * 2021-04-27 2023-04-11 Qualcomm Incorporated Three-dimensional integrated circuit (3D IC) power distribution network (PDN) capacitor integration

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100059853A1 (en) * 2008-09-05 2010-03-11 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Shielding Layer over Integrated Passive Device Using Conductive Channels
US20110317381A1 (en) * 2010-06-29 2011-12-29 Samsung Electronics Co., Ltd. Embedded chip-on-chip package and package-on-package comprising same
US20150097277A1 (en) * 2013-10-04 2015-04-09 Mediatek Inc. Fan-out semiconductor package with copper pillar bumps

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040233641A1 (en) 2003-05-19 2004-11-25 Mark Moshayedi Processor/memory module with foldable substrate
US8040148B2 (en) * 2005-11-02 2011-10-18 Taiyo Yuden Co., Ltd. System in package with built-in test-facilitating circuit
US10251273B2 (en) 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard
US8896126B2 (en) * 2011-08-23 2014-11-25 Marvell World Trade Ltd. Packaging DRAM and SOC in an IC package
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8716655B2 (en) 2009-07-02 2014-05-06 Tricorntech Corporation Integrated ion separation spectrometer
US8633597B2 (en) * 2010-03-01 2014-01-21 Qualcomm Incorporated Thermal vias in an integrated circuit package with an embedded die
US8891246B2 (en) * 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US9048112B2 (en) * 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
CN102364683A (zh) * 2011-10-21 2012-02-29 华为终端有限公司 封装结构、方法、及电子设备
US20130181359A1 (en) 2012-01-13 2013-07-18 TW Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for Thinner Package on Package Structures
US8890628B2 (en) 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
US20140133105A1 (en) 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
US9437516B2 (en) 2014-01-07 2016-09-06 Infineon Technologies Austria Ag Chip-embedded packages with backside die connection
US9202803B2 (en) * 2014-03-28 2015-12-01 Intel Corporation Laser cavity formation for embedded dies or components in substrate build-up layers
CN106663674B (zh) * 2014-04-30 2019-09-17 英特尔公司 具有模制化合物的集成电路组件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100059853A1 (en) * 2008-09-05 2010-03-11 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Shielding Layer over Integrated Passive Device Using Conductive Channels
US20110317381A1 (en) * 2010-06-29 2011-12-29 Samsung Electronics Co., Ltd. Embedded chip-on-chip package and package-on-package comprising same
US20150097277A1 (en) * 2013-10-04 2015-04-09 Mediatek Inc. Fan-out semiconductor package with copper pillar bumps

Also Published As

Publication number Publication date
CN106910722A (zh) 2017-06-30
US10025354B2 (en) 2018-07-17
TW201724411A (zh) 2017-07-01
KR20170075265A (ko) 2017-07-03
CN106910722B (zh) 2020-10-09
US20170185107A1 (en) 2017-06-29
KR102556052B1 (ko) 2023-07-14

Similar Documents

Publication Publication Date Title
TWI714622B (zh) 系統模組以及包含該模組的行動計算裝置
TWI678777B (zh) 系統封裝及其製造方法與包括該系統封裝的行動裝置
US9583430B2 (en) Package-on-package device
JP6343359B2 (ja) 積層型メモリパッケージ、その製造方法及びｉｃパッケージ基板のピン配列デザイン
TWI497672B (zh) 堆疊器件中之信號傳遞
US8791554B2 (en) Substrates for semiconductor devices including internal shielding structures and semiconductor devices including the substrates
KR102258101B1 (ko) 패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치
US20140124907A1 (en) Semiconductor packages
US11004837B2 (en) Semiconductor device with improved heat dissipation
US20130256847A1 (en) Semiconductor devices including electromagnetic interference shield
US20140124906A1 (en) Semiconductor package and method of manufacturing the same
KR20120001340A (ko) 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
TWI708349B (zh) 電子機器
KR102451167B1 (ko) 반도체 패키지
US8803327B2 (en) Semiconductor package
US20140374900A1 (en) Semiconductor package and method of fabricating the same
KR20190050606A (ko) Pop 반도체 패키지 및 그를 포함하는 전자 시스템
US10629536B2 (en) Through-core via
CN211375603U (zh) 一种基于XC7Z045高性能通用信号处理SiP电路技术装置