CN109994462B - 芯片封装结构及其封装方法 - Google Patents

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Abstract

本发明公开了一种芯片封装结构及其封装方法，包括：多个裸芯片，裸芯片的一侧设置有多个连接柱；包封层，包封层覆盖裸芯片和连接柱，且暴露出连接柱远离裸芯片一侧的表面；重布线层，重布线层位于连接柱远离裸芯片的一侧，且重布线层和连接柱电连接；焊球组，焊球组位于重布线层远离裸芯片的一侧，且焊球组包括多个第一焊球，第一焊球和重布线层电连接；以及至少一个电子元器件，电子元器件设置于包封层靠近焊球组的一侧；沿垂直于裸芯片所在平面的方向上，电子元器件的正投影位于相邻两个裸芯片的正投影之间。相对于现有技术，能够有效提高封装结构的集成度，有利于电子产品的小型化发展。

Description

芯片封装结构及其封装方法
技术领域
本发明涉及封装技术领域，更具体地，涉及一种芯片封装结构及其封装方法。
背景技术
随着集成电路技术的不断发展，电子产品越来越趋向于小型化、智能化以及高可靠性方向发展，这对电子产品中线路的集成度要求也越来越高。目前的封装技术普遍是针对单个芯片的封装，完成封装后的芯片需要装配到PCB板(Printed circuit board，印刷线路板)上，并通过PCB板上的线路连接其他元器件，以实现其功能。但存在以下问题：
1)元器件和封装芯片分别需要装配在PCB板上，装配工艺复杂，而且在元器件尺寸较小的情况下，装配难度大，难以确保其与PCB板上线路连接的可靠性；在元器件尺寸较大的情况下，会占用PCB板上较大的空间，不利于电子产品的进一步小型化；
2)为了通过PCB板上的线路与元器件连接，封装芯片上需要额外设置对应的引脚，使得封装芯片上的引脚数量较多，在封装芯片尺寸较小的情况下，引脚之间的间隙也相对较小，极易因装配工艺精度不高而造成引脚之间短接，影响了封装芯片的正常使用。
发明内容
有鉴于此，本发明提供了一种芯片封装结构及其封装方法，以提高封装结构的集成度，并降低其装配难度。
本发明提供了一种芯片封装结构，包括：多个裸芯片，裸芯片的一侧设置有多个连接柱；包封层，包封层覆盖裸芯片和连接柱，且暴露出连接柱远离裸芯片一侧的表面；重布线层，重布线层位于连接柱远离裸芯片的一侧，且重布线层和连接柱电连接；焊球组，焊球组位于重布线层远离裸芯片的一侧，且焊球组包括多个第一焊球，第一焊球和重布线层电连接；以及至少一个电子元器件，电子元器件设置于包封层靠近焊球组的一侧；沿垂直于裸芯片所在平面的方向上，电子元器件的正投影位于相邻两个裸芯片的正投影之间。
此外，本发明还提供了一种芯片封装结构的封装方法，包括：提供一衬底基板；提供多个裸芯片，并将裸芯片贴附在衬底基板上；其中，裸芯片的一侧设置有多个连接柱；形成包封层，包封层覆盖裸芯片和连接柱；对包封层进行研磨，暴露出连接柱远离裸芯片一侧的表面；形成重布线层和至少一个电子元器件；其中，重布线层位于连接柱远离裸芯片的一侧，且和连接柱电连接；沿垂直于裸芯片所在平面的方向上，电子元器件的正投影位于相邻两个裸芯片的正投影之间；在重布线层远离裸芯片的一侧形成焊球组；其中，焊球组包括多个第一焊球，第一焊球和重布线层电连接。
与现有技术相比，本发明提供的芯片封装结构及其封装方法，至少实现了如下的有益效果：
采用裸芯片和电子元器件集成封装的方式，能够有效提高封装结构的集成度，有利于电子产品的小型化发展。电子元器件位于包封层靠近焊球组的一侧，从而在形成电子元器件时，可以充分利用焊球组和包封层之间的膜层空间；同时，电子元器件沿垂直于裸芯片所在平面方向上的正投影位于相邻两个裸芯片的正投影之间，可以充分利用封装结构中裸芯片之间的间隙空间，从而使得封装结构的空间利用率得到有效提高。此外，多个裸芯片采用扇出型封装方式，裸芯片之间通过重布线层实现引线的逐级放大，有利于提高封装结构装配过程中的对接精度。
当然，实施本发明的任一产品不必特定需要同时达到以上所述的所有技术效果。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1是本发明实施例提供的一种芯片封装结构的平面示意图；
图2是图1中沿A-A方向的一种剖面示意图；
图3是图1中沿A-A方向的另一种剖面示意图；
图4是本发明实施例提供的另一种芯片封装结构的平面示意图；
图5是图4中沿B-B方向的一种剖面示意图；
图6是图1中沿A-A方向的又一种剖面示意图；
图7是本发明实施例提供的又一种芯片封装结构的平面示意图；
图8是图7中沿C-C方向的一种剖面示意图；
图9是本发明实施例提供的又一种芯片封装结构的平面示意图；
图10是图9中沿D-D方向的一种剖面示意图；
图11是图1中沿A-A方向的又一种剖面示意图；
图12是本发明实施例提供的又一种芯片封装结构的平面示意图；
图13是图12中沿E-E方向的一种剖面示意图；
图14是本发明实施例提供的一种芯片封装结构的封装方法流程图；
图15-图20是图14所示的封装方法的一种剖面示意图；
图21是图16中沿M方向的一种平面示意图；
图22-图24是图14所示的封装方法的另一种剖面示意图；
图25是本发明实施例提供的另一种芯片封装结构的封装方法流程图；
图26-图27是图25所示的封装方法的一种剖面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
请结合参考图1和图2所示，本发明提供了一种芯片封装结构，包括：多个裸芯片10，裸芯片10的一侧设置有多个连接柱20；包封层30，包封层30覆盖裸芯片10和连接柱20，且暴露出连接柱20远离裸芯片10一侧的表面；重布线层40，重布线层40位于连接柱20远离裸芯片10的一侧，且重布线层40和连接柱20电连接；焊球组50，焊球组50位于重布线层40远离裸芯片10的一侧，且焊球组50包括多个第一焊球51，第一焊球51和重布线层40电连接；以及至少一个电子元器件60，电子元器件60设置于包封层30靠近焊球组50的一侧；
沿垂直于裸芯片10所在平面的方向上，电子元器件60的正投影位于相邻两个裸芯片10的正投影之间。
本实施例中，裸芯片10可以包括实现所需功能的集成电路，裸芯片10的一侧设置多个连接柱20，从而裸芯片10可以通过连接柱20实现与外部电路之间的信号传输。连接柱20可以采用具有较好导电性的材料制成，比如铜、银、金、镍等等，以减少信号通过连接柱20时的损耗，每个裸芯片10上连接柱20的数量、形状和尺寸均可以根据实际情况设置，本实施例对此并不作具体限制，但为了更易于实现封装，通常可以采用相同形状和尺寸的连接柱20。
裸芯片10的数量和尺寸均可以根据实际情况设置，图1中仅以设置两个裸芯片10为例进行了示意。可以理解的是，为了提高封装结构的集成度，封装结构内裸芯片10数量还可以是三个甚至三个以上。当然，为了实现批量化成产，在进行封装工艺时，完成一次工艺可以得到多个重复排列的封装结构，后续对其进行切割操作以将各封装结构分离即可。在同一个封装结构内，各裸芯片10所具有的功能也可以根据实际情况设置，但本实施例对此并不作具体限制。
通过包封层30将裸芯片10和连接柱20进行覆盖，能够有效防止外部的水氧影响裸芯片10内连接柱20的电学性能，使得封装结构具有较好的密封性。包封层30可以完全覆盖住裸芯片10，比如图2所示，也可以仅覆盖裸芯片10设置连接柱20的一侧，本实施例对此并不作具体限制，可以理解的是，裸芯片10被包封层30覆盖的部分越多，封装结构的密封性可以越好。包封层30的材料可以是EMC(Epoxy Molding Compound，环氧树脂膜塑料)，具体的，EMC是由环氧树脂为基体树脂，以高性能酚醛树脂为固化剂，加入硅微粉等填料以及多种助剂混配而成的粉状模塑料，具有较好的密封性和易塑封性，从而可以对所覆盖的裸芯片10和连接柱20进行塑封保护。
重布线层40位于连接柱20远离裸芯片10的一侧，各连接柱20可以分别通过重布线层40和焊球组50中对应的第一焊球51电连接，也即各连接柱20可以分别通过第一焊球51与外部线路(比如PCB板上的线路)电连接，从而可以采用扇出型封装方式实现了裸芯片10引线的逐级放大，能够有效提高封装结构通过第一焊球51装配至外部线路时的对接精度。
当然，在封装结构中存在至少两个连接柱20电信号相同的情况下，这些连接柱20之间直接通过重布线层40的线路实现连接，该线路可以通过第一焊球51引出，也可以不引出，本实施例对此并不作具体限制，图1中仅以多个连接柱20中存在两个连接柱20电信号相同、且通过重布线层40在封装结构内实现电连接的情况为例进行了示意。
第一焊球51可以由金属材料形成，金属材料包括锡、铅、铜、银、金等金属或其合金。形成第一焊球51的方法可以有多种，比如印刷、植球、电镀、溅射等等，本实施例对此均不作具体限制。
电子元器件60设置于包封层30靠近焊球组50的一侧，由于重布线层40在封装结构中也位于包封层30靠近焊球组50的一侧，从而能够有效提高焊球组50和包封层30之间的膜层空间的利用率，提高封装结构的集成度，且相较于现有技术中将芯片和电子元器件60分别装配至PCB板上，本实施例能够有效减少封装结构在PCB板上所占的空间，适应电子产品的小型化发展趋势。
电子元器件60沿垂直于裸芯片10所在平面方向上的正投影位于相邻两个裸芯片10的正投影之间，从而可以充分利用裸芯片10之间的间隙空间，尤其是在封装多个不同尺寸的裸芯片10时，可以通过合理设置各裸芯片10和电子元器件60之间的位置，以减小封装结构整体的尺寸，进一步提高封装结构的集成度。电子元器件60的数量、型号及其在封装结构中的连接方式均可以根据实际情况设置，本实施例对此并不作具体限制，图1中仅以设置一个电子元器件60为例进行了示意。
需要说明的是，为了更加直观地示意本实施例的技术方案，图1和图2中未示意出其他膜层结构。
本实施例提供的芯片封装结构，至少具有如下的技术效果：
采用裸芯片和电子元器件集成封装的方式，能够有效提高封装结构的集成度，有利于电子产品的小型化发展。电子元器件位于包封层靠近焊球组的一侧，从而在形成电子元器件时，可以充分利用焊球组和包封层之间的膜层空间；同时，电子元器件沿垂直于裸芯片所在平面方向上的正投影位于相邻两个裸芯片的正投影之间，可以充分利用封装结构中裸芯片之间的间隙空间，从而使得封装结构的空间利用率得到有效提高。此外，多个裸芯片采用扇出型封装方式，裸芯片之间通过重布线层实现引线的逐级放大，有利于提高封装结构装配过程中的对接精度。
可选的，请继续结合参考图1和图2所示，重布线层40包括至少一层子布线层41；电子元器件60包括至少一个导电部61，导电部61和子布线层41同层设置。
本实施例中，电子元器件60的导电部61主要用于实现电子元器件60和其他线路之间的电连接，通过将导电部61和子布线层41同层设置，使得两者可以采用相同的方式形成，有利于减少封装工序，提高电子产品的生产效率。此外，电子元器件60中导电部61的数量可以根据实际情况设置，本实施例对此也不作具体限制。
重布线层40的各子布线层41可以根据实际需要采用电镀、化学镀、刻蚀等工艺形成，以适应多种封装要求，本实施例对此也不作具体限制。
可选的，请结合参考图1和图3所示，重布线层40包括两层子布线层41，且其中一层子布线层41和连接柱20电连接，另一层布线层41和焊球组50电连接。此时，通过合理设置两层子布线层41之间的连接关系，也可以实现将连接柱20通过第一焊球51引出的目的。
当电子元器件60中仅设置一个导电部61时，该导电部61可以和两层子布线层41中的任一者同层设置；当电子元器件60中设置两个或两个以上的导电部61时，导电部61可以均和其中一层子布线层41同层设置，也可以有一部分导电部61和其中一层子布线层41同层设置、剩余的导电部61和另一层子布线层41同层设置，但本实施例对此并不作具体限制，图3中仅以电子元器件60中仅设置一个导电部61为例进行了示意。
可选的，请结合参考图4和图5所示，电子元器件60为电感L，且电感L的导电部61为螺旋形状。
本实施例中，导电部61和子布线层41同层设置，由于子布线层41主要用于将裸芯片10引线的逐级放大，为了减小信号在子布线层41上传输导致的损耗，形成子布线层41的材料的电阻率应尽可能地小，此时导电部61的电阻率也就相应地较小。
电感L在电路中是一种重要的无源器件，具有调谐、匹配、滤波等功能。本实施例中，将电感L的导电部61设置为螺旋形状，当导电部61通过电流后，会形成感应磁场，感应磁场又会产生感应电流来抵制通过导电部61的电流，也即电磁感应现象。从而无需另外在PCB板上装配电感器件，有利于增加封装结构的电学功能，适用范围更广。
可选的，请结合参考图1和图6所示，重布线层40包括至少一层子布线层41；电子元器件60包括至少一个导电部61，导电部61和子布线层41异层设置；子布线层41的电阻率为ρ1，导电部61的电阻率为ρ2；其中，ρ1≤ρ2。
本实施例中，重布线层40的形成方式可以参考图2中重布线层40的形成方式，本实施例在此不再赘述。通过将电子元器件60中的导电部61和子布线层41异层设置，使得导电部61可以采用和子布线层41相同或不同的方式形成，比如当子布线层41的电阻率为ρ1和导电部61的电阻率为ρ2相同时，两者的材料可以相同，并且可以采用相同的方式形成；当子布线层41的电阻率为ρ1小于导电部61的电阻率为ρ2时，导电部61应采用电阻率较大的材料制成，此时通过合理设置导电部61的长度、宽度、厚度等参数，可以得到所需阻值的导电部61，从而使封装结构能够适应多种电阻率要求，适用范围更广，但本实施例对此并不作具体限制。
可选的，请结合参考图7和图8所示，电子元器件60为电阻R，且电阻R的导电部61为波浪形状。
由于子布线层41主要用于将裸芯片10引线的逐级放大，为了减小信号在子布线层41上传输导致的损耗，形成子布线层41的材料的电阻率应尽可能地小。本实施例中，由于导电部61和子布线层41异层设置，此时导电部61的电阻率可以设置地较大。
电阻R同在电路中也是一种重要的无源器件，具有限流、分流、分压等功能。本实施例中，将电阻R的导电部61为波浪形状，可以有效减少电阻R在膜层中所占的空间大小，并且在需要设置较大阻值的电阻R时，更易于通过增加导电部61的长度实现。从而无需另外在PCB板上装配电阻器件，有利于增加封装结构的电学功能，适用范围更广。
当然，电阻R的阻值还可以通过合理设置导电部61的电阻率、宽度等调节，本实施例对此并不作具体限制。
在一些可选的实施例中，请结合参考图9和图10所示，焊球组50还包括至少一个第二焊球52；第二焊球52通过导电部61和至少一个连接柱20电连接。
本实施例中，电子元器件60的导电部61可以通过第二焊球52将其至少一个端口引出，该电子元器件60可以是如图4所示的电感L、如图7所示的电阻R，此时电感L、电阻R的两端可以分别和连接柱20、第二焊球52电连接；当然，该电子元器件60也可以是其他器件，本实施例对此并不作具体限制。
由于电子元器件60沿垂直于裸芯片10所在平面方向上的正投影位于相邻两个裸芯片10的正投影之间，也即导电部61和连接柱20之间的间距较大，为了使两者之间具有较好的电连接效果，可以将子布线层41和该连接柱20电连接的部分做拓展处理，当导电部61和子布线层41同层设置时，两者可以一同形成，能够有效降低封装工艺的难度。当然，导电部61和子布线层41之间也可以异层设置且电连接，但本实施例对此并不作具体限制，图10仅以两者同层设置为例进行了示意。
可选的，请结合参考图1和图11所示，焊球组50还包括至少两个第二焊球52；第二焊球52之间间隔设置，且分别和导电部61电连接。
本实施例中，电子元器件60的导电部61可以分别通过第二焊球52将其至少两个端口引出，此时，若线路中不需要使用电子元器件60，可以在PCB板上设置一条短接线，并将短接线的两端分别和两个第二焊球52电连接即可；若线路中需要使用电子元器件60，则将其接入PCB板上相应的线路即可，装配操作简单方便，也使得PCB板上线路的排布更加灵活。
电子元器件60可以是如图4所示的电感L、如图7所示的电阻R，此时电感L、电阻R的两端可以分别和第二焊球52电连接；当然，该电子元器件60也可以是其他器件，本实施例对此并不作具体限制。
导电部61和子布线层41同层设置时，两者可以采用相同的材料一同形成；同时，第二焊球52可以和第一焊球51采用相同的材料一同形成，能够有效降低封装工艺的难度。当然，导电部61和子布线层41之间也可以异层设置且电连接，第一焊球52和第一焊球51也可以采用不同的材料形成，但本实施例对此并不作具体限制，图10仅以两者同层设置为例进行了示意。
可选的，请结合参考图12和图13所示，多个裸芯片10包括至少一个第一裸芯片11和至少一个第二裸芯片12；子布线层41包括第一布线411和第二布线412，第一布线411的一端通过导电部61和第二布线412的一端电连接；第一布线411的另一端和第一裸芯片11上的连接柱20电连接，第二布线412的另一端和第二裸芯片12上的连接柱20电连接；或者，第一布线411的另一端和第二裸芯片12上的连接柱20电连接，第二布线412的另一端和第一裸芯片11上的连接柱20电连接。
本实施例中，电子元器件60的导电部61的至少一个端口可以分别通过第一布线411、第二布线412同时与两个裸芯片10上的连接柱20电连接，也即两个裸芯片10之间可以通过电子元器件60的导电部61实现电连接，该电子元器件60可以是如图4所示的电感L、如图7所示的电阻R，此时电感L、电阻R的两端可以分别和第一布线411、第二布线412电连接；当然，该电子元器件60也可以是其他器件，本实施例对此并不作具体限制。
第一裸芯片11和第二裸芯片12的尺寸和/或功能可以完全相同，也可以不同，并且导电部61和连接柱20之间通过第一布线411还是通过第二布线412电连接可以根据实际需要设置，本实施例对此均不作具体限制。
当导电部61和子布线层41同层设置时，导电部61、第一布线411和第二布线412可以一同形成，并且导电部61可以无需通过焊球引出，既有利于降低封装工艺的难度，又减少了导电部61和PCB板的装配过程。当然，导电部61和第一布线411、第二布线412之间也可以异层设置且电连接，但本实施例对此并不作具体限制，图13仅以三者同层设置为例进行了示意。
此外，本发明还提供了一种芯片封装结构的封装方法，请结合参考图1、图14-图20所示，包括：
步骤101、提供一衬底基板70；
步骤102、提供多个裸芯片10，并将裸芯片10贴附在衬底基板70上；其中，裸芯片10的一侧设置有多个连接柱20；
步骤103、形成包封层30，包封层30覆盖裸芯片10和连接柱20；
步骤104、对包封层30进行研磨，暴露出连接柱20远离裸芯片10一侧的表面；
步骤105、形成重布线层40和至少一个电子元器件60；其中，重布线层40位于连接柱20远离裸芯片10的一侧，且和连接柱20电连接；沿垂直于裸芯片10所在平面的方向上，电子元器件60的正投影位于相邻两个裸芯片10的正投影之间；
步骤106、在重布线层40远离裸芯片10的一侧形成焊球组50；其中，焊球组50包括多个第一焊球51，第一焊球51和重布线层40电连接。
本实施例中，将多个裸芯片10贴附在衬底基板70上时，为了确保各裸芯片10能够在衬底基板70上根据需要精确定位，可以预先在衬底基板70上设置一些对位块或对位标记等等。待将设置有连接柱20的裸芯片10全部贴附完成后，通过包封层30将裸芯片10和连接柱20进行覆盖，此时包封层30可以完全覆盖裸芯片10和连接柱20，若不进行后续封装工艺，包封层30和衬底基板70所形成的包封结构能够有效防止外部的水氧影响裸芯片10和连接柱20的电学性能，也便于储存。
在进行后续封装工艺时，需要对包封层30进行研磨处理，以暴露出连接柱20远离裸芯片10一侧的表面，以增加连接柱20和重布线层40之间的连接强度。当然，研磨处理也可以用刻蚀等处理方式替代，本实施例对此并不作具体限制。
形成重布线层40时，重布线层40可以是单层布线结构，比如图2所示；也可以是多层布线结构，比如图3所示，本实施例对此并不作具体限制，图19和图20仅以形成前者所示的封装结构为例进行了示意。若形成多层布线结构，则除了在形成第二层布线前先形成绝缘层，以及在第二层布线和第一层布线电连接的位置制作过孔外，第二层布线的制作工艺按照第一层布线的制作工艺重复制作即可。
电子元器件60可以和重布线层40同时形成，两者也可以先后形成，但所形成的电子元器件60沿垂直于裸芯片10所在平面方向上的正投影位于相邻两个裸芯片10的正投影之间，从而可以充分利用裸芯片10之间的间隙空间，尤其是在封装多个不同尺寸的裸芯片10时，可以通过合理设置各裸芯片10和电子元器件60之间的位置，以减小封装结构整体的尺寸，进一步提高封装结构的集成度。
衬底基板70的作用主要是对所形成的封装结构起到一定的临时支撑作用，并且该衬底基板70可以为玻璃基板、硅基板中的任一者。衬底基板70为玻璃基板时，玻璃基板通常呈矩形，此时通过将裸芯片10合理排布在玻璃基板上，有利于提高玻璃基板所在空间的利用率。
衬底基板70为晶圆封装所用的硅基板时，硅基板通常呈圆形，此时将多个裸芯片10排布在硅基板上时，硅基板边缘区域的空间为空置状态(也即不设置裸芯片10)。而本实施例中，请结合参考图11和图21所示，电子元器件60可以设置在相邻两个裸芯片10之间，当电子元器件60的至少一个端口需要通过第二焊球52引出时，第二焊球52可以设置在硅基板的边缘区域，一方面，可以有效提高硅基板的空间利用率；另一方面，第二焊球52可以避开第一焊球51设置，在第一焊球51数量较多的情况下，可以使得相邻的第一焊球51之间间隔有足够的距离，以防止装配过程中因焊球间距过小导致短路情况的发生。电子元器件60在硅基板上设置的数量可以根据实际情况设置，本实施例对此并不作具体限制，图21中仅以设置两个电子元器件60、且其中一个电子元器件60仅一个端口通过第二焊球52引出、另一个电子元器件60有两个端口通过第二焊球52引出为例进行了示意。电子元器件60和裸芯片10、焊球组50之间的连接方式可以参考对图9至图13的阐述，本实施例在此不再赘述。当然，该衬底基板70也可以是其他类型的基板，本实施例对此也不作具体限制。
可选的，请继续结合参考图1、图14-图20所示，重布线层40包括至少一层子布线层41；电子元器件60包括至少一个导电部61，导电部61和子布线层41同层设置；
在步骤105形成重布线层40和至少一个电子元器件60时，子布线层41和导电部61均采用电镀工艺或化学镀工艺形成。
本实施例中，在导电部61和子布线层41同层设置的情况下，可以将两者采用相同的工艺形成，有利于减少封装工序，提高电子产品的生产效率。但在进行电镀工艺或化学镀工艺之前，通常需要在子布线层41对应的位置处设置0.01-2μm的金属种子层，具体的：先采用物理气相沉积等工艺沉积所需厚度的金属种子层，然后在金属种子层上涂布光刻胶，通过光刻工艺暴露出预设的子布线层41、导电部61的线路图案，并在暴露出的线路图案上通过电镀或化学镀的方式形成子布线层41和导电部61，最后去除线路图案以外的金属种子层即可。
从而可以通过金属种子层为后续形成的子布线层41和导电部61提供良好的导电层基础，提高电镀工艺或化学镀工艺的效率。金属种子层也可以是单层或多层，且该金属种子层的材料可以是铜、钛、铁、镍及其合金中的任一者，本实施例对此并不作具体限制。
可选的，请结合参考图1、图6、图14、图22-图24所示，重布线层40包括至少一层子布线层41；电子元器件60包括至少一个导电部61，导电部61和子布线层41异层设置；
在步骤105形成重布线层40和至少一个电子元器件60时，子布线层41采用电镀工艺或化学镀工艺形成，导电部61采用刻蚀工艺形成。
本实施例中，由于导电部61和子布线层41异层设置，两者可以采用不同的方式形成。其中，子布线层41采用电镀工艺或化学镀工艺形成，具体可以参考其他实施例中关于电镀工艺或化学镀工艺的描述，本实施例在此不再赘述；导电部61采用刻蚀工艺形成，但在进行刻蚀工艺之前，需要先沉积金属层，再图案化金属层以刻蚀出导电部61，金属层的材料可以根据实际需要选择电阻率较大或较小的材料，从而使封装结构能够适应多种电阻率要求，适用范围更广，但本实施例对此并不作具体限制。
可选的，请继续结合参考图1、图6、图14、图22-图24所示，步骤105形成重布线层40和至少一个电子元器件60包括：
先采用电镀工艺或化学镀工艺形成重布线层40，然后采用刻蚀工艺形成电子元器件60的导电部61。
本实施例中，在采用电镀工艺或化学镀工艺先形成重布线层40的子布线层41时，可以有效减少镀层与连接柱20之间的路径，从而能够有效防止镀层因工艺精度造成的断裂现象，确保了镀层的连续性和有效性，且镀层可以采用电阻率较小的材料制作，以减小信号在子布线层41上传输时的损耗。
之后采用刻蚀工艺形成导电部61时，刻蚀工艺的精度相比其他工艺的精度更高，导电部61的沉积厚度相比于镀层而言可以更厚，此时若需要将导电部61和与之异层的子布线层41电连接，导电部61和子布线层41之间的电连接效果可以满足工艺精度的要求，且导电部61可以采用电阻率较大的材料制作电阻等电子元器件60。
可选的，请结合参考图1、图2、图25-图27所示，在步骤105形成重布线层40和至少一个电子元器件60之后，还包括：
步骤107、将衬底基板70剥离；
步骤108、在包封层30远离重布线层40的一侧形成保护层31，且保护层31覆盖裸芯片10。
本实施例中，在对衬底基板70进行剥离操作时，可以采用化学剥离或激光剥离等方式进行，本实施例对此并不作具体限制。
衬底基板70剥离后，裸芯片10远离连接柱20一侧的表面暴露在空气中，通过覆盖保护层31，使得包封层30和保护层31所形成的包封结构能够有效防止外部的水氧影响裸芯片10的电学性能。此时，保护层31的材料可以和包封层30一样，比如两者均为EMC，当然，保护层31的材料也可以和包封层30不同，本实施例对此并不作具体限制。
可选的，请继续参考图27所示，包封层30和保护层31均采用注塑工艺形成。本实施例中，注塑工艺具有生产速度快、效率高、操作自动化程度高等特点，有利于减少封装周期，提高电子产品的生产效率。但为了降低注塑工艺的成本和操作难度，保护层31的材料最好和包封层30相同。
通过上述实施例可知，本发明提供的芯片封装结构及其封装方法，至少实现了如下的有益效果：
采用裸芯片和电子元器件集成封装的方式，能够有效提高封装结构的集成度，有利于电子产品的小型化发展。电子元器件位于包封层靠近焊球组的一侧，从而在形成电子元器件时，可以充分利用焊球组和包封层之间的膜层空间；同时，电子元器件沿垂直于裸芯片所在平面方向上的正投影位于相邻两个裸芯片的正投影之间，可以充分利用封装结构中裸芯片之间的间隙空间，从而使得封装结构的空间利用率得到有效提高。此外，多个裸芯片采用扇出型封装方式，裸芯片之间通过重布线层实现引线的逐级放大，有利于提高封装结构装配过程中的对接精度。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (13)

1.一种芯片封装结构，其特征在于，包括：
多个裸芯片，所述裸芯片的一侧设置有多个连接柱；
包封层，所述包封层覆盖所述裸芯片和所述连接柱，且暴露出所述连接柱远离所述裸芯片一侧的表面；
重布线层，所述重布线层位于所述连接柱远离所述裸芯片的一侧，且所述重布线层和所述连接柱电连接；
焊球组，所述焊球组位于所述重布线层远离所述裸芯片的一侧，且所述焊球组包括多个第一焊球，所述第一焊球和所述重布线层电连接；
以及至少一个电子元器件，所述电子元器件设置于所述包封层靠近所述焊球组的一侧；所述电子元器件包括至少一个导电部，所述焊球组还包括至少两个第二焊球；所述第二焊球之间间隔设置，且分别和所述导电部电连接；
沿垂直于所述裸芯片所在平面的方向上，所述电子元器件的正投影位于相邻两个所述裸芯片的正投影之间；
所述重布线层包括至少一层子布线层；
所述子布线层的电阻率为ρ1，所述导电部的电阻率为ρ2；其中，ρ1≤ρ2。
2.根据权利要求1所述的芯片封装结构，其特征在于，
所述导电部和所述子布线层同层设置。
3.根据权利要求1所述的芯片封装结构，其特征在于，
所述电子元器件为电感，且所述电感的所述导电部为螺旋形状。
4.根据权利要求1所述的芯片封装结构，其特征在于，
所述导电部和所述子布线层异层设置。
5.根据权利要求4所述的芯片封装结构，其特征在于，
所述电子元器件为电阻，且所述电阻的所述导电部为波浪形状。
6.根据权利要求1所述的芯片封装结构，其特征在于，
所述焊球组还包括至少一个所述第二焊球；
所述第二焊球通过所述导电部和至少一个所述连接柱电连接。
7.根据权利要求2所述的芯片封装结构，其特征在于，
所述多个裸芯片包括至少一个第一裸芯片和至少一个第二裸芯片；
所述子布线层包括第一布线和第二布线，所述第一布线的一端通过所述导电部和所述第二布线的一端电连接；
所述第一布线的另一端和所述第一裸芯片上的所述连接柱电连接，所述第二布线的另一端和所述第二裸芯片上的所述连接柱电连接；或者，所述第一布线的另一端和所述第二裸芯片上的所述连接柱电连接，所述第二布线的另一端和所述第一裸芯片上的所述连接柱电连接。
8.一种芯片封装结构的封装方法，其特征在于，包括：
提供一衬底基板；
提供多个裸芯片，并将所述裸芯片贴附在所述衬底基板上；其中，所述裸芯片的一侧设置有多个连接柱；
形成包封层，所述包封层覆盖所述裸芯片和所述连接柱；
对所述包封层进行研磨，暴露出所述连接柱远离所述裸芯片一侧的表面；
形成重布线层和至少一个电子元器件；所述重布线层包括至少一层子布线层；所述电子元器件包括至少一个导电部；所述子布线层的电阻率为ρ1，所述导电部的电阻率为ρ2；其中，ρ1≤ρ2；其中，所述重布线层位于所述连接柱远离所述裸芯片的一侧，且和所述连接柱电连接；沿垂直于所述裸芯片所在平面的方向上，所述电子元器件的正投影位于相邻两个所述裸芯片的正投影之间；
在所述重布线层远离所述裸芯片的一侧形成焊球组；其中，所述焊球组包括多个第一焊球，所述第一焊球和所述重布线层电连接，在衬底基板边缘区域设置第二焊球。
9.根据权利要求8所述的封装方法，其特征在于，
所述形成重布线层和至少一个电子元器件之后，还包括：
将所述衬底基板剥离；
在所述包封层远离所述重布线层的一侧形成保护层，且所述保护层覆盖所述裸芯片。
10.根据权利要求9所述的封装方法，其特征在于，
所述包封层和所述保护层均采用注塑工艺形成。
11.根据权利要求8所述的封装方法，其特征在于，
所述导电部和所述子布线层同层设置；
所述形成重布线层和至少一个电子元器件时，所述子布线层和所述导电部均采用电镀工艺或化学镀工艺形成。
12.根据权利要求8所述的封装方法，其特征在于，
所述导电部和所述子布线层异层设置；
所述形成重布线层和至少一个电子元器件时，所述子布线层采用电镀工艺或化学镀工艺形成，所述导电部采用刻蚀工艺形成。
13.根据权利要求8所述的封装方法，其特征在于，
所述形成重布线层和至少一个电子元器件包括：
先采用电镀工艺或化学镀工艺形成所述重布线层，然后采用刻蚀工艺形成所述电子元器件的所述导电部。
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