KR20090071482A - 반도체 장치 및 그 제조 방법 - Google Patents

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도모하루 후지이
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 장치는 반도체칩 및 반도체칩을 관통하여 형성된 스루 전극(through electrode)을 갖는다. 스루 전극에 접속된 접지층과 상기 스루 전극에 접속된 패치 안테나는, 반도체칩의 제 1 면에 대하여 바대측인 제 2 면 상에 SiO2 또는 SiN으로 형성된 무기 절연층을 통해 형성된다.
반도체 장치, 반도체칩, 스루 전극, 패치 안테나, 무기 절연층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 능동 소자를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
일부 반도체 장치는 능동 소자와 같은 안테나를 포함한다. 이러한 반도체 장치는 보드(board), 보드에 제공되는 CPU 반도체칩, RF 장치 등을 포함하고, 이는 예를 들면 무선 모듈로서 사용된다. 칩 안테나, 안테나 패턴 등은 안네나로서 사용된다.
도 1은 칩 안테나를 포함하는 종래의 반도체 장치의 단면도이다. 도면에 도시된 바와 같이, 반도체 장치(100)는 보드(101), CPU 반도체칩(102), RF 장치(103), 칩 안테나(104), 및 정합 부품(105: matching component)을 갖는다.
보드(101)는 배선 패턴(도시되지 않음)으로 형성된다. CPU 반도체칩(102), RF 장치(103), 칩 안테나(104), 및 정합 부품(105)은 보드(101)에 제공된다. 정합 부품(105)은 보드(101)에 형성된 배선 패턴(도시되지 않음)에 의해서 RF 장치(103)와 칩 안테나(104)에 전기적으로 접속된다.
도 2는 안테나 패턴을 포함하는 종래의 반도체 장치의 단면도이다. 도 1에 도시된 반도체 장치(100)의 부품들과 일치하는 부품들에 대하여는 도 2에서도 동일한 참조 번호가 부여되어 있다.
도 2에 도시된 바와 같이, 반도체 장치(110)는 보드(101), CPU 반도체칩(102), RF 장치(103), 및 안테나 패턴(111)을 갖는다. CPU 반도체칩(102) 및 RF 장치(103)는 보드(101)에 제공된다. 안테나 패턴(111)은 보드(101)에 형성되고, 보드(101)에 제공된 배선 패턴(도시되지 않음)에 의해서 CPU 반도체칩(102) 및 RF 장치(103)에 전기적으로 접속된다. (예를 들면, 특허 참조문헌 1 참조)
최근 진보된 CMOS 기술로 형성한, 하나의 반도체칩의 상에 CPU와 RF 장치가 함께 혼재하고, 이 반도체칩의 배면에 안테나가 형성되어 있는 반도체 장치가 제안되어 있다.
[특허 참조문헌 1] 일본국 특개 2004-22667
그러나, 상술한 반도체 장치(100)는 칩 안테나(104)가 고가이기 때문에 반도체 장치(100)의 제조 비용이 증가하는 문제를 내포하고 있다. 칩 안테나(104)를 사용하기 위해서는, 임피던스 조정용 정합 부품(105)이 제공될 필요가 있고, 따라서 보드(101)의 면적이 넓어지고, 반도체 장치(100)의 비용이 향상되어, 반도체 장치(100)의 소형화가 곤란해지는 것이 문제가 된다.
반도체 장치(110)에서, 안테나 패턴(111)을 형성하기 위해서는, 칩 안테나(104)의 형성 면적보다 큰 면적이 보드(101)에 요구되고, 따라서 보드(101)의 면적이 넓어지게 되고, 반도체 장치(110)의 비용이 향상되고, 반도체 장치(110)의 소형화가 곤란해지는 것이 문제가 된다.
하나의 반도체칩 상에 CPU 및 RF 장치가 혼재하며 이 반도체칩의 배면에 안테나가 형성된 반도체 장치는, 반도체 장치(100 및 110)와 비교하여 크게 소형화될 수 있다. 불가피하게, 안테나와 반도체칩 사이에 절연 재료가 제공될 필요가 있지만, 반도체칩과 안테나 패턴이 종래의 절연 수지를 이용하여 분리되기 때문에, 절연 수지와 임의의 소망하는 안테나 특성이 제공될 수 없어 유전체 손실이 커지는 것이 문제가 된다. 특히, 주파대 안테나(waveband antenna)에 대해서, 유전체 손실이 커지는 것이 문제가 된다.
본 발명의 예시적인 실시예는 반도체 장치가 소형화되는 경우 유전체 손실의 발생을 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
이 목적을 위해, 본 발명의 제 1 면에 따르면, 반도체 장치는,
반도체 소자;
상기 반도체 소자를 관통하여 형성된 스루 전극(through electrode);
소자 형성층이 형성되는 상기 반도체 소자의 주면(main face)에 대하여 반대 측에 형성된 무기물 절연층; 및
상기 스루 전극에 접속되고, 상기 반도체 소자의 주면에 대하여 반대측에 상기 무기물 절연층을 통해 형성되는 패시브층(passive layer)을 포함한다.
본 발명에서, 상기 스루 전극에 접속되는 접지층은 상기 반도체 소자의 주면에 대하여 반대측에 형성될 수 있고, 상기 무기 절연층은 상기 접지층에 형성될 수 있다. 무기 절연층은 SiO2 또는 SiN층을 사용할 수 있다. 패시브층은 패치 안테나(patch antenna), 반전 F 안테나, 및 다이폴 안테나(dipole antenna)로 이루어진 그룹으로부터 선택된 안테나를 사용할 수 있다. 또한, 상기 반도체 소자의 주면에 재배선(re-wiring)이 형성될 수도 있다.
이 목적을 위해, 본 발명의 제 2 면에 따르면, 제공된 반도체 장치의 제조 방법은,
반도체 기판에 스루홀을 형성하는 단계;
상기 스루홀에 스루 전극을 형성하는 단계;
소자 형성층이 형성되는 상기 반도체 기판의 주면에 대하여 반대측에 무기 절연층을 형성하는 단계;
상기 무기 절연층 상에 패시브층을 형성하는 단계; 및
상기 반도체 기판을 절단하여 분리된 반도체 장치를 형성하는 단계를 포함한다.
본 발명에서, 상기 제조 방법은 상기 반도체 기판의 주면에 대하여 반대측에 접지층을 형성하고, 상기 접지층을 덮도록 상기 무기 절연층을 형성하는 단계를 더 포함한다. 상기 무기 절연층은 SiO2 또는 SiN으로 형성될 수도 있다. 상기 제조 방법은 상기 반도체 기판의 주면의 스루 전극에 전기적으로 접속되는 외부 접속 단자를 형성하는 단계를 더 포함할 수도 있다.
본 발명에 따르면, 상기 반도체 장치는 소형화될 수 있다. 상기 접지층 및 상기 패시브층은 수지 절연층에 비하여 유전 손실이 작은 무기 절연층을 통해 형성되기 때문에, 신호 전달의 지연이 억제될 수 있고, 따라서 안테나 특성이 향상될 수 있다.
다른 특징 및 이점은 이하 상세한 설명과 첨부된 도면과 청구범위로부터 명백해질 것이다.
본 발명을 실시하기 위한 가장 바람직한 모드를 첨부된 도면을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 단면도이다. 반도체 장치(10A)는 마더 보드(mother board)와 같은 실장 보드(도시되지 않음)에, 예를 들면 외부 접속 단자(25)를 통해 전기적으로 접속된다. 본 실시예의 설명에서는, 패치 안테나(patch antenna)(33)가 패시브 소자로서 사용되는 경우를 예로 들고 있다.
반도체 장치(10A)는 수동 소자로서 반도체칩(11), 보호막(12), 절연막(14), 솔더 레지스트(22), 스루 전극(15 및 16), 재배선(17A 및 17B), 밀봉 수지(18), 포스트(20 및 21), 확산 방지막(24), 상기 외부 접속 단자(25), 접지층(28), 무기 절연층(30), 및 상기 패치 안테나(33)를 갖는다.
반도체칩(11)은 반도체 기판(35), 소자 형성층(36), 전극 패드(37), 전극 패드(37)를 관통하는 스루홀(39A 및 39B) 등을 갖는다. 반도체 기판(35)은 판 형상이고, 예를 들면 Si 기판, Ga-As 기판을 사용한다.
소자 형성층(36)은 반도체 기판(35)의 주면(35A)(이하, 제 1 면(35A)이라 함) 상에 형성된다. 소자 형성층(36)에는 CPU 회로, RF 회로 등이 형성된다. 절연층, 배선, 비어 등이 상기 회로 상에 형성되고, 다층 상호접속 구조체(도시되지 않음)가 전체로서 형성된다. 도면을 참조하면, 소자 형성층(36)은 도면에서 소자 형성층(36)의 실제 두께보다 두껍게 도시되어 있다.
복수의 전극 패드(37)는 소자 형성층(36)에 형성된다. 전극 패드(37)는 반도체 소자(도시되지 않음)에 전기적으로 접속된다. 예를 들면, Al이 전극 패드(37)의 재료로서 사용될 수 있다.
보호막(12)은 전극 패드(37)가 노출된 채 소자 형성층(36)의 상부를 덮도록 형성된다. 보호막(12)으로서, 예를 들면, 스퍼터링법, 진공 증착법, CVD 법 등에 의해서 형성된 SiO2 막, SiN 막 등이 형성된다.
절연막(14)은 반도체 기판(35) 및 소자 형성층(36)을 덮도록 형성되어, 반도체 기판(35)의 제 2 면(35B) 및 스루홀(39A 및 39B)을 형성한다. 절연막(14)은 스루 전극(15 및 16), 반도체 기판(35) 및 소자 형성층(36)을 절연한다. 절연막(14)으로서, 예를 들면, SiO2 막의 열산화막 등이 사용될 수 있다. 절연막(14)은 열산화에 의해서뿐만 아니라 CVD법, 진공 증착법 등에 의해서도 형성될 수 있다.
스루 전극(15)은 스루부(15A)와 접속부(15B 및 15C)를 가지며, 반도체 소자의 접지선에 전기적으로 접속된다. 스루부(15A)는 반도체 기판(35)에 형성된 스루홀(39A)에 형성된다.
접속부(15B)는 반도체 기판(35)의 제 1 면(35A) 상에 위치된 스루부(15A)의 단부(end part)에 형성되고, 전극 패드(37)에 전기적으로 접속된다. 접속부(15C)는 반도체 기판(35)의 제 2 면(35B) 측에 위치된 스루부(15A)의 단부에 형성되고, 접지층(28)에 전기적으로 접속된다. 따라서, 스루 전극(15) 및 접지층(28)은 접지 전위에 놓이게 된다. 스루 전극(15)의 재료로서 전기적 도전성 금속이 사용될 수 있다. 특히, Cu가 사용될 수 있다.
스루 전극(16)은 스루부(16A)와 접속부(16B 및 16C)를 갖는다. 스루부(16A)는 반도체 기판(35)에 형성된 스루홀(39B)에 마련된다.
접속부(16B)는 반도체 기판(35)의 제 1 면(35A) 측 상에 위치된 스루부(16A)의 단부에 형성되고, 전극 패드(37)에 전기적으로 접속된다. 접속부(16C)는 반도체 기판(35)의 제 2 면(35B) 측 상에 위치된 스루부(16A)의 단부에 형성되고, 패치 안테나(33)에 접속된다. 스루 전극(16)의 재료로서 전기적 도전성 금속이 사용될 수 있다. 특히 Cu가 사용될 수 있다.
따라서, 반도체칩(11)을 관통하는 스루 전극(15 및 16)이 형성되고, 이에 의해서, 반도체 기판(35)의 제 2 면(35B) 측 상에 구조체를 형성하고, 반도체 기판(35)의 제 1 면(35A) 측 상에 형성된 구조체와 제 2 면(35B) 측 상에 형성된 구조체를 전기적으로 접속하는 것이 가능해진다.
재배선(17A)은 절연층(31)을 통하여 보호막(12)과 접속부(15B) 상에 형성된다. 이는 스루 전극(15)과 포스트(20)에 전기적으로 접속된다. 재배선(17A)은 외부 접속 단자(25)와 스루 전극(15)에 전기적으로 접속되는 포스트(20)를 전기적으로 접속하는 배선이다.
재배선(17B)은 절연층(31)을 통해 보호막(12)과 접속부(16B) 상에 형성된다. 이는 스루 전극(16)과 포스트(21)에 전기적으로 접속된다. 재배선(17B)은 외부 접속 단자(25)와 스루 전극(16)에 전기적으로 접속되는 포스트(21)를 전기적으로 접속하는 배선이다.
따라서, 재배선(17A)과 재배선(17B)이 형성되고, 이에 의해서, 반도체 장치(10A)가 마더 보드의 실장 보드(도시되지 않음) 등에 접속되는 경우, 외부 접속 단자(25)의 배열 위치는 실장 보드 상에 형성된 패드의 공간에 대응하도록 조정될 수 있다. 또한, 재배선(17A)과 재배선(17B)은 보호막(12) 상에 직접 형성될 수도 있다.
밀봉 수지(18)는 보호막(12), 재배선(17A) 및 재배선(17B)을 덮도록 형성된다. 밀봉 수지(18)로서, 예를 들면, 밀봉 수지는 에폭시계 수지, 폴리이미드계 수지 등으로 이루어지고, 수지막을 쌓아 올리는 트랜스퍼 성형법(transfer mold method) 등에 의해서 형성된다.
포스트(20)는 스루 전극(15)에 전기적으로 접속되고, 밀봉 수지(18)에 매립된다. 포스트(20)의 상면(top face)은 밀봉 수지(18)로부터 노출되고, 이 노출 위치에 확산 방지막(24)이 형성된다.
포스트(21)는 스루 전극(16)에 전기적으로 접속되고, 밀봉 수지(18)에 매립된다. 포스트(21)의 상면은 밀봉 수지(18)로부터 노출되고, 이 노출 위치에 확산 방지막(24)이 형성된다. 포스트(20, 21)의 재료로서 전기적 도전성 금속이 사용될 수 있고, 예를 들면 Cu가 사용될 수 있다.
솔더 레지스트(22)는 확산 방지막(24)이 노출된 채 밀봉 수지(18)를 덮도록 형성된다. 솔더 레지스트(22)로서, 예를 들면, 에폭시계 수지, 폴리이미드계 수지 등이 사용될 수 있다. 솔더 레지스트(22)가 반드시 형성될 필요는 없다.
확산 방지막(24)은 밀봉 수지(18)로부터 노출된, 포스트(20, 21)의 상면에 형성된다. 이는 포스트(20, 21)에 함유된 Cu가 외부 접속 단자(25)로 확산되는 것을 방지하는 막이다. 확산 방지막(24)으로서, Ni 층과 Au 층이 이 순서로 퇴적된 Ni/Au 퇴적막이 사용될 수 있다.
외부 접속 단자(25)는 확산 방지막(24) 상에 형성된다. 이는 스루 전극(15 및 16) 중 어느 하나에 전기적으로 접속된다. 외부 접속 단자(25)는 마더 보드의 실장 보드 등에 전기적으로 접속하는 단자이다. 예를 들면, 외부 접속 단자(25)로서 솔더볼이 사용될 수 있다.
접지층(28)은 반도체 기판(35)의 제 2 면(35B)을 덮는 절연막(14) 상에 형성되고, 또한 접속부(15C)에 접속된다. 접지층(28)의 형성 영역은 광폭 평탄면(wide flat face)처럼 형성된다. 상술한 바와 같이, 접지층(28)은 스루 전극(15)에 전기적으로 접속되고, 이에 의해서, 접지 전위에 놓이게 된다. 접치층(28)의 재료로서 전기적인 도전성 금속이 사용될 수 있고, 예를 들면 Cu가 사용될 수 있다.
접속부(16C)는 스루 전극(16)과 패치 안테나(33)를 전기적으로 접속하는 접속 전극으로서 기능을 한다. 따라서, 패치 안테나(33)는 반도체칩(11)의 피딩 라인(feeding ling)에 전기적으로 접속된다.
무기 절연층(30)은 절연막(14), 접속부(15C 및 16C) 및 접지층(28)을 덮도록 형성된다. 본 실시예에서, 무기 절연층(30)으로서 유전 손실(tan(δ))이 작은 재료가 선택된다(예를 들면, 0.0001 내지 0.01의 범위). 무기 절연층(30)의 특정 재료로서 SiO2 또는 SiN이 사용될 수 있다. SiO2의 유전 손실(tan(δ))은 약 0.0001이다. 이에 비해, 폴리이미드 등의 수지의 유전 손실(tan(δ))은 약 0.02이다. 본 실시예에 따르면, 종래와 비교하여 유전 손실(tan(δ))이 크게 감소될 수 있다. 무기 절연층(30)은 스퍼터링법, 진공 증착법, CVD 법 등에 의해서 형성될 수 있다.
패치 안테나(33)는 반도체 기판(35)의 제 2 면(35B) 상에 형성되고, 비어부(41)와 안테나부(42)를 갖는다. 비어부(41)는 무기 절연층(30)에 형성된다. 비어부(41)의 일단부는 접속부(16C)를 통해 스루 전극(16)에 접속되고, 그 타단부는 안테나부(42)에 일체로 접속된다. 안테나부(42)는 무기 절연층(30)으로부터 노출된다.
도 4는 반도체 장치(10A)(도 3의 A로부터)의 평면도이다. 도 3 및 도 4에 도시된 바와 같이, 안테나부(42)는 평면판 안테나이고, 무기 절연층(30) 및 비어부(41) 상에 형성된다. 패치 안테나(33)의 재료로서 전기적 도전성 금속이 사용될 수 있고, 예를 들면, Cu가 사용될 수 있다.
따라서, 수동 소자의 패치 안테나(33)는 소자 형성층(36) 및 외부 접속 단자(25)가 형성된 반도체 기판(35)의 제 1 면(35A) 상에 대하여 반대 반도체 기판(35)의 제 2 면(35B) 상에 형성되고, 이에 의해서 반도체 장치(10A)의 크기(평탄면 크기)는 그 영역 방향에서 최소화될 수 있다.
본 실시예에서, 무기 절연층(30)은 접지층(28)과 패치 안테나(33)를 전자기적으로 규정하는 절연층으로서 사용된다. 통상적으로, SiO2 또는 SiN으로 이루어진 무기 절연층(30)은 반도체 장치에 사용되는 에폭시계 및 폴리이미드계 절연 수지에 비하여 유전 손실(tan(δ))이 작다. 따라서, SiO2 또는 SiN으로 이루어진 무기 절연층(30)은 신호 전달의 지연 발생을 억제할 수 있게 하기 때문에, 반도체 장치(10A)가 밀리미터 주파대의 고주파수에 양립할 수 있는 장치이고, 유전 손실의 효과가 감소될 수 있고, 양호한 안테나 특성이 제공될 수 있다.
그런데, 상기 본 실시예에 따른 반도체 장치(10A)의 구성에서는, 패치 안테나(33)는 예와 같이 노출된다. 그러나, 패치 안테나(33)를 덮고 보호하기 위한 절연막(예를 들면, 솔더 레지스트)은 패치 안테나(33)의 표면 상에 형성될 수도 있다. 또한, 본 실시예는 외부 접속 단자(25)가 형성되지 않은 반도체 장치에 적용될 수도 있다.
도 21에 도시된 발명의 제 2 실시예에 따른 반도체 장치(10B)에서와 같이, 외부 접속 단자(25)는 밀봉 수지(18) 또는 포스트(20, 21)를 형성하지 않고 확산 방지막(24)을 통해 재배선(17A) 및 재배선(17B) 상에 직접 형성될 수도 있다. 제 2 실시예에 따른 반도체 장치(10B)는 반도체 장치(10A)와 동일하고, 따라서 도 3에 도시된 구성과 동일 또는 유사한 부품에는 도 21에서와 동일한 참조 번호를 부여하고 재차 설명하지 않는다.
더욱이, 반도체칩(11)의 제 2 면(35B) 상에 형성된 안테나는 패치 안테나(33)에 한정되지 않고, 반전 F 안테나(61)가 도 22의 (a) 및 도 22의 (b)에 도시된 발명의 제 3 실시예에 따른 반도체 장치(10C)에도 마찬가지로 적용될 수 있다. 제 3 실시예에 따른 반도체 장치(10C)에서, 반전 F 안테나(61)는 비어(63)를 통해 스루 전극(16)(접속부(16C))에 접속되고, 비어(64)를 통해 스루 전극(15)(접속부(15C))에 접속된다.
또한, 다이폴 안테나(62)는 도 23의 (a) 및 도 23의 (b)에 도시된 발명의 제 4 실시예에 따른 반도체 장치(10D)에서와 동일한 안테나에 적용될 수 있다. 제 4 실시예에 따른 반도체 장치(10D)는 재배선(70)이 접속부(15C)와 연속하고, 재배선(70)은 접속부(16C)와 연속하여 형성된다. 하나의 다이폴 안테나(62)(도면에서 우측)는 비어(63)와 재배선(70)을 통해 스루 전극(15)(접속부(15C))에 접속되고, 다른 다이폴 안테나(도면에서 좌측)는 비어(63)와 재배선(70)을 통해 스루 전극(16)(접속부(16C))에 접속된다. 패시브층은 안테나에 한정되지 않고, 코일과 같은 다른 전자 부품이 패시브층이 될 수 있다.
다음으로, 본 발명의 제 1 실시예의 반도체 장치의 제조 방법을 설명한다. 도 5 내지 도 20은 제 1 실시예의 반도체 장치의 제조 방법을 나타낸 도면이다.
이하 설명에서, 도 3에 도시된 반도체 장치(10A)의 제조 방법을 예로 든다. 도 3을 참조하여 상기한 부품에 대응하는 부품은 도 5 내지 도 20에서 동일한 참조 번호를 부여하고 재차 설명을 하지 않는다.
도 5는 반도체 장치(10A)의 기재로서 반도체 장치(11A)의 일예를 나타낸 도면이다. 도 5에서, D는 반도체 기판(11A)이 다이싱 블레이드(dicing blade)로 절단하는 경우 절단 위치를 나타낸다(절단 위치 D). 각 반도체 장치(10A)는 절단 위치 D에 의해서 둘러싸인 반도체 장치 형성 영역 B에 제조된다.
반도체 장치(10A)를 제조하기 위해서, 소자 형성층(36)은 반도체 기판(11A)을 형성하는 기판 본체(35)의 반도체 장치 형성 영역 B에 형성된다. 다음으로, 전극 패드(37)가 소자 형성층(36)에 형성되고, 보호막(12)이 또한 도 6에 도시된 바와 같이 형성된다. 이 때, 보호막(12)은 전극 패드(37)의 형성 위치를 제외하고 소자 형성층(36)의 전체면을 덮도록 형성된다. 보호막(12)의 두께는 전극 패 드(37)의 두께와 동일하다.
전극 패드(37)는 예를 들면 스퍼터링법에 의해서 형성되는 Al(알루미늄)로서 형성되고, 드라이 에칭법에 의해서 패터닝된다. 보호막(12)은 예를 들면 스퍼터링법, 진공 증착법, CVD 법 등에 의해서 형성될 수 있다. 보호막(12)으로서, 예를 들면, SiO2 막, SiN 막 등이 사용될 수 있다. 이하, 전극 패드(37), 소자 형성층(36), 및 기판 본체(35)는 집단적으로 소위 반도체 기판(11A)이라고 한다.
다음으로, 반도체 기판(11A)(기판 본체(35), 소자 형성층(36) 및 전극 패드(37))을 관통하는 스루홀(39A 및 39B)이 도 7에 도시된 바와 같이 형성된다. 스루홀(39A 및 39B)은 예를 들면 레이저 정합법 또는 드라이 에칭을 이용하여 형성될 수 있다.
다음으로, 도 8에 나타낸 바와 같이, 스루홀(39A 및 39B)의 내면(inner face)과 기판 본체(35)의 제 2 면(35B)에 절연막(14)이 형성된다. 절연막(14)으로서, 예를 들면, 열처리에 의해서 형성되는 열산화막(SiO2 막) 또는 CVD법에 의해서 형성된 SiO2 막, SiN 막 등이 이용될 수 있다.
다음으로, CVD 법을 사용하여, Ti 또는 Cu(도시되지 않음)의 시드층(seed layer)이 보호막(12) 및 스루홀(39A 및 39B)의 내부 벽을 포함하는 절연막(14)의 전체면 상에 형성되고, 그 다음 도금 레지스트(13)가 도 9에 도시된 바와 같이 형성된다. 도금 레지스트(13)는 접속부(15B, 15C, 16B 및 16C) 및 접지층(28)의 형상과 마찬가지로 패터닝된다.
다음으로, 상술한 피딩층과 마찬가지로 형성된 Ti 또는 Cu의 시드층에 대하여 전해질 동(銅) 도금이 수행되고, 스루 전극(15)(스루부(15A), 접속부(15B), 접속부(15C)), 스루 전극(16)(스루부(16A), 접속부(16B), 접속부(16C)), 및 접지층(28)이 도 10에 도시된 바와 같이 형성된다. 따라서, 스루 전극(15 및 16) 및 접지층(28)이 동시에 형성된다.
다음으로, 도금 레지스트(13)는 도 11에 도시된 바와 같이 제거된다. 접속부(15B, 15C, 16B, 및 16C) 및 접지층(28)으로부터 노출된 불필요한 시드층이 제거된다.
불필요한 시드층이 제거될 때, SiO2 및 SiN으로 이루어진 무기 절연층(30)이 도 12에 도시된 바와 같이 절연막(14), 접속부(15C 및 16C), 접속부(15C 및 16C) 및 접지층(28) 상에 CVD 법 또는 진공 증착법에 의해서 형성된다. 본 실시예에서, 무기 절연층(30)으로서 유전 손실(tan(δ))이 작은 재료가 선택된다. 반도체 장치에 통상적으로 사용되는 에폭시계 및 폴리이미드계 절연 수지에 비해서 유전 손실(tan(δ))이 작은 SiO2 및 SiN이 무기 절연층(30)의 특정 재료로서 사용된다. 접지층(28) 상의 무기 절연층(30)의 두께는 예를 들면 1 내지 3μm의 두께로서 형성될 수 있고, 특히 바람직하게는 1.5μm로 설정된다.
다음으로, 도 13에 나타낸 바와 같이, 개구(49A)를 갖는 레지스트층(49)이 패치 안테나(33)의 일부를 형성하는 비어부(41)의 형성 위치에 형성된다. 후속하여, 무기 절연층(30)이 레지스트층(49)을 마스크로 하여 에칭되어 무기 절연층(30) 에 홀(30A)이 형성된다. 무기 절연층(30)을 에칭하기 위해서, 예를 들면, 드라이 에칭법이 사용될 수 있다. 대안적인 방법으로서, 레이저 정합법이 사용될 수도 있다. 이 경우에, 레지스트층(49)은 불필요해진다. 무기 절연층(30)에 홀(30A)이 형성되는 경우, 레지스트층(49)이 레지스트 제거액을 사용하여 제거된다.
다음으로, 개구(50A)를 갖는 레지스트층(50)이 도 14에 도시된 바와 같이 홀(30A)이 형성된 무기 절연층(30)의 상면에 형성된다. 개구(50A)는 패치 안테나(33)의 일부를 형성하는 안테나부(42)의 형상에 대응한다. 다음으로, 전기적 도전성 금속이 개구(50A)에 형성되어 일부분에 비어부(41)와 안테나부(42)가 연속적으로 형성된다. 비어부(41)와 안테나부(42)가 형성된 후, 레지스트층(50)은 레지스트 제거액을 사용하여 제거된다.
따라서, 비어부(41)와 안테나부(42)로 이루어진 패치 안테나(33)가 형성된다. 이에 형성된 패치 안테나(33)의 비어부(41)는 스루 전극(16)을 통해 반도체 기판(11A)과 재배선(17B)에 전기적으로 접속된다.
예를 들면, 패치 안테나(33)의 재료의 전기적 도전성 금속으로서 Cu가 사용될 수 있다. 전기적 도전성 금속은 예를 들면 도금법에 의해서 형성될 수 있다. 전해질 도금법을 사용하기 위해서, Cr, Cu 등으로 이루어진 시드층을, 미리 전해질 동 도금 또는 스퍼터링법에 의해서 홀(30A)의 내부면 및 무기 절연층(30)의 상면에 형성하고, 그 다음 레지스트층(50)을 형성하고, 다음으로 전기 도전성 금속을 피딩층으로서 시드층에 침전(precipitate)시킨다. 패치 안테나(33)가 형성된 후에, 불필요한 시트층 및 레지스트층(50)은 제거된다.
다음으로, 도 15에 나타낸 바와 같이, 보호막(12)과 접속부(15B 및 16B) 상에 절연층(13)이 형성되고, 또한 재배선(17A 및 17B)도 형성된다. 폴리이미드, 에폭시 등의 수지는 절연층(31)으로 사용될 수 있다. 절연층(31)은 수지를 도포하거나 또는 수지막을 상설함으로써 형성될 수 있다.
재배선(17A) 및 재배선(17B)을 형성하기 위해서, 먼저, 절연층(31)의 접속부(15B 및 16B)에 대하여 반대측 소정의 위치에, 레이저 정합법 등을 이용하여 비어가 형성된다. 그 다음, 재배선(17A) 및 재배선(17B)이 세미 에디티브 프로세스(semi-additive process)를 사용하여 형성된다. 절연층(31)이 감광수지인 경우 비어는 포토리소그래피 프로세스를 수행하여 형성될 수 있다.
다음으로, Ti 또는 Cu의 시드층(도시되지 않음)이, CVD 법에 의해서 절연층(31), 재배선(17A) 및 재배선(17B)의 상면에 형성되고, 그 다음, 도 16에 도시된 바와 같이, 개구(48A 및 48B)를 갖는 레지스트층(48)이 시드층에 형성된다. 피딩층으로서 시드층에 전해질 동 도금이 수행되고, 포스트(20 및 21)가 개구(48A 및 48B)에 형성된다. 포스트(20 및 21)가 형성되는 경우, 레지스트층(48)이 제거되고, 불필요한 시드층(포스트(20 및 21)로부터 노출된 시드층)도 제거된다.
다음으로, 포스트(20 및 21)의 상부 단면(20A 및 21A)과 대략 동일 평면에 있는 밀봉 수지(18)가, 도 17에 도시된 바와 같이, 재배선(17A) 및 재배선(17B)이 형성된 상면에 형성된다. 밀봉 수지(18)로서, 예를 들면, 에폭시계 수지, 폴리이미드계 수지 등이 사용될 수 있고, 밀봉 수지는 수지막을 쌓아 올리는 트랜스퍼 성형법에 의해서 형성될 수 있다.
다음으로, 개구(22A 및 22B)를 갖는 솔더 레지스트(22)가 밀봉 수지(18)의 상면에 형성된다. 포스트(20)는 개구(22A)에서 노출되고, 포스트(21)는 개구(22B)에서 노출된다. 솔더 레지스트(22)는 예를 들면 에폭시계 수지, 폴리이미드계 수지 등에 의해서 형성된다.
다음으로, 도 18에 도시된 바와 같이, 개구(22A 및 22B)에 노출된 포스트(20 및 21)에 확산 방지막(24)이 형성된다. 확산 방지막(24)은 예를 들면 무전해 도금법에 의해서 Ni 층 및 Au 층 순으로 퇴적함으로써 형성된다.
다음으로, 도 19에 도시된 바와 같이, 외부 접속 단자(25)가 확산 방지막(24) 상에 형성된다. 예를 들면, 외부 접속 단자(25)로서 솔더볼이 사용될 수 있다. 그 다음으로, 도 20에 도시된 바와 같이, 반도체 기판(11A)이 절단 위치 D에서 다이싱 블레이드로 절단되고, 이에 의해서 분리된 반도체 장치(10A)가 형성된다. 따라서, 복수의 반도체 장치(10A)가 한번에 제조된다.
상기 실시예의 반도체 장치의 제조 방법에 따르면, 복수의 반도체 장치 형성 영역 B를 갖는 반도체 기판(11A)에, 소자 형성층(36)이 형성되고, 그 다음 반도체칩(11)에 스루 전극(15 및 16), 패치 안테나(33), 외부 접속 단자(25) 등이 형성되고, 마지막으로, 반도체 기판(11A)이 절단되어 한번에 복수의 반도체 장치(10A)가 제조된다. 따라서, 반도체 장치(10A)의 제조 비용이 절감될 수 있다.
비록 본 발명의 바람직한 실시예에 대해서 상세하게 설명하였지만, 본 발명은 상술한 특정 실시예에 한정되지 않고, 청구된 본 발명의 정신 및 범주로부터 벗어나지 않고 각종 수정 및 변경이 이루어질 수 있는 것으로 이해돼야 한다.
예를 들면, 상기 실시예에서, 반도체 장치에 하나의 안테나만이 형성되어 있지만, 패치 안테나, 반전 F 안테나, 및 다이폴 안테나로 이루어진 그룹으로부터 선택된 복수의 안테나가 반도체 장치에 형성될 수 있다.
또한, 도 24의 (a) 및 도 24의 (b)에 도시된 본 발명의 제 5 실시예에 따른 반도체 장치(10E)에서의 패시브층으로서, 안테나 대신에, 차폐층이 적용될 수도 있다. 접지층(128)은 Cu로 형성되고, 반도체 기판(35)의 제 2 면(35B) 전체에 형성된다. 접지층(128)은 반도체 소자의 접지선에 전기적으로 접속되는 스루 전극(15)의 접속부(15C)에 전기적으로 접속된다. 접지층(128)은 또한 접속부(116B)와 스루부(116A)를 가지며 반도체 소자의 접지선에 전기적으로 접속되는 스루 전극(116)의 접속부(116C)에 전기적으로 접속된다. 차폐층(133)은 Ni로 이루어지고, 무기 절연층(30)을 통해 반도체 기판(35)의 제 2 면(35B) 전체에 형성된다. 차폐층(133)은 GND 단자(105 및 106)를 통해 접지층(128)에 전기적으로 접속된다. 반도체 장치(10E)에 따르면, 접지층(128)이 Cu로 형성되고, 차폐층(133)이 Ni로 형성되기 때문에, 반도체 장치(10E)는, 접지층(128)이 전기장으로부터 차폐되고, 차폐층(133)이 자기장으로부터 차폐되는 차폐 효과를 가질 수 있다.
도 1은 칩 안테나를 포함하는 종래의 반도체 장치의 단면도.
도 2는 안테나 패턴을 포함하는 종래의 반도체 장치의 단면도.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 4는 도 3에 도시된 A로부터의 반도체 장치의 평면도.
도 5는 반도체 기판의 일 실시예를 나타낸 도면.
도 6은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면(No. 1).
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 2).
도 8은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 3).
도 9는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 4).
도 10은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 5).
도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 6).
도 12는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 7).
도 13은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 8).
도 14는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 9).
도 15는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 10).
도 16은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 11).
도 17은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 12).
도 18은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 13).
도 19는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 14).
도 20은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 프로세스를 나타낸 도면((No. 15).
도 21은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
도 22의 (a)는 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도.
도 22의 (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 평면도.
도 23의 (a)는 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도.
도 23의 (b)는 본 발명의 제 4 실시예에 따른 반도체 장치의 평면도.
도 24의 (a)는 본 발명의 제 5 실시예에 따른 반도체 장치의 단면도.
도 24의 (b)는 본 발명의 제 5 실시예에 따른 반도체 장치의 평면도.
*도면의 주요부에 대한 부호의 설명*
10A: 반도체 장치
11: 반도체칩
12 보호막
14: 절연막
15, 16: 스루 전극
17A, 17B: 재배선
18: 밀봉 수지
20, 21: 포스트
22: 솔더 레지스트
24: 확산 방지막
25: 외부 접속 단자
28: 접지층
30: 무기 절연층
33: 패치 안테나
100: 반도체 장치
101: 보드
102: CPU 반도체칩
103: RF 장치
104: 칩 안테나
105: 정합 부품
111: 안테나 패턴

Claims (11)

  1. 반도체 소자;
    상기 반도체 소자를 관통하여 형성된 스루 전극(through electrode);
    소자 형성층이 형성되는 상기 반도체 소자의 주면(main face)에 대하여 반대 측에 형성된 무기물 절연층; 및
    상기 스루 전극에 접속되고, 상기 반도체 소자의 주면에 대하여 반대측에 상기 무기물 절연층을 통해 형성되는 패시브층(passive layer)을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 스루 전극에 접속되고, 상기 반도체 소자의 주면에 대하여 반대측에 형성되는 접지층을 더 포함하고,
    상기 무기 절연층은 상기 접지층에 형성되는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 무기 절연층은 SiO2 또는 SiN인 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 패시브층은 패치 안테나(patch antenna), 반전 F 안테나, 및 다이폴 안테나(dipole antenna)로 이루어진 그룹으로부터 선택된 안테나인 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자의 주면에 형성된 재배선(re-wiring)을 더 포함하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 무기 절연층의 두께는 1 내지 3μm의 범위에 있는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 패시브층은 상기 접지층에 접속되는 반도체 장치.
  8. 반도체 기판에 스루홀을 형성하는 단계;
    상기 스루홀에 스루 전극을 형성하는 단계;
    소자 형성층이 형성되는 상기 반도체 기판의 주면에 대하여 반대측에 무기 절연층을 형성하는 단계;
    상기 무기 절연층 상에 패시브층을 형성하는 단계; 및
    상기 반도체 기판을 절단하여 분리된 반도체 장치를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반도체 기판의 주면에 대하여 반대측에 접지층을 형성하는 단계; 및
    상기 접지층을 덮도록 상기 무기 절연층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 무기 절연층은 SiO2 또는 SiN으로 형성되는 반도체 장치의 제조 방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 반도체 기판의 주면의 스루 전극에 전기적으로 접속되는 외부 접속 단자를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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