CN105529324B - 系统级封装模块及具有系统级封装的移动计算装置 - Google Patents

系统级封装模块及具有系统级封装的移动计算装置 Download PDF

Info

Publication number
CN105529324B
CN105529324B CN201510685913.6A CN201510685913A CN105529324B CN 105529324 B CN105529324 B CN 105529324B CN 201510685913 A CN201510685913 A CN 201510685913A CN 105529324 B CN105529324 B CN 105529324B
Authority
CN
China
Prior art keywords
package
circuit board
chip
printed circuit
pcb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510685913.6A
Other languages
English (en)
Other versions
CN105529324A (zh
Inventor
权兴奎
林庆默
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105529324A publication Critical patent/CN105529324A/zh
Application granted granted Critical
Publication of CN105529324B publication Critical patent/CN105529324B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0215—Grounding of printed circuits by connection to external grounding means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10371—Shields or metal cases
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10545—Related components mounted on both sides of the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Human Computer Interaction (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种系统级封装(SoP)模块及具有该SoP的移动计算装置，所述SoP模块包括：印刷电路板(PCB)，具有第一侧和相对的第二侧；第一IC，附着到第一侧；第二IC，附着到第二侧。PCB还提供用于连接第一IC和第二IC的电通路。第二IC通过其附着到PCB的导体还允许当SoP处于系统级状态时电测试第一IC。

Description

系统级封装模块及具有系统级封装的移动计算装置
本申请要求于2014年10月21日提交的第10-2014-0142509号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本发明构思涉及系统级封装(SoP，system on package)，涉及包括SoP的移动计算装置，并且涉及制造并测试其的方法。
背景技术
在芯片上形成集成电路的技术正在持续地被开发，来满足诸如移动设备的现今的消费性电子产品的需求。一种这样的技术是片上系统(SoC)。SoC是将计算机或类似的电子系统的所有子系统设置为单个裸片上的IC，即，单个芯片包含计算机或类似的电子系统的所有子系统的技术。然而，对于可以由SoC实现的功能和性能，存在某些限制。
因此，已经开发出多芯片模块(MCM)。在MCM中，各种类型的芯片安装在系统板上并且通过板彼此连接。系统封装(SiP，System-in-package)代表MCM的发展或一类MCM，其中，一个或更多个芯片堆叠，以具有3D结构，并且在系统板上被包围或包封。然而，在例如硅晶片的半导体材料上与电路的其他组件一起制造电路的一些电子组件可能是困难的，或者有其他问题。因此，目前正在考虑并开发系统级封装(SoP，system-on-package)。在SoP技术中，可能难以制造或难以与裸片上的IC的其他部件集成的电子组件被制造或安装在系统板上，与芯片(裸露的和/或封装的裸片)分开，并且像SiP中那样通过该板电连接到芯片。
无论如何，应该在使用前测试芯片，特别是SoC。使用电连接到SoC的电子子系统的SoC垫(pad)测试SoC。如果SoC通过测试，则SoC可以附着到SoP的系统板。然而，在SoC已经附着到传统SoP的系统板之后，无法测试或再测试SoC。
发明内容
根据发明构思的系统级封装(SoP)模块的代表性实施例包括：印刷电路板(PCB)，具有第一侧和相对的第二侧；第一集成电路(IC)，附着到第一侧；以及第二IC，附着到相对的第二侧，其中，PCB包括电通路，第一IC和第二IC沿着电通路电连接。
根据发明构思的系统级封装(SoP)的代表性实施例包括：印刷电路板(PCB)；以及离散的有源电子组件和无源电子组件，彼此分开地安装到PCB，并且其中，有源组件中的各个设置在PCB的相对侧上。组件中的每个通过PCB电连接到所述组件中的至少一个另外的组件。PCB具有相对的第一侧和第二侧，并且包括基底和贯穿基底从第一侧延伸到第二侧的导电通路。有源电子组件包括设置在PCB的第一侧上并附着到PCB的第一芯片和设置在PCB的第二侧上并附着到PCB的第二芯片。第一芯片电连接到PCB的导电通路。SoP具有互连件，互连件包括导体，导体在PCB的第二侧设置在PCB的基底上并且电连接到导电通路。第二芯片通过导体附着到PCB，并且通过导体中的至少一些电连接到导电通路，以通过导电通路电连接到第一芯片。因此，可以在第二芯片附着到PCB之前使用导体测试第一芯片。
根据发明构思的用于系统级封装(SoP)的制造方法的代表性实施例包括：提供系统级封装(SoP)的子系统组装件，子系统组装件包括：印刷电路板的基底，印刷电路板具有第一侧和第二侧以及在第一侧和第二侧之间延伸的导电通路；第一芯片，安装在印刷电路板的第一侧上并电连接到导电通路；以及导电体，设置在印刷电路板的第二侧，并且至少一些导电体电连接到导电通路；通过将电测试设备连接到所述至少一些导电体来测试第一芯片；并且随后使用所有导电体将第二芯片附着到印刷电路板。
根据发明构思的代表性实施例涉及移动计算装置，该移动计算装置包括：印刷电路板(PCB)，具有第一侧和相对的第二侧；第一IC，附着到第一侧；和电源管理IC(PMIC)裸片，附着到第二侧和与第一IC相反的一侧，其中，PCB包括连接第一IC和PMIC的电通路。移动计算装置还包括在第二侧上并且电连接到电通路的垫。垫被布置成使得垫不仅可以用作传递用于测试第一IC的测试信号的测试垫，而且还用作将PMIC附着到PCB的连接垫。这些元件构成移动计算装置的系统级封装(SoP)。移动计算装置还可以具有显示器和将显示器操作性地连接到SoP的接口。
附图说明
通过下面结合附图对实施例进行的详细描述，本总体上的发明构思的这些和/或其他方面以及优点将变得更加容易清楚和理解，在附图中：
图1是根据发明构思的系统级封装(SoP)模块的第一代表性实施例的正视图；
图2示意性示出根据发明构思的SoP模块的第一实施例的示例的印刷电路板(PCB)的底侧或第二侧；
图3是根据发明构思的另一代表性实施例SoP模块的正视图；
图4A、图4B和图4C是根据发明构思的SoP模块的又一示例性实施例的示例的正视图；
图5是根据发明构思的SoP模块的再一代表性实施例的正视图；
图6A、图6B和图6C是根据发明构思的SoP模块的再一示例性实施例的示例的正视图；
图7A、图7B和图7C是根据发明构思的SoP模块的再一示例性实施例的示例的正视图；
图8是示出根据本发明构思的形成SoP模块的方法的流程图；以及
图9示出根据发明构思的包括SoP模块的移动计算装置的示意性框图。
具体实施方式
现在在下文中将参照附图更充分地描述本发明构思，附图中示出了本发明的实施例。然而，本发明可以以许多不同形式实施并且不应该解释为受限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并且将本发明的范围充分地传达给本领域的技术人员。在附图中，为了清楚，层和区域的尺寸和相对尺寸可以被夸大。附图本质上也是示意性的。在整个附图中，同样的附图标记表示同样的元件。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接或结合到所述另一元件或可以存在中间的元件。相反，当元件被称为是“直接连接”或“直接结合”到另一元件时，不存在中间的元件。如在这里所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合并且可以缩写为“/”。
将理解的是，尽管在这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应该受到这些术语的限制。这些术语仅用来将一个元件与另一元件区分开。例如，在不脱离本公开的教导的情况下，第一信号可以被称为第二信号，并且，类似地，第二信号可以被称为第一信号。
在这里所使用的术语是仅用于描述具体实施例的目的并且不意图限制本发明。如在这里所使用的，除非上下文另有清楚地指示，否则单数形式“一个”、“一种”、“该”和“所述”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包括”和/或“包含”或其变型时，说明存在陈述的特征、区域、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或更多个其他的特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
除非另有限定，否则在这里所使用的所有术语(包括技术术语和科学术语)具有与本发明所属的领域的普通技术人员所通常理解的含义相同的含义。还将理解的是，术语(诸如在通用字典中所定义的那些术语)应该被理解为具有与在相关领域和/或本申请的环境中它们的含义相一致的含义，并且将不以理想化的或过于形式化的含义来解释，除非在这里清楚地这样定义。在这些方面，例如，术语“IC”将理解为指的是包括基底(裸片)上的电路的任何组件(即，“芯片”)，不管电路和基底(裸片)是否被封装，并且有时(当上下文明确时)可以指的是为纯IC的组件。术语“有源电子组件”将通常理解为指的是具有需要电力来进行操作的组件或组件阵列的任何装置，诸如存储器装置、数据处理装置或微电子仪器(MEM)。因此，术语“有源电子组件”包括IC，不管IC是否包括诸如封装、微机械元件(滤色器、微透镜、例如，在图像传感器的情况下)的附加元件。另一方面，术语“无源电子组件”将指的是不需要能量来源来执行它们的功能的无源元件，诸如电容器、电阻器和电感器，并且在某些地方仅被称为无源元件。
图1和图2示意性示出根据发明构思的系统级封装(SoP)模块的代表性实施例。
参照图1，系统级封装(SoP)模块100A包括印刷电路板(PCB)100a和设置在印刷电路板(PCB)100a上的多个电子组件。SoP模块100A可以是系统级组装件或板级组装件。
PCB 110a可以是主板。PCB 110a具有第一侧112和相对的第二侧114。芯片级的各种电子组件设置在PCB 110a的第一侧112和第二侧114上。组件可以是有源电子组件(例如，包括IC的有源电子组件)和无源电子组件(例如，电阻器、电容器和/或电感器)。IC可以是以裸露IC或封装的IC的形式。IC封装可以是诸如表面安装技术(即，IC封装可以具有芯片载体)、面积阵列封装技术等的任何已知类型的封装。无源电子组件也可以是以封装的芯片的形式。
在图1示出的实施例中，第一IC 120a和存储器封装件130安装在PCB 110a的第一侧112上并且附着到PCB 110a的第一侧112，第二IC 150安装在PCB 110a的第二侧114上并且附着到PCB 110a的第二侧114。
在这个实施例的一个示例中，在进一步构成SoP的其余的有源电子组件和无源电子组件中，仅有源电子组件(例如，包括IC的有源电子组件)还安装到PCB 110a的第二侧114(第二IC 150附着到的PCB 110a的第二侧114)，仅无源电子组件附着到第一侧112(第一IC120a和存储器封装件130附着到的第一侧112)。在这个实施例的另一示例中，在进一步构成SoP的其余的有源电子组件和无源电子组件中，有源电子组件(例如，包括IC的有源电子组件)和无源电子组件(包括例如对第二IC 150的操作做出贡献的无源电子组件)附着到PCB110a的第二侧114(第二IC 150附着到的PCB 110a的第二侧114)，并且无源电子组件附着到PCB 110a的第一侧112(第一IC 120a和存储器封装件130附着到的PCB 110a的第一侧112)。根据这个实施例的又一示例，在进一步构成SoP的其余的有源电子组件和无源电子组件中，有源电子组件(例如，包括IC的有源电子组件)和无源电子组件(包括例如对第二IC 150的操作做出贡献的无源电子组件)附着到PCB 110a的第二侧114(第二IC 150附着到的PCB110a的第二侧114)，并且有源电子组件和无源电子组件也附着到PCB 110a的第一侧112(第一IC 120a和存储器封装件130附着到的第一侧112)。
PCB 110a还包括导电通路，安装在PCB 110a的第一侧112上并附着到PCB 110a的第一侧112的至少一个电子组件与安装在PCB 110a的第二侧114上并附着到PCB 110a的第二侧114的至少一个电子组件沿导电通路电连接。例如，操作电压(电力和/或接地电压)和信号沿导电通路传输。为此，PCB 110a可以包括一个或更多个介电材料(绝缘)层、通过介电材料(绝缘)层彼此分隔开的多个金属(布线)层，以及贯穿介电材料层延伸并将金属(布线)层彼此电连接的导电通孔。每个电通路可以由通孔(即，穿透孔)组成或可以由PCB 110a的至少一个内部金属布线层和多个通孔组成。
注意，在下面的示出一些实施例的附图中，为了清楚可以省略导电通路。
此外，第一IC 120a可以通过第一互连件PD1附着到PCB 110a的第一侧112。第一互连件PD1可以包括导电材料。例如，每个第一互连件PD1可以包括诸如铜的导电材料的导电垫(pad，或称为“焊盘”)或盘(land)、引脚(pin)和焊料凸点(焊料的球或类似物)中的至少一种。在图1中示出的示例中，每个互连件PD1包括焊料凸点和分别连接到焊料凸点的上部和下部的导电垫。然而，互连件PD1不限于由这样的元件形成。在其他示例中，第一IC 120a具有倒装芯片的结构或以倒装芯片的方式另外地安装到第一侧112，并且第一互连件PD1是倒装芯片凸点。即，第一IC 120a可以通过在第一IC 120a的有源表面的倒装芯片凸点在PCB110a的第一侧112直接连接到PCB 110a。
第一IC 120a可以包括微处理器(单核或多核)、图形处理器、信号处理器、网络处理器、芯片组、音频编解码器、应用处理器或片上系统(SoC)，但不限于这样的有源电子组件中的任一种。
第二IC 150可以通过第二互连件PD2附着到PCB 110a的第二侧114。第二互连件PD2可以包括导电材料。例如，每个第二互连件PD2可以包括诸如铜的导电材料的导电垫或盘、引脚(pin)和焊料凸点(焊料的球或类似物)中的至少一种。在图1中示出的示例中，每个互连件PD2包括焊料凸点和分别连接到焊料凸点的上部和下部的导电垫。
将PCB 110a上的第一IC 120a和第二IC 150电连接的PCB 110a的导电通路可以包括第一电通路124b和124c(沿第一电通路124b和124c分别传输不同类型的信号/电压)。具体地讲，第一IC 120a和第二IC 150可以通过第一电通路124b和124c和各自的导体(例如，第一互连件PD1和第二互连件PD2的(焊料)凸点122b、122c、126b和126c)电连接。在下文中，这些导体将指的是凸点，但是可选择地，它们可以是第一互连件PD1和第二互连件PD2的导电垫。
凸点122b和126b电连接到第一电通路124b，并且凸点122c和126c电连接到第一电通路124c。此外，第二互连件PD2的凸点126b、126c可用作在PMIC 150附着到第二互连件PD2之前传递用于测试第一IC 120a的测试信号的测试凸点，也作为将PMIC 150附着到PCB110a的附着凸点。
第二互连件PD2还可以包括第二导体，例如，(焊料)凸点126e或垫，第二导体不连接到用于将第一IC 120a和第二IC 150电连接的PCB 110a的任何电通路。在这种情况下，第二凸点126e(或垫)可以用作将PMIC 150附着到PCB 110a的附着凸点(或垫)。
第二IC 150可以是电源管理IC(PMIC)150；然而，第二IC 150不限于此。此外，PMIC150可以设置在PCB 110a的第二侧114上，在存储器封装件130的宽度W(或占用区域)的投影内。例如，根据设计规范，如平面图中看到的，PMIC 150可以附着到PCB 110a的第二侧114并在存储器封装件130的第一边缘LE和第二边缘RE之间。因此，在这种情况下，PMIC 150被存储器封装件130完全叠置。
SoP模块100A还可以包括在PMIC 150的指定安装区域外附着到PCB 110a的第二侧114(或形成PCB 110a的第二侧114的一部分)的至少一个“测试专用”垫126a和126d。测试专用垫126a和126d分别通过电通路124a和124d以及第一互连件PD1的(焊料)凸点122a和122d电连接到第一IC 120a。当PMIC 150通过第二互连件PD2附着到PCB 110a的第二侧114时，第一IC 120a不能使用第二互连件PD2的凸点(即，凸点126b和126c)(或垫)来被测试。因此，第一IC 120a可以使用至少一个“测试专用”垫126a和126d来被测试。
图2示出在模块还包括至少一个“测试专用”垫126a和126d的情况下，第二互连件PD2的布局的示例(测试和电连接/附着导体包括例如焊料凸点126b、126c，并且附着专用导体包括例如焊料凸点126e)。
存储器封装件130可以通过第三互连件132附着到PCB 110a的第一侧112。存储器封装件130可以在位于第一IC 120a的上面。存储器封装件130可以包括基底(例如，封装件基底141)和一个或更多个IC 143，基底包括上侧和下侧，一个或更多个IC 143设置在基底141的上侧。IC 143可以包括堆叠的存取器IC。在这种情况下，堆叠的存储器IC可以由相同类型的存储器IC组成或可以包括不同类型的存储器IC。
存储器封装件130可以包括易失性存储器和/或非易失性存储器。易失性存储器的示例包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、晶闸管RAM(T-RAM)、零电容器RAM(Z-RAM)和双晶体管RAM(TTRAM)。非易失性存储器的示例包括电可擦除可编程只读存储器(EEPROM)、闪存存储器、磁RAM(MRAM)、自旋转移力矩MRAM(STT-MRAM)、铁电RAM(FRAM)、相变RAM(PRAM)、电阻式RAM(RRAM)、纳米管RRAM、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息照相存储器、分子电子学存储器装置和绝缘体电阻变化存储器。
在这个实施例的示例中，存储器封装件130包括无源电子元件与一些不同类型的存储器IC中的任意一种，例如，DRAM、包括控制器的NAND闪存存储器、NOR闪存存储器、铁电RAM(FRAM)、相变RAM(PRAM)或磁RAM(MRAM)。
图3示意性示出根据发明构思的SoP模块的另一代表性实施例。
在这个实施例中，第一IC 120a通过粘合层121附着到PCB 110a的第一侧112。电连接到第一IC 120a的接合线123a至123d连接到电通路124a至124d。
第一IC 120a、接合线123a至123d和第三互连件132可以被底填材料和/或包封材料保护。
图4A至图4C示意性示出根据本发明构思的SoP模块的其他示例性实施例。在图4A至图4C中示出的示例性实施例中，第一IC 120a以倒装芯片的方式附着到PCB 110b。可选择地，然而，IC 120a可以通过接合线连接到PCB 110b。
参照图4A，除了第一IC 120a和存储器封装件130之外，SoP模块100C的所有IC 161和163附着到PCB 110b的第二侧114。因此，没有无源元件(例如，电阻器、电容器和/或电感器)附着到第二侧114。
IC 161可以通过第四互连件PD3连接到PCB 110b，并且IC 163可以通过第五互连件PD4连接到PCB 110b。无源元件171和173中的每个可以通过垫连接到PCB 110b。
更具体地说，SoP模块100C可以包括：第一IC 120a，通过第一互连件PD1附着到PCB110b的第一侧112；存储器封装件130，通过第三互连件132附着到第一侧112；以及多个无源元件171和173，通过垫附着到第一侧112。无源元件171可以实现为电阻器、电容器和电感器中的一种(例如，电感器L)，无源元件173可以是电阻器、电容器和电感器中的另一种(例如，电容器C)。
电感器L可以连接到低压降(LDO)调节器，并且电容器C可以连接到DC-DC转换器或降压转换器。例如，连接到电阻器的信号线可以是用于终止的信号线。
在图4A中为了便于描述，两个无源元件171和173被示出为附着到第一侧112a并且两个附加的IC 161和163被示出为附着到第二侧114。然而，根据本发明构思的这样的实施例不受附着到PCB 110b的第一侧112a(或设置在PCB 110b的第一侧112a上)的无源元件的数量和/或附着到PCB 110b的第二侧114(或设置在PCB 110b的第二侧114上)的IC的数量的限制。
仍参照图4A，从PMIC 150输出的电力PW1、PW2、PW3、PW4、PW5和PW6可以分别供应到组件120a、143、161、163、171和173。此外，电力输出PW1、PW2、PW3、PW4、PW5和PW6中的每个可以包括相应的操作电压和接地电压。尽管在图4A中仅示出电力输出PW1、PW2、PW3、PW4、PW5和PW6，但是PCB 110b可以包括将第一IC 120a和第二IC 150电连接的导电通路(与通路124a、124b、124c和124d相同或相似)。PCB 110b还可以包括将组件120a、150、161、163、171和173中的每个电连接的导电通路。例如，组件120a、150、161、163、171和173中的每个可以通过PCB 110b的对应的导电通路彼此发送或接收信号。在本发明构思的不同实施例中，导电通路的布局或路线可以以各种方式改变。
参照图4B，第一IC 120a和IC 161可以通过电通路EP5彼此连接，第一IC 120a和IC163可以通过电通路EP6彼此连接，第一IC 120a和无源元件171可以通过电通路EP7彼此连接，第一IC 120a和无源元件173可以通过电通路EP8彼此连接，并且第一IC 120a和存储器封装件130可以通过电通路EP9彼此连接。信号(或数据)可以通过电通路EP5至EP9中的每个传递。此外，电通路EP5至EP9中的每个可以包括一条或更多条信号线。尽管在图4B中示出电通路EP5至EP9以及电通路124a、124b、124c和124d，但是PCB 110b可以包括将组件120a、150、161、163、171和173中的每个电连接的导电通路，并且PCB 110b可以包括将每个电力供应到组件120a、161、163、171和173中的每个的电力线。例如，组件120a、150、161、163、171和173中的每个可以通过PCB 110b的对应的导电通路彼此通信。在本发明构思的不同实施例中，导电通路的布局或路线可以以各种方式改变。
参照图4C，PMIC 150可以包括至少一个器件151或电路151。至少一个器件151可以包括音频编解码器、有线充电器、无线充电器、电池电量计、模拟数字转换器(或全局目的模拟数字转换器(GP ADC))、闪光LED驱动器、背光LED驱动器、RGB LED驱动器、温度补偿晶体振荡器(TCXO)缓冲器、实时时钟(RTC)振荡器、备用电池充电器和/或用户识别模块(SIM)/智能卡电平转换器(smart card level translator)。至少一个器件151可以通过PCB 110b的电通路连接到组件120a、130、161、163、171和173中的每个。尽管PCB 110b的电通路将至少一个器件151与组件120a、130、161、163、171和173中的每个电连接，但PCB 110b可以包括将组件120a、150、161、163、171和173中的每个电连接的导电通路。例如，组件120a、150、161、163、171和173中的每个可以通过PCB 110b的对应的导电通路彼此通信。在本发明构思的不同实施例中，导电通路的布局或路线可以以各种方式改变。
图5示意性示出根据发明构思的SoP模块的再一代表性实施例。
在这个实施例的示出的示例中，IC 150、161和163以及无源元件172-1和172-2附着到PCB 110C的第二侧114，并且第一IC 120a、存储器封装件130以及无源元件171、171-1、173和173-1附着到PCB 110c的第一侧112。无源元件172-1和172-2对于PMIC 150的操作、第一裸片120a的操作或存储器封装件130的操作而言可以是必要的。尽管在图5中仅示出PCB110c的电通路124a、124b、124c和124d，但是PCB 110c可以包括将组件120a、150、161、163、171、171-1、172-1、172-2、173和173-1中的每个电连接的导电通路，并且PCB 110c可以包括将每个电力供应到组件120a、161、163、171、171-1、172-1、172-2、173和173-1中的每个的电力线。例如，组件120a、150、161、163、171、171-1、172-1、172-2、173和173-1中的每个可以通过PCB 110c的对应的导电通路彼此通信。在本发明构思的不同实施例中，导电通路的布局或路线可以以各种方式改变。
图6A示意性示出根据发明构思的SoP模块的再一代表性实施例。
在这个实施例的示出的示例中，IC 150和IC 188以及无源元件185、186和187附着到PCB 110d的第二侧114。第一IC 120a、存储器封装件130、至少一个IC以及无源元件181、182和183附着到PCB 110d的第一侧112。
IC 188可以通过第六互连件PD5附着到PCB 110d，第六互连件PD5的结构与第一互连件PD1的结构相似。
设置在第一侧112上并且操作性地电连接到第一IC 120a和/或PMIC 150的组件181设置在存储器封装件130与最靠近存储器封装件130设置的无源元件182之间。组件181可以包括对于第一裸片120a和/或PMIC 150中的至少一个的操作而言必要的无源元件(例如，电阻器、电容器或电感器)。
设置在第一侧112上并且操作性地电连接到第一IC 120a和/或PMIC 150的组件183设置在存储器封装件130与最靠近存储器封装件的IC之间。组件183可以包括对于第一裸片120a和/或PMIC 150中的至少一个的操作而言必要的无源元件(例如，电阻器、电容器或电感器)。设置在第二侧114上并且操作性地电连接到第一裸片120a和/或PMIC 150的组件185可以设置在PMIC 150与最靠近PMIC 150的无源元件186之间。
设置在第二侧114上并且操作性地连接到第一IC 120a和/或PMIC 150的组件187设置在PMIC 150与最靠近PMIC 150的IC 188之间。组件185和187中的每个可以包括对于第一裸片120a和/或PMIC 150中的至少一个的操作而言必要的无源元件(例如，电阻器、电容器或电感器)。
图6B示意性示出根据发明构思的SoP模块的再一代表性实施例。参照图6B，SoP模块100E包括第一环氧模塑料(EMC)成型件200A。第一EMC成型件200A不仅可以保护附着到第一侧112的第一IC 120a和存储器封装件130，而且可以保护其他组件132、181、182、183和IC。
此外，因为在SoP模块100E中提供第一EMC成型件200A，所以表面安装装置(SMD)上的标记可以保持稳定。这样的标记可以是关于SoP模块100E的制造商的信息、SoP模块100E的产品信息和/或用于图案识别系统(PRS)的对准标记。
为了电磁屏蔽和/或电磁干扰(EMI)屏蔽，第一EMC成型件200A可以涂有屏蔽材料或包括屏蔽材料。例如，第一EMC成型件200A可以涂有铁氧体材料。可以使用物理气相沉积(PVD)、溅射或热喷涂来形成这种涂层。可选择地，成型件200A可以包括铁氧体填料材料。
图6C示意性示出根据发明构思的SOP模块的再一代表性实施例。
参照图6C，SoP模块100E’还包括第二EMC成型件200B。第二EMC成型件200B不仅可以保护附着到第二侧114的第二IC 150，而且可以保护其他组件185至188。
第一EMC成型件200A的结构和功能可以与第二EMC成型件200B的结构和功能相似。除了第二EMC成型件200B，图6C的SoP模块100E’与图6B的SoP模块100E相似。尽管仅有PCB110d的电通路124a、124b、124c和124d在图6A、图6B或图6C中示出，但是PCB 110d可以包括将组件120a、150、181、182、183、185、186、187、188和至少一个IC中的每个电连接的导电通路，并且PCB 110d可以包括将每个电力供应到组件120a、181、182、183、185、186、187、188和至少一个IC中的每个的电力线。例如，组件120a、150、181、182、183、185、186、187、188和至少一个IC中的每个可以通过PCB 110d的对应的导电通路彼此通信。在本发明构思的不同实施例中，导电通路的布局或路线可以以各种方式改变。
图7A示意性示出根据发明构思的SoP模块的再一代表性实施例。
参照图1和图7A，SoP模块100F可以包括填充第一IC 120a与存储器封装件130之间的空间的第一底填材料191。第一底填材料191可以是EMC成型件，但是其不限于此。
如图7A所示，第一底填材料191可以延伸到存储器封装件130的横向上的外部。因此，当从存储器封装件130的顶部观察时，第一底填材料191是可见的。如图7A中所示，PCB110a的第一侧112与第一IC 120a之间的空间可以用第二底填材料192填充。第一底填材料191和第二底填材料192可以是相同的材料或不同的材料。在这个实施例的另一示例中，在SoP模块100F中仅提供第二底填材料192。即，第一底填材料191是可选择的。
图7B示意性示出根据发明构思的SoP模块的再一代表性实施例。
参照图7B，SoP模块100G包括第一金属屏蔽材料210A。第一金属屏蔽材料210A不仅可以保护附着到第一侧112的第一IC 120a和存储器封装件130，而且可以保护其他组件132、181、182、183和IC。即，第一金属屏蔽材料210A不仅可以围绕附着到第一侧112的第一IC 120a和存储器封装件130，而且可以围绕其他组件132、181、182、183和IC。
第一金属屏蔽材料210A可以连接到PCB 110a的接地线GND。例如，第一金属屏蔽材料210A和接地线GND可以通过焊料、非导电膏(NCP)或诸如非导电膜(NCF)的材料彼此连接，但是其不限于由这些材料中的任一种形成。
第一金属屏蔽材料210A可以在SoP模块100G中执行电磁屏蔽功能和/或EMI屏蔽功能。因此，不仅可以改善附着到第一侧112的第一IC 120a和存储器封装件130的电磁屏蔽功能和/或EMI屏蔽，并且可以改善其他组件132、181、182、183和IC的电磁屏蔽功能和/或EMI屏蔽。此外，第一金属屏蔽材料210A可以确保表面安装装置(SMD)上的标记的稳定性。PCB110a的第一侧112和第一金属屏蔽材料210A之间的空间可以保留为空的(即，可以是空气空间)，但是实施例不受这样的限制。
图7C示意性示出根据发明构思的SoP模块的再一代表性实施例。
参照图7C，除了第一金属屏蔽材料210A，SoP模块100G’可以包括第二金属屏蔽材料210B。第二金属屏蔽材料210B不仅可以保护附着到第二侧114的第二IC 150，而且可以保护其他组件185至188。
第一金属屏蔽材料210A的结构和功能与第二金属屏蔽材料210B的结构和功能相似。第二金属屏蔽材料210B可以连接到PCB 110a的接地线GND。例如，第二金属屏蔽材料210B和接地线GND可以通过焊料、非导电膏(NCP)或诸如非导电膜(NCF)的材料彼此连接。PCB 110a的第二侧114和第二金属屏蔽材料210B之间的空间可以保留为空的，即，可以是空气空间。在这个实施例的示出的示例中，第一金属屏蔽材料210A和第二金属屏蔽材料210B共同连接到接地线GND。
除了第二金属屏蔽材料210B，图7C的SoP模块100G’与图7B的SoP模块100G相似。
图8是示出根据本发明构思的形成SoP模块的方法的流程图。
参照图1至图8，将第一IC 120a附着到PCB 110a、110b、110c或110d的第一侧112(S110)。第一IC 120a可以通过第一互连件PD1(例如，倒装芯片凸点)附着到第一侧112(S110)。可选择地，第一IC 120a可以通过粘合层121附着到第一侧112，并且在这种情况下，第一IC 120a可以通过接合线123a至123d连接到PCB 110a的电通路124a至124d。
然后，使用测试装置测试第一IC 120a。此时，使用位于PCB 110a的第二侧114的第二互连件PD2的导体(测试凸点或测试垫)将测试装置电连接到系统级组装件，以测试第一IC 120a(S120)。
测试装置可以是可以产生测试第一IC 120a的测试信号的任何类型的测试装置。例如，测试装置可以是自动测试设备(ATE)。
当完成第一IC 120a的测试后，将PMIC 150通过第二互连件PD2的导体(凸点或垫)附着到PCB 110a、110b、110c或110d(S130)。如上所述，在第二侧114的一些导体可以既用于测试第一IC 120a又用于附着PMIC 150。
图9示出根据发明构思的移动计算装置200。移动计算装置200可以实现为移动电话、智能电话、平板PC、移动互联装置(MID)、可穿戴式计算机、膝上型计算机、物联网(IoT)装置或万物互联(IoE)装置。
参照图1至图9，移动计算装置200包括根据发明构思的SoP模块“100”(例如，100A、100B、100C、100D、100E、100E’、100F、100G或100G’)、显示器210和输入接口220。
显示器210可以是装置200的与输入接口220分开的部件，或者可以以本质上单一部件的形式提供显示器210和输入接口220。例如，当输入接口220是触摸传感器、触摸面板或触摸屏时，显示器210和输入接口220本质上是一个并且是装置200的同一个部件。
如上所述，安装在根据发明构思的系统级封装(SoP)模块的PCB的一侧上的第一IC可以使用在PCB的相对侧的导体来被测试。然后，可使用导体将第二IC附着到PCB。即，SoP模块的第一IC可以在系统级组装件的状态下被测试。
在根据发明构思的SoP模块的特定代表性实施例中，对于第一IC或第二IC的操作而言必要的无源元件位于IC与最靠近IC的其余电子组件之间。因此，无源元件与IC之间的SoP电通路在SoP中是最小的。因此，在性能上改善了包括SoP模块的系统。
此外，在根据发明构思的SoP模块的特定代表性实施例中，第一IC和第二IC跨过PCB彼此相对地设置，使得SoP模块的高度可以是最小的。此外，当第二IC是电源管理IC时，从第二IC输出的操作电压可以通过PCB立即供应到第一IC，这样的SoP模块具有增强的电力特性。
最后，已经在上面详细描述了发明构思的实施例和其示例。然而，可以以许多不同形式实施发明构思并且发明构思不应该解释为限制于上述的实施例。例如，任何示例或实施例的特征可以用其他示例或实施例中的相应但是不同的特征来代替。同样的，任何所公开的示例或实施例的一个或更多个特征可以添加到缺乏此特征的另一个实施例。因此，描述了实施例，使得本公开是彻底的和完整的，并且将发明构思充分传达给本领域的技术人员。因此，发明构思的真实精神和范围不受上述实施例和示例的限制，而是通过权利要求来限制。

Claims (23)

1.一种系统级封装模块，所述系统级封装模块包括：
印刷电路板，具有第一侧和相对的第二侧；
第一集成电路，附着到第一侧；以及
第二集成电路，附着到相对的第二侧，
其中，印刷电路板包括电通路，第一集成电路和第二集成电路沿着电通路电连接，
其中，所述系统级封装模块还包括在印刷电路板的第二侧上并且连接到电通路的垫，垫不仅用作传输用于测试第一集成电路的测试信号的测试垫，而且还用作附着第二集成电路的连接垫。
2.根据权利要求1所述的系统级封装模块，其中，第二集成电路是电源管理集成电路。
3.根据权利要求2所述的系统级封装模块，所述系统级封装模块还包括附着到第一侧并且放在第一集成电路上方的存储器封装件。
4.根据权利要求3所述的系统级封装模块，所述系统级封装模块还包括填充第一集成电路与存储器封装件之间的空间的第一底填材料。
5.根据权利要求4所述的系统级封装模块，所述系统级封装模块还包括填充第一侧与第一集成电路之间的空间的第二底填材料。
6.根据权利要求3所述的系统级封装模块，其中，第一集成电路是微处理器、图形处理器、信号处理器、网络处理器、芯片组、音频编解码器、应用处理器和片上系统中的一种，并且
存储器封装件包括：
动态随机存取存储器、包括控制器的NAND闪存存储器、NOR闪存存储器、铁电RAM、相变RAM和磁RAM中的一种以及至少一个无源元件。
7.根据权利要求3所述的系统级封装模块，所述系统级封装模块还包括填充第一侧与第一集成电路之间的空间的底填材料。
8.根据权利要求3所述的系统级封装模块，其中，存储器封装件包括叠置的存储器集成电路。
9.根据权利要求3所述的系统级封装模块，其中，电源管理集成电路设置在存储器封装件的竖直投影内。
10.根据权利要求3所述的系统级封装模块，所述系统级封装模块还包括保护第一集成电路和存储器封装件的环氧模塑料成型件，
其中，环氧模塑料成型件涂有用于电磁干扰屏蔽的屏蔽材料或包括所述屏蔽材料。
11.根据权利要求3所述的系统级封装模块，其中，印刷电路板具有接地线，所述系统级封装模块还包括连接到印刷电路板的接地线并围绕存储器封装件的金属屏蔽材料，并且
其中，第一侧与金属屏蔽材料之间的空间是空气空间。
12.根据权利要求1所述的系统级封装模块，其中，第一集成电路通过倒装芯片凸点或接合线连接到电通路。
13.根据权利要求2所述的系统级封装模块，其中，电源管理集成电路包括音频编解码器、有线充电器、无线充电器、电池电量计、模拟数字转换器、闪光LED驱动器、背光LED驱动器、RGB LED驱动器、温度补偿晶体振荡器缓冲器、实时时钟振荡器、备用电池充电器和用户识别模块/智能卡电平转换器中的至少一种。
14.一种系统级封装，所述系统级封装包括：
印刷电路板；以及
离散的有源电子组件和无源电子组件，彼此分开地安装到印刷电路板，所述组件中的每个通过印刷电路板电连接到所述组件中的至少一个另外的组件，
其中，印刷电路板具有第一侧和相对的第二侧，并且包括基底和贯穿基底从第一侧延伸到第二侧的导电通路，
有源电子组件包括设置在第一侧上并附着到印刷电路板的第一芯片和设置在印刷电路板的第二侧上并附着到印刷电路板的第二芯片，
第一芯片电连接到印刷电路板的导电通路，
系统级封装具有互连件，互连件包括导体，导体在印刷电路板的第二侧设置在印刷电路板的基底上并且电连接到导电通路，
第二芯片通过导体附着到印刷电路板，并且通过导体中的至少一些电连接到导电通路，以通过导电通路电连接到第一芯片，由此能够在第二芯片附着到印刷电路板之前使用导体测试第一芯片。
15.根据权利要求14所述的系统级封装，其中，互连件的导体中的至少一些与安装到印刷电路板的所有有源电子组件和无源电子组件电隔离，从而仅用于将第二芯片附着到印刷电路板。
16.根据权利要求14所述的系统级封装，所述系统级封装还包括导电垫，导电垫在印刷电路板的第二侧暴露并且电连接到导电通路中的相应的导电通路以电连接到第一芯片，由此能够使用导电垫测试第一芯片。
17.根据权利要求14所述的系统级封装，其中，第一芯片是片上系统。
18.根据权利要求17所述的系统级封装，其中，第二芯片包括电源管理集成电路。
19.根据权利要求14所述的系统级封装，其中，第二芯片包括电源管理集成电路。
20.根据权利要求14所述的系统级封装，其中，无源电子组件中的至少一个包括从由电阻器、电容器和电感器组成的组中选择的无源元件。
21.根据权利要求14所述的系统级封装，其中，有源电子组件包括设置在印刷电路板的第一侧上并且安装到印刷电路板的存储器封装件，存储器封装件在第一芯片上方延伸。
22.一种移动装置，所述移动装置包括根据权利要求19所述的系统级封装、显示器和将系统级封装电连接到显示器的接口。
23.一种制造方法，所述制造方法包括：
提供系统级封装的子系统组装件，所述子系统组装件包括：印刷电路板的基底，印刷电路板具有第一侧和第二侧以及在第一侧和第二侧之间延伸的导电通路；第一芯片，安装在印刷电路板的第一侧上，并电连接到导电通路；以及导电体，设置在印刷电路板的第二侧，并且至少一些导电体电连接到导电通路；
通过将电测试设备连接到所述至少一些导电体来测试第一芯片；并且
随后使用所有导电体将第二芯片附着到印刷电路板。
CN201510685913.6A 2014-10-21 2015-10-21 系统级封装模块及具有系统级封装的移动计算装置 Active CN105529324B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0142509 2014-10-21
KR1020140142509A KR102287396B1 (ko) 2014-10-21 2014-10-21 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치

Publications (2)

Publication Number Publication Date
CN105529324A CN105529324A (zh) 2016-04-27
CN105529324B true CN105529324B (zh) 2019-11-22

Family

ID=55750218

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510685913.6A Active CN105529324B (zh) 2014-10-21 2015-10-21 系统级封装模块及具有系统级封装的移动计算装置

Country Status (4)

Country Link
US (1) US9839127B2 (zh)
KR (1) KR102287396B1 (zh)
CN (1) CN105529324B (zh)
TW (1) TWI678777B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3358313B1 (en) * 2015-09-30 2020-09-23 Hitachi Automotive Systems, Ltd. Resin-molded body and sensor device
US10665579B2 (en) 2016-02-16 2020-05-26 Xilinx, Inc. Chip package assembly with power management integrated circuit and integrated circuit die
KR101994752B1 (ko) * 2016-07-26 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지
WO2018053750A1 (en) * 2016-09-22 2018-03-29 Intel Corporation Integrated circuit package with glass spacer
TWI603456B (zh) * 2016-09-30 2017-10-21 矽品精密工業股份有限公司 電子封裝結構及其製法
US11037042B2 (en) 2016-12-29 2021-06-15 Samsung Electronics Co., Ltd. Semiconductor integrated circuit cards and communication systems including the same
KR20180077727A (ko) 2016-12-29 2018-07-09 삼성전자주식회사 반도체 집적 회로 카드 및 이를 포함하는 통신 시스템
US10607977B2 (en) * 2017-01-20 2020-03-31 Google Llc Integrated DRAM with low-voltage swing I/O
US10453821B2 (en) * 2017-08-04 2019-10-22 Samsung Electronics Co., Ltd. Connection system of semiconductor packages
US10535643B2 (en) 2017-08-04 2020-01-14 Samsung Electronics Co., Ltd. Connection system of semiconductor packages using a printed circuit board
KR101942736B1 (ko) * 2017-08-04 2019-04-17 삼성전기 주식회사 반도체 패키지 연결 시스템
US10510603B2 (en) 2017-08-31 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
US10290678B2 (en) * 2017-09-26 2019-05-14 Globalfoundries Singapore Pte. Ltd. Magnetic shielding package structure for MRAM device and method for producing the same
KR101982056B1 (ko) * 2017-10-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
KR102563424B1 (ko) * 2017-11-02 2023-08-07 주식회사 아모센스 반도체 패키지 및 모바일용 전자기기
EP3841610A4 (en) * 2018-08-28 2022-04-06 Ferric Inc. PROCESSOR MODULE WITH INTEGRATED PACKAGED POWER CONVERTER
US10367415B1 (en) 2018-08-28 2019-07-30 Ferric Inc. Processor module with integrated packaged power converter
US10658331B2 (en) 2018-08-28 2020-05-19 Ferric Inc. Processor module with integrated packaged power converter
US11062923B2 (en) 2018-09-28 2021-07-13 Rohinni, LLC Apparatus to control transfer parameters during transfer of semiconductor devices
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
US11600607B2 (en) 2019-01-17 2023-03-07 Samsung Electronics Co., Ltd. Semiconductor module including multiple power management semiconductor packages
KR20210105212A (ko) * 2020-02-18 2021-08-26 주식회사 아이티엠반도체 배터리 제어 시스템 인 패키지 및 그 제조 방법
CN114067723B (zh) * 2020-07-27 2023-06-20 北京芯海视界三维科技有限公司 发光模组及显示器件
US11372506B1 (en) * 2020-11-24 2022-06-28 Amazon Technologies, Inc. System and method for a system-in-package using EMI shielding for capacitive touch sensing
US11537154B2 (en) 2020-12-09 2022-12-27 Samsung Electronics Co., Ltd. Mobile devices and methods controlling power in mobile devices
US20220293326A1 (en) * 2021-03-12 2022-09-15 Virginia Tech Intellectual Properties, Inc. Multi-phase integrated coupled inductor structure
US20220320016A1 (en) * 2021-04-06 2022-10-06 Qualcomm Incorporated Inkjet printing dedicated test pins
CN113301717A (zh) * 2021-05-21 2021-08-24 维沃移动通信有限公司 电路板结构以及电子设备
US11929673B2 (en) 2021-10-29 2024-03-12 Ferric Inc. Two-stage voltage converters for microprocessors
WO2024020852A1 (en) * 2022-07-27 2024-02-01 Nvidia Corporation Stacked power design in card-based computing device
KR102614429B1 (ko) 2023-06-21 2023-12-14 김호중 재설정 가능한 시스템 프레임워크 및 서버시각 동기부를 포함하는 에지 디바이스용 시스템 온 모듈

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170096A (zh) * 2006-10-27 2008-04-30 胜华科技股份有限公司 电子组件及其基板
CN101459156A (zh) * 2007-12-14 2009-06-17 新光电气工业株式会社 半导体器件
CN101622545A (zh) * 2007-02-22 2010-01-06 泰拉丁公司 可测试性设计微探针

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW447059B (en) 2000-04-28 2001-07-21 Siliconware Precision Industries Co Ltd Multi-chip module integrated circuit package
US6351391B1 (en) * 2000-05-15 2002-02-26 International Business Machines Corporation Signal busses on printed board structures mounting ASIC chips with signal termination resistor devices using planar signal terminating devices
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
KR100640335B1 (ko) 2004-10-28 2006-10-30 삼성전자주식회사 랜드 그리드 어레이 모듈
JP4827556B2 (ja) 2005-03-18 2011-11-30 キヤノン株式会社 積層型半導体パッケージ
JP2006303003A (ja) * 2005-04-18 2006-11-02 Toshiba Corp プリント基板、および情報処理装置
KR100718324B1 (ko) 2005-10-20 2007-05-17 (주) 에프원미디어 블루투스 모듈 인쇄회로기판
JP2007183164A (ja) * 2006-01-06 2007-07-19 Fujitsu Ltd 半導体集積回路装置及びその試験方法
US7763488B2 (en) * 2006-06-05 2010-07-27 Akustica, Inc. Method of fabricating MEMS device
US8063482B2 (en) * 2006-06-30 2011-11-22 Intel Corporation Heat spreader as mechanical reinforcement for ultra-thin die
JP5137179B2 (ja) 2007-03-30 2013-02-06 ルネサスエレクトロニクス株式会社 半導体装置
US20090051019A1 (en) 2007-08-20 2009-02-26 Chih-Feng Huang Multi-chip module package
US20090184416A1 (en) 2008-01-22 2009-07-23 Yinon Degani MCM packages
US10251273B2 (en) * 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard
JP2010212595A (ja) * 2009-03-12 2010-09-24 Murata Mfg Co Ltd パッケージ基板
US8391018B2 (en) 2009-09-28 2013-03-05 Qualcomm Incorporated Semiconductor die-based packaging interconnect
US8294043B2 (en) * 2010-12-07 2012-10-23 Honeywell International Inc. Integrated connector shield ring for shielded enclosures
US8737080B2 (en) 2011-01-14 2014-05-27 Qualcomm Incorporated Modular surface mount package for a system on a chip
US8614508B2 (en) * 2011-09-21 2013-12-24 Stats Chippac Ltd. Integrated circuit system with test pads and method of manufacture thereof
EP2618421A1 (en) * 2012-01-19 2013-07-24 Huawei Technologies Co., Ltd. Surface Mount Microwave System
KR101798571B1 (ko) * 2012-02-16 2017-11-16 삼성전자주식회사 반도체 패키지
US8946566B2 (en) * 2012-10-05 2015-02-03 Apple Inc. Heterogeneous encapsulation
US8796072B2 (en) * 2012-11-15 2014-08-05 Amkor Technology, Inc. Method and system for a semiconductor device package with a die-to-die first bond
US9554468B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
KR20150091886A (ko) * 2014-02-04 2015-08-12 삼성전자주식회사 방열부재를 구비하는 반도체 패키지
US9768090B2 (en) * 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9369272B2 (en) * 2014-03-27 2016-06-14 Qualcomm Incorporated Serial time-division-multiplexed bus with bidirectional synchronization/control word line

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170096A (zh) * 2006-10-27 2008-04-30 胜华科技股份有限公司 电子组件及其基板
CN101622545A (zh) * 2007-02-22 2010-01-06 泰拉丁公司 可测试性设计微探针
CN101459156A (zh) * 2007-12-14 2009-06-17 新光电气工业株式会社 半导体器件

Also Published As

Publication number Publication date
KR20160046521A (ko) 2016-04-29
KR102287396B1 (ko) 2021-08-06
US20160113115A1 (en) 2016-04-21
TWI678777B (zh) 2019-12-01
CN105529324A (zh) 2016-04-27
TW201628148A (zh) 2016-08-01
US9839127B2 (en) 2017-12-05

Similar Documents

Publication Publication Date Title
CN105529324B (zh) 系统级封装模块及具有系统级封装的移动计算装置
CN105428334B (zh) 半导体封装结构
CN107104087A (zh) 半导体封装结构及其形成方法
CN102150258B (zh) 堆叠式装置中的信号传递
CN102867800B (zh) 将功能芯片连接至封装件以形成层叠封装件
CN104584212B (zh) 包括封装衬底中的管芯的堆叠管芯封装
CN104064551B (zh) 一种芯片堆叠封装结构和电子设备
TWI464812B (zh) 具有倒裝晶片之積體電路封裝件系統
US11373957B2 (en) Semiconductor package with layer structures, antenna layer and electronic component
CN107408547A (zh) 扇出型系统级封装件及其形成方法
CN106169466A (zh) 半导体封装组件及其制造方法
CN107978585A (zh) 堆叠式存储器封装件、其制造方法和ic封装基板
CN107527877A (zh) 半导体封装
CN106548999A (zh) 半导体封装结构
CN108054152A (zh) 集成电路封装结构
KR20170027391A (ko) 복수의 칩들이 내장된 반도체 패키지 및 그의 제조방법
CN103295988A (zh) 具有集成插槽的系统级封装
EP3486943A1 (en) Semiconductor package
KR102475280B1 (ko) 반도체 패키지 및 반도체 장치
CN203774293U (zh) 一种集成电路的3d封装结构
CN106057766A (zh) 基板和包括其的半导体封装及包括半导体封装的电子系统
US20170033087A1 (en) Stack semiconductor package structure and method of manufacturing the same
US20230048277A1 (en) Semiconductor package and electronic device including the same
CN217507324U (zh) 半导体封装装置
KR20190130444A (ko) 반도체 패키지 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant