JP2014512691A - 積層された下向き接続ダイを有するマルチチップモジュール - Google Patents

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logic chips
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chip
memory chip
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ベルガセム ハーバ
イリヤス モハメド
ピユシュ サヴァリア
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Tessera LLC
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

超小型電子アセンブリ１０は、第１及び第２表面２１、２２を有する基板２０と、第１表面を覆う少なくとも２つのロジックチップ３０と、上に接点４４を有する前面４５を有するメモリチップ４０であって、メモリチップの前面は各ロジックチップの裏面３６と向かい合う、メモリチップ４０と、を含むことができる。各ロジックチップ３０の信号接点３４と他のロジックチップ３０の信号接点３４とは、ロジックチップ間の信号の伝達のために、基板２０の導電構造体６２により直接電気的に接続され得る。ロジックチップ３０は、プロセスの所与のスレッドの命令のセットを同時に実行するように適合され得る。メモリチップ４０の接点４４は、導電構造体６２を通じてロジックチップ３０のうちの少なくとも１つの信号接点３４に直接電気的に接続され得る。
【選択図】図１

Description

（関連出願の相互参照）
本出願は、２０１１年４月２２日に出願された米国特許出願第１３／０９２，３７６号の出願日の利益を主張する。その開示が本明細書において参照により援用されている。
本発明は、積層超小型電子アセンブリ、及びこのようなアセンブリの製作方法に関するとともに、このようなアセンブリに有用な構成要素に関する。
半導体チップは一般に、個別のあらかじめパッケージ化されたユニットとして提供される。標準的なチップは、チップの内部回路機構に接続された接点を有する大きな前面を持った平坦な矩形本体を有する。通例、個別のチップはそれぞれパッケージ内に実装され、次いでパッケージがプリント回路基板等の回路パネル上に実装され、チップの接点を回路パネルの導体に接続する。多くの従来の設計では、チップそのものの面積よりも相当に大きい回路パネルの面積をチップパッケージが占有してしまう。
本開示において、前面を有する平坦なチップを参照して使用するとき、「チップの面積」とは前面の面積に言及するものと理解されたい。「フリップチップ」設計では、チップの前面が、パッケージ基板、すなわちチップキャリアの外面と向かい合い、チップ上の接点が、はんだボール又はその他の接続要素によってチップキャリアの接点に直接結合される。次いで、チップキャリアが、チップの前面を覆う端子を通じて回路パネルに結合することができる。「フリップチップ」設計は、比較的コンパクトな構成を提供し、各チップは、例えば、本願と同一譲受人に譲渡された米国特許第５，１４８，２６５号（特許文献１）、同第５，１４８，２６６号（特許文献２）、及び同第５，６７９，９７７号（特許文献３）の一部の実施形態において開示されているもの等の、チップの前面の面積に等しいか又はそれよりも少し大きい回路パネルの面積を占有する。同文献の開示が本明細書において参照により援用されている。
一部の革新的な実装技法は、従来のフリップチップボンディングのコンパクト性に迫るか、又はそれに等しいコンパクト性を提供する。チップそのものの面積に等しいか又はそれよりも少し大きい回路パネルの面積内に単一のチップを収容することができるパッケージは一般に、「チップサイズパッケージ」と呼ばれる。
超小型電子アセンブリによって占有される回路パネルの平面面積を最小限に抑えることに加えて、回路パネルの平面に垂直な、低い全体高さ又は寸法を呈するチップパッケージを作り出すことも望ましい。このような薄い超小型電子パッケージは、内部にパッケージが実装された回路パネルを、隣接する構造体にごく近接して配置することを可能にし、かくして、回路パネルを組み込んだ製品の全体サイズを作り出す。
単一のパッケージ又はモジュール内に複数のロジック及び／又はメモリチップを設けるための種々の提案が行われている。従来の「マルチチップモジュール」では、全てのロジック及び／又はメモリチップが単一のパッケージ基板上に並んで実装され、次にそのパッケージを回路パネルに実装することができる。このアプローチは、チップによって占有される回路パネルの総面積のごくわずかな削減しかもたらさない。総面積はモジュール内の個別のチップの合計表面積よりもなお大きい。
複数のチップを「積層」構成、すなわち、複数のチップ同士を積み重ねて配する構成でパッケージ化することも提案されている。積層構成では、数個のチップを、チップの合計面積よりも小さい回路パネルの面積内に実装することができる。いくつかの積層チップ構成が、例えば、上述の米国特許第５，６７９，９７７号（特許文献３）、同第５，１４８，２６５号（特許文献１）、及び同第５，３４７，１５９（特許文献４）号の一部の実施形態において開示されている。同文献の開示は本明細書において参照により援用される。同様に、本明細書において参照により援用される米国特許第４，９４１，０３３号（特許文献５）は、チップが積み重ねられ、チップに付随するいわゆる「配線膜」上の導体によって互いに相互接続される構成を開示している。
米国特許第５，１４８，２６５号明細書 米国特許第５，１４８，２６６号明細書 米国特許第５，６７９，９７７号明細書 米国特許第５，３４７，１５９号明細書 米国特許第４，９４１，０３３号明細書
マルチチップパッケージにおいて達成されている進歩にもかかわらず、このようなパッケージのサイズを最小限に抑え、性能を向上させるために、なおも改善が必要である。本発明のこれらの特質は、以下に記載する通りの超小型電子アセンブリの構造によって達成される。
本発明の一態様によれば、超小型電子アセンブリは、第１表面、及び第１表面から鉛直方向に離れた第２表面を有する配線基板と、基板の第１表面の上方に重なる少なくとも２つのロジックチップと、上に接点を有する前面を有するメモリチップと、を含むことができる。配線基板はその上に導電構造体を有することができる。配線基板は、構成要素との接続のために第２表面に露出した端子を有することができる。各ロジックチップは、配線基板の第１表面と向かい合う、その前面において複数の信号接点を有することができる。各ロジックチップの信号接点と他のロジックチップの信号接点とは、ロジックチップ間の信号の伝達のために、基板の導電構造体により直接電気的に接続され得る。信号はデータ又は命令のうちの少なくとも１つを表すことができる。ロジックチップは、プロセスの所与のスレッドの命令のセットを同時に実行するように適合されてもよい。各ロジックチップは、前面と反対側の裏面を有することができる。メモリチップの前面は少なくとも２つのロジックチップの各々の裏面と向かい合うことができる。メモリチップの接点は、基板の導電構造体により少なくとも２つのロジックチップのうちの少なくとも１つの信号接点に直接電気的に接続され得る。
具体的な実施形態では、超小型電子アセンブリは、鉛直方向に垂直な水平方向において、少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置された中間インターポーザ基板を含むこともできる。中間インターポーザ基板は、その対向する第１及び第２表面の間に、内部を通じて延在する少なくとも１つの導体ビアを有することができる。基板の導電構造体は少なくとも１つの導体ビアを含むことができる。一実施形態では、超小型電子アセンブリは、メモリチップの前面から鉛直方向に延在し、鉛直方向に垂直な水平方向において、少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置された、少なくとも１つのはんだ接続部を含むこともできる。基板の導電構造体は少なくとも１つのはんだ接続部を含むことができる。
例示的な実施形態では、超小型電子アセンブリは、配線基板から鉛直方向に延在し、鉛直方向に垂直な水平方向において、少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置された、少なくとも１つの導体ピラーを含むこともできる。基板の導電構造体は少なくとも１つの導体ピラーを含むことができる。各導体ピラーとメモリチップの前面に露出したそれぞれの導体要素とが、導体塊によって電気的に接続され得る。具体的な実施形態では、超小型電子アセンブリは、メモリチップの前面から鉛直方向に延在し、鉛直方向に垂直な水平方向において、少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置された、少なくとも１つの導体ポストを含むこともできる。基板の導電構造体は少なくとも１つの導体ポストを含むことができる。各導体ポストと第１表面に露出したそれぞれの導体要素とが、導体塊によって電気的に接続され得る。
一実施形態では、超小型電子アセンブリは、配線基板から鉛直方向に延在する少なくとも１つの導体ピラーと、メモリチップの前面から鉛直方向に延在する少なくとも１つの導体ポストと、を含むこともできる。導体ピラー及びポストは各々、鉛直方向に垂直な水平方向において、少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置され得る。基板の導電構造体は導体ピラー及びポストを含むことができる。各導体ピラーとそれぞれの導体ポストとが、導体塊によって電気的に接続され得る。例示的な実施形態では、配線基板は、第１表面の上側に鉛直方向に延在する少なくとも１つの隆起面を含むことができる。少なくとも１つの隆起面は、鉛直方向に垂直な水平方向において、少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置され得る。基板の導電構造体は、少なくとも１つの隆起面の少なくとも１つの導体接点を含むことができる。
具体的な実施形態では、少なくとも１つの隆起面は、配線基板の第１表面を覆う複数の積層誘電体層を含むことができる。一実施形態では、超小型電子アセンブリは、実質的に平坦な主面を有する封止材を含むこともできる。封止材は、鉛直方向に垂直な水平方向において、少なくとも２つのロジックチップの第１及び第２ロジックチップの間に延在することができる。封止材の主面は、第１及び第２ロジックチップの各々の裏面と実質的に同一平面上にあってもよい。例示的な実施形態では、封止材は、主面と、主面と反対側の第２表面との間に、内部を通じて延在する少なくとも１つの導体ビアを有することができる。基板の導電構造体は、少なくとも１つの導体ビアを含むことができる。
本発明の別の態様によれば、超小型電子アセンブリは、第１表面、及び第１表面から鉛直方向に離れた第２表面を有する配線基板と、基板の第１表面の上方に重なる少なくとも２つのロジックチップと、上に接点を有する前面、及び前面と反対側の裏面を有するメモリチップと、を含むことができる。配線基板はその上に導電構造体を有することができる。配線基板は、構成要素との接続のために第２表面に露出した端子を有することができる。ロジックチップは、５００ミクロン以下離間して隣接する平行な縁部を有することができる。各ロジックチップは、配線基板の第１表面と向かい合う、その前面において複数の信号接点を有することができる。各ロジックチップの信号接点と他のロジックチップの信号接点とは、ロジックチップ間の信号の伝達のために、基板の導電構造体により直接電気的に接続され得る。信号はデータ又は命令のうちの少なくとも１つを表すことができる。ロジックチップは、プロセスの所与のスレッドの命令のセットを同時に実行するように適合され得る。各ロジックチップは、前面と反対側の裏面を有することができる。メモリチップの前面は、少なくとも２つのロジックチップのうちの少なくとも１つの裏面と向かい合うことができる。メモリチップの接点と、少なくとも２つのロジックチップのうちの少なくとも１つの信号接点とが、基板の導電構造体により直接電気的に接続され得る。
例示的な実施形態では、超小型電子素子は、メモリチップの前面から配線基板の第１表面まで延在する少なくとも１つのワイヤボンドを含むこともできる。少なくとも１つのワイヤボンドは、鉛直方向に垂直な水平方向において、少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置され得る。基板の導電構造体は少なくとも１つのワイヤボンドを含むことができる。一実施形態では、配線基板は、１０ｐｐｍ／℃未満の実効ＣＴＥを有することができる。具体的な実施形態では、超小型電子素子は、配線基板の第２表面と対向する表面を有する第２基板を含むこともできる。第２基板は、配線基板の端子と電気的に接続された接点を有することができる。第２基板は、１０ｐｐｍ／℃以上の実効ＣＴＥを有することができ、配線基板と対向する表面と反対側の表面上に第２端子を有することができる。
一実施形態では、配線基板は、７ｐｐｍ／℃未満の実効ＣＴＥを有することができる。例示的な実施形態では、少なくとも２つのロジックチップは実質的に同一の構造を有することができる。具体的な実施形態では、基板の導電構造体は、第１表面に実質的に平行な方向に延在する複数の導電トレースを含むことができる。一実施形態では、超小型電子素子は、ロジックチップのうちの少なくとも１つの裏面の上方に少なくとも部分的に重なるヒートスプレッダを含むこともできる。例示的な実施形態では、ヒートスプレッダはメモリチップの上方に少なくとも部分的に重なることができる。具体的な実施形態では、メモリチップは、鉛直方向に垂直な水平方向の第１の幅を有することができ、少なくとも２つのロジックチップの第１及び第２ロジックチップは、水平方向の連結された第２の幅を有することができる。第１の幅の方が第２の幅よりも小さくてよい。
具体的な実施形態では、ヒートスプレッダは、その下面を越えて延在する台座部を含むことができる。台座部は、第１及び第２ロジックチップのうちの少なくとも１つの裏面に接触することができる。一実施形態では、メモリチップはヒートスプレッダの上面の上方に少なくとも部分的に重なることができる。例示的な実施形態では、基板の導電構造体は、ヒートスプレッダ内の開口部を通じて延在するリードを含むことができる。具体的な実施形態では、超小型電子アセンブリは、前述のヒートスプレッダを含む複数のヒートスプレッダを含むこともできる。複数のヒートスプレッダは各々、ロジックチップのうちの少なくとも１つの裏面の上方に少なくとも部分的に重なることができる。基板の導電構造体は、複数のヒートスプレッダのうちの２つの隣接するもの同士の縁部間に延在するリードを含むことができる。
本発明の更なる態様は、本発明の上述の態様による超小型電子構造体、本発明の上述の態様による複合チップ、又はその両方を他の電子デバイスと併せて組み込むシステムを提供する。例えば、システムは単一のハウジング内に配されてよく、ハウジングは携帯型のハウジングであってよい。本発明のこの態様の好ましい実施形態に係るシステムは、同等の従来のシステムよりもコンパクトになり得る。
本発明の更に別の態様によれば、超小型電子アセンブリの製造方法は、配線基板を提供する工程と、少なくとも２つのロジックチップの信号接点を、ロジックチップ間の信号の伝達のために、基板の導電構造体を通じて互いに電気的に接続する工程と、メモリチップの前面に露出した接点を、基板の導電構造体により少なくとも２つのロジックチップのうちの少なくとも１つの信号接点に電気的に接続する工程と、を有することができる。配線基板は、第１表面、第１表面から鉛直方向に離れた第２表面、及び構成要素との接続のために第２表面に露出した端子を有する配線基板と、を有することができる。信号はデータ又は命令のうちの少なくとも１つを表すことができる。ロジックチップは、プロセスの所与のスレッドの命令のセットを同時に実行するように適合され得る。各ロジックチップは、配線基板の第１表面と向かい合う前面を有することができる。メモリチップの前面は少なくとも２つのロジックチップの各々の裏面と向かい合うことができる。
一実施形態では、本方法は、鉛直方向に垂直な水平方向において、少なくとも２つのロジックチップの間に封止材を設ける工程を有することもできる。具体的な実施形態では、メモリチップの前面に露出した接点を電気的に接続する工程は、封止材を貫通してその主面と基板の第１表面との間に鉛直方向に延在する開口部を形成することと、基板の導電構造体の接点と接触し、開口部内に延在する導体ビアを形成することと、メモリチップの接点を導体ビアと電気的に接続することと、を含み得る。基板の導電構造体の接点は開口部内に露出することができる。開口部は、水平方向において、少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置され得る。
例示的な実施形態では、第１及び第２ロジックチップは各々、そのそれぞれの前面と反対側の裏面を有することができる。封止材を設ける工程は、封止材の主面を、主面が第１及び第２ロジックチップの各々の裏面と実質的に同一平面上となるように、平坦化することを含み得る。一実施形態では、平坦化することは、封止材の主面及び第１及び第２ロジックチップの各々の裏面を研磨することによって行なわれ得る。
本発明の一実施形態に係る積層超小型電子アセンブリの概略断面図である。 上向きメモリチップと配線基板との間のワイヤボンド接続部を示す、図１の部分の拡大部分断面図である。 下向きメモリチップと配線基板との間の電気接続部を示す、図１の部分の拡大部分断面図である。 図３Ａの代替実施形態の拡大部分断面図である。 図３Ａの代替実施形態の拡大部分断面図である。 図３Ａの代替実施形態の拡大部分断面図である。 図３Ａの代替実施形態の拡大部分断面図である。 メモリチップとロジックチップとの間に配置されるヒートシンクを有する別の実施形態に係る、積層超小型電子アセンブリの概略断面図である。 下向きメモリチップと配線基板との間の電気接続部を示す図４の部分の拡大部分断面図である。 図５Ａの代替実施形態の拡大部分断面図である。 ロジックチップ間に延在する平坦化封止材を有する、更に別の実施形態に係る積層超小型電子アセンブリの概略断面図である。 下向きメモリチップと配線基板との間の電気接続部を示す、図６の部分の拡大部分断面図である。 図７Ａの代替実施形態の拡大部分断面図である。 図１〜図７Ｂに示されている超小型電子アセンブリに対応し得る、上方から下方を見た平面図である。 第２基板を有する、更に別の実施形態に係る積層超小型電子アセンブリの概略断面図である。 本発明の一実施形態に係るシステムの概略図である。
図１を参照すると、本発明の一実施形態に係る超小型電子アセンブリ１０は、配線基板２０と、基板２０の第１表面２１を覆うロジックチップ３０と、メモリチップ４０であって、各メモリチップはロジックチップのうちの少なくとも１つの裏面３６の上方に少なくとも部分的に重なる、メモリチップ４０と、各メモリチップの表面と重なる少なくとも１つのヒートスプレッダ５０と、を含む。
図１において、第１表面２１に平行な方向は本明細書では「水平」又は「横」方向と称され、それに対して、前面に垂直な方向は本明細書では上又は下方向と称され、本明細書では「鉛直」方向とも称される。本明細書において言及される方向は、言及されている構造体の座標系におけるものである。それ故、これらの方向は、標準又は重力座標系に対して任意の配向で存在してよい。一方の形状部（feature）が、「表面の上側に」別の形状部よりも大きい高さに配されているとの表現は、その一方の形状部が、同じ直交方向において、他方の形状部よりも表面から遠い距離にあることを意味する。逆に、一方の形状部が、「表面の上側に」別の形状部よりも小さい高さに配されているとの表現は、その一方の形状部が、同じ直交方向において、他方の形状部よりも表面から近い距離にあることを意味する。
配線基板２０は、第１表面２１と、第１表面から、第１表面に実質的に垂直な鉛直方向Ｖに離れた第２表面２２との間の厚さＴを有することができる。厚さＴは通例、２００μｍ未満であり、大幅により小さくてもよく、例えば、１３０μｍ、７０μｍ、又は更に小さくてもよい。
配線基板２０は、第２表面２２から中間表面２５まで延在するインターポーザ部２４を有することができる。インターポーザ部２４は、好ましくは、１０×１０−６／℃（又はｐｐｍ／℃）未満の熱膨張係数（「ＣＴＥ」）を有する。具体的な実施形態では、インターポーザ部２４は７×１０−６／℃（又はｐｐｍ／℃）未満のＣＴＥを有することができる。インターポーザ部２４は、好ましくは、半導体、ガラス、又はセラミック等の材料から実質的に成る。
配線基板２０は、インターポーザ部２４の中間表面２５を覆うことができる１層以上の誘電体層６０を有することができる。誘電体層６０は、インターポーザ部２４の中間表面２５から配線基板２０の第１表面２１まで延在することができ、それにより、誘電体層６０の露出面は配線基板の第１表面を構成する。このような誘電体層６０は、配線基板２０の導体要素を互いに及びインターポーザ部２４から電気的に絶縁することができる。誘電体層６０は、無機又は有機誘電体材料あるいはその両方を含むことができる。一例では、誘電体層６０は、電着コンフォーマルコーティング又はその他の誘電体材料、例えば、光像形成可能ポリマー材料、例えば、はんだマスク材料を含むことができる。
本明細書に記載されている実施形態では、誘電体層６０は、インターポーザ部２４に結合されてもよく、インターポーザ部の厚さよりも大幅に小さい厚さを有することができ、それにより、たとえ誘電体層のＣＴＥがインターポーザ部のＣＴＥよりも大幅に高くても、配線基板２０は、インターポーザ部のＣＴＥとほぼ等しい実効ＣＴＥを有することができる。一例では、配線基板２０は１０×１０−６／℃（又はｐｐｍ／℃）未満の実効ＣＴＥを有することができる。具体的な実施例では、配線基板２０は７×１０−６／℃（又はｐｐｍ／℃）未満の実効ＣＴＥを有することができる。
電気接点２３が配線基板２０の第１表面２１に露出している。本開示で使用するとき、導電性要素が構造体の表面「に露出した」との表現は、その導電性要素が、構造体の外から表面に向かう表面に垂直な方向に動く理論点との接触のために使用可能であることを示す。それ故、構造体表面に露出している端子又はその他の導体要素とは、当該表面から突出していてもよく、当該表面と面一であってもよく、又は当該表面に対して引っ込み、構造体内の孔又はくぼみを通して露出していてもよい。
電気端子２６が、回路基板等の別の構成要素との相互接続のために基板２０の第２表面２２に露出している。電気端子２６と別の構成要素とが、導体塊２７によって電気的に接続され得る。
導体塊２７は、比較的低い融点を有する易融金属、例えば、はんだ、錫、又は複数の金属を含む共融混合物を含んでもよい。あるいは、導体塊２７は、濡れ性の金属、例えば、はんだ又は別の易融金属の融点よりも高い融点を有する銅あるいはその他の貴金属又は非貴金属を含んでもよい。こうした濡れ性の金属は、対応する形状部、例えば、回路基板の易融金属形状部であって、超小型電子アセンブリ１０を当該回路基板に外部相互接続するための易融金属形状部と接合され得る。具体的な実施形態では、導体塊２７は、媒質内に分散した導体材料、例えば導体ペースト、例えば金属充填ペースト、はんだ充填ペースト、又は等方性導電接着剤若しくは異方性導電接着剤を含むことができる。
複数の導電トレース６２が、それぞれの誘電体層６０の表面に沿って、基板２０の第１表面２１に沿って、及び／又は隣接する誘電体層間に延在することができる。トレース６２の一部は接点２３のうちの１つ以上に電気的に接続されてよい。配線基板２０のインターポーザ部２４は、トレース６２のうちの１本以上とそれぞれの電気端子２６との間に延在する導体ビア２８を含む。
ロジックチップ３０は第１ロジックチップ３１、第２ロジックチップ３２、及び第３ロジックチップ３３を含む。ロジックチップ３０は各々、配線基板２０の第１表面２１を覆うことができる。各ロジックチップ３０は、配線基板２０の第１表面２１と向かい合う、その前面３５において複数の導体接点３４を有することができ、それにより、各ロジックチップ３０は配線基板の第１表面に関して下向きに配向される。各ロジックチップ３０の接点３４は、ロジックチップの前面３５を覆う誘電体層（不図示）の表面に露出することができる。１層以上のこうした誘電体層は、ロジックチップ３０の「不活性化層」と呼ぶことができる。各ロジックチップ３０は、その前面３５と反対側の裏面３６を有することができる。
具体的な実施形態では、各ロジックチップ３０は、配線基板２０の第１表面２１に露出した接点２３に実装されるフリップチップであってもよい。各ロジックチップ３０の接点３４と接点２３とが、はんだボール、又は導体塊２７を参照して上述した任意の他の材料等の導体塊７０によって電気的に接続され得る。
複数の能動半導体デバイス（例えば、トランジスタ、ダイオード等）が、前面３５及び／又はその下側に配置される各ロジックチップ３０の能動半導体領域内に配されてもよい。ロジックチップ３０はトレース６２を通じて互いに電気的に接続されてもよい。ロジックチップ３０は実質的に同一の構造を有することができ、単一のプロセッサ、例えばマルチコアプロセッサとして機能するように適合されてもよく、かつ／又はこのようなロジックチップはプロセスの所与のスレッドの命令のセットを同時に実行するように適合され得る。本明細書で使用するとき、「実質的に同一の構造」を有すると見なされるロジックチップ３０とは、互いに同一の構造を有することができるか、又はこのようなロジックチップ３０は互いに対してわずかな相違だけ有することができる。
具体的な実施形態では、ロジックチップ３０の各々の接点３４は信号接点であってもよい。このような実施形態では、各ロジックチップ３０の信号接点３４と他のロジックチップの信号接点とが、ロジックチップ間の信号の伝達のために、基板の導電構造体（例えば、複数の導電トレース６２、第１表面２１に露出している電気接点２３、等）により直接電気的に接続されてもよく、信号はデータ又は命令の少なくとも１つを表す。
メモリチップ４０は第１メモリチップ４１及び第２メモリチップ４２を含むことができる。メモリチップ４０の各々は、ロジックチップ３０のうちの少なくとも１つの裏面３６の上方に少なくとも部分的に重なることができる。各メモリチップ４０はその前面４５において複数の導体接点４４を有することができる。各メモリチップ４０の接点４４は、例えば、１本又は２本の平行な列内に配列され得る。接点４４の列は、第１メモリチップ４１において示されているように、前面４５の縁部に沿って延在するか、又は第２メモリチップ４２において示されているように、前面４５の中心に沿って延在することができる。各メモリチップ４０は、その前面４５と反対側の裏面４６を有することができる。
第１メモリチップ４１の裏面４６は第１ロジックチップ３１の裏面３６と向かい合うことができ、それにより、第１メモリチップは基板２０の第１表面２１に関して上向きに配向され得る。図８にも、ロジックチップ３０の裏面３６を覆って上向きに実装されるメモリチップの例４０を見ることができる。
第２メモリチップ４２の前面４５は第２ロジックチップ３２及び第３ロジックチップ３３の裏面３６と向かい合うことができ、それにより、第２メモリチップは基板２０の第１表面２１に関して下向きに配向され得る。図８にも、２つの隣接するロジックチップ３０の裏面３６を覆って下向きに実装されるメモリチップの例４０を見ることができる。図８に示される具体的な実施形態では、複数のメモリチップ４０が、２つの隣接するロジックチップ３０の裏面３６を覆って下向きに実装され得る。図８に示される一実施形態では、単一のメモリチップ４０’が、４つの隣接するロジックチップ３０の裏面３６を覆って下向きに実装され得る。
一例では、第１メモリチップ４１は、第１メモリチップの裏面４６と第１ロジックチップの裏面３６との間に延在する接着層７２によって、第１ロジックチップ３１に取り付けることができる。
具体的な実施形態では、第２メモリチップ４２は、第２メモリチップの前面４５と第２及び第３ロジックチップの裏面３６との間に延在する接着層７２によって、第２ロジックチップ３２及び第３ロジックチップ３３に取り付けることができる。このような実施形態では、接着層７２は、接着層が第２メモリチップの接点４４に接触しないように、第２メモリチップ４２の前面４５に沿ってその側方縁部４７の近傍に延在することができる。
各メモリチップ４０の接点４４は、メモリチップの前面４５を覆って誘電体層（不図示）の表面に露出することができる。１層以上のこうした誘電体層は、メモリチップ４０の「不活性化層」と呼ぶことができる。各メモリチップ４０は、複数の導電トレース６２を通じてロジックチップ３０のうちの少なくとも１つに電気的に接続され得る。
メモリチップ４０は各々、メモリ記憶素子を含むことができる。本明細書で使用するとき、「メモリ記憶素子」とは、アレイ状に配列される多数のメモリセルであって、電気的インタフェースを通じたデータの移送等のために、それに対するデータの格納及び取り出しのために使用可能な回路機構を合わせたものを指す。
実施形態によっては、複数の導電トレース６２、配線基板２０の第１表面２１に露出した電気接点２３、導体塊７０、並びに配線基板２０の第１表面２１を覆うか又は配線基板内に延在する、その他の導体要素は、配線基板の導電構造体と見なすことができる。このような実施形態では、ロジックチップ３０は、基板の導電構造体により互いに直接電気的に接続することができ、メモリチップ４０のうちの少なくとも１つと、ロジックチップ３０のうちの少なくとも１つとが、基板の導電構造体により直接電気的に接続され得る。
ヒートスプレッダ５０は、例えば、チタン、タングステン、銅、又は金等の金属を含む、任意の熱伝導材料から作ることができる。ヒートスプレッダ５０は配線基板２０の第１表面２１の領域にわたって熱を拡散することができ、これにより、このようなヒートスプレッダを有しない超小型電子アセンブリと比べて熱的性能の向上をもたらすことができる。ヒートスプレッダ５０は配線基板２０の第１表面２１の大部分を覆うことができる。本明細書に記載されている実施形態のいずれにおいても、配線基板２０の第１表面２１の少なくとも一部の領域にわたって、連携して熱を拡散するように機能することができる複数のヒートスプレッダ５０が存在し得る。
ヒートスプレッダ５０は、ロジックチップ３０のうちの少なくとも１つの裏面３６の上方に少なくとも部分的に重なることができる。ヒートスプレッダ５０は、第１メモリチップ４１の前面４５及び第２メモリチップ４２の裏面４６の上方に少なくとも部分的に重なることができる。図１に示されるように、ヒートスプレッダ５０は、第１メモリチップ４１の前面４５及び第２メモリチップ４２の裏面４６に直接接触することができる。ヒートスプレッダ５０の下面５１は、上向きの第１メモリチップ４１の接点４４にヒートスプレッダが直接接触しないように、間隙又は凹部５３を有することができる。
ヒートスプレッダ５０は、メモリチップ４０及びロジックチップ３０を覆うことができ、それと直接、あるいは、はんだ、熱伝導性接着剤、又は放熱グリス等の追加の熱伝導材料をその間に配して間接的に、熱的に通じることができる。ヒートスプレッダ５０が１つのメモリチップ４０（例えば、第２メモリチップ４２）と２つのロジックチップ３０（例えば、第２ロジックチップ３２及び第３ロジックチップ３３）に接触する実施形態例では、メモリチップは、基板２０の第１表面２１に実質的に平行な水平方向Ｈの第１の幅Ｗ１を有することができ、ロジックチップは、水平方向の連結された第２の幅Ｗ２を有することができ、第１の幅の方が第２の幅よりも小さい。このような実施形態では、幅Ｗ２よりも小さい幅Ｗ１を有することによって、２つのロジックチップ３０の一方又は両方の裏面３６の、メモリチップ４０の側方縁部４７を越えて延在する部分を設けることができ、それにより、ロジックチップの裏面から、下面５１を越えて延在し、ロジックチップに接触するヒートスプレッダ５０の１つ以上の台座部５６に熱を直接伝えることができるか、又はそれにより、ロジックチップの裏面からヒートスプレッダ５０の下面５１に、それらの間に配される熱接着剤５７を通じて、熱が間接的に伝わることができる。図８にも、幅Ｗ１を有するメモリチップ４０と、連結された幅Ｗ２を有する２つの隣接するロジックチップ３０との同様の関係を見ることができる。
図２は、図１に示されている、第１メモリチップ４１の接点４４と、配線基板２０の第１表面２１に露出した接点２３との間の電気接続部の更なる詳細を示す。接点４４の一部又は全ては接点２３に、それらの間に延在するそれぞれのワイヤボンド６３によって電気的に接続され得る。このようなワイヤボンド６３は、水平方向Ｈにおいて第１ロジックチップ３１及び第２ロジックチップ３２の側方縁部３７の間に配置され得る。第１メモリチップ４１は、ワイヤボンド６３のうちの少なくとも１つを通じて複数の導電トレース６２に接続され得る。メモリチップ４１の接点４４であって、基板２０の接点２３にそれらの間に延在するそれぞれのワイヤボンド６３によって電気的に接続される、接点４４を有する例示的な実施形態では、ワイヤボンドは、５００ミクロン以下離間して隣接する平行な縁部３７を有する、隣接するロジックチップ３１及び３２の間に延在することができる。
図８にも、隣接するロジックチップ３０の側方縁部３７の間において、メモリチップ４０の接点４４の列から配線基板２０の第１表面２１まで延在するワイヤボンド６３の実施形態例を見ることができる。図８に示される具体的な実施形態では、複数のメモリチップ４０と配線基板２０の第１表面２１との間に延在するワイヤボンド６３が、２つの隣接するロジックチップ３０の側方縁部３７の間に延在することができる。
図３Ａは、図１に示されている、第２メモリチップ４２の接点４４と、配線基板２０の第１表面２１に露出した接点２３との間の電気接続部の更なる詳細を示す。接点４４の一部又は全ては接点２３に、それらの間に延在するそれぞれの導体ポスト６４によって電気的に接続され得る。このような導体ポスト６４は、水平方向Ｈにおいて第２ロジックチップ３２及び第３ロジックチップ３３の側方縁部３７の間に配置され得る。第２メモリチップ４２は、導体ポスト６４のうちの少なくとも１つを通じて複数の導電トレース６２に接続され得る。
導体ポスト６４（及び本明細書に記載されているあらゆる他の導体ポスト）は、円錐台形（図３Ａに示されているようなもの）又は円筒形を含む、任意の形状を有することができる。導体ポスト６４が円錐台形状を有する実施形態では、ポスト６４の断面直径が、接点４４と接点２３との間のいずれかの方向に先細になることができる。
図３Ｂは、図１に示されている、第２メモリチップ４２の接点４４と、配線基板２０の第１表面２１に露出した接点２３との間の電気接続部の代替実施形態を示す。図３Ｂに示されるように、図１の導体ポスト６４の一部又は全ては、少なくとも１つの中間インターポーザ基板８０を通って延在するそれぞれの導体ビア８３と、それぞれの導体塊７４とによって置換され得る。
中間インターポーザ基板８０は、第２メモリチップ４２の前面４５と向かい合う第１表面８１、及びそれと鉛直方向Ｖの反対側にある第２表面８２を有することができ、水平方向Ｈにおいて、第２ロジックチップ３２及び第３ロジックチップ３３の対向する側方縁部３７の間に配置され得る。基板８０は、１０×１０−６／℃（又はｐｐｍ／℃）未満の熱膨張係数（「ＣＴＥ」）を有することができる。基板８０は、鉛直方向Ｖにおいて第１表面８１と第２表面８２との間に、第２ロジックチップ３２及び第３ロジックチップ３３と実質的に同じ厚さＴ’を有することができる。
基板８０は、第１表面８１と第２表面８２との間に延在する少なくとも１つの導体ビア８３を有することができる。各ビア８３は、第１表面８１に露出したそれぞれの接点８４、及び第２表面８２に露出したそれぞれの接点８５に電気的に接続され得る。各接点８４と第２メモリチップ４２のそれぞれの接点４４とが、導体塊７５によって接続され得る。各接点８５と配線基板２０の第１表面２１に露出したそれぞれの接点２３とが、導体塊７４によって接続され得る。導体塊７４及び７５は、はんだボール、又は導体塊２７を参照して上述した任意の他の材料であってもよい。
接点４４及び接点２３の一部又は全ての間の電気接続部はめいめいの導体ビア８３を含むことができる。第２メモリチップ４２は、導体ビア８３のうちの少なくとも１つを通じて複数の導電トレース６２に接続され得る。
図３Ｃは、図１に示されている、第２メモリチップ４２の接点４４と、配線基板２０の第１表面２１に露出した接点２３との間の電気接続部の別の代替実施形態を示す。図３Ｃに示されるように、図１の導体ポスト６４の一部又は全ては、それぞれの細長い導体塊７６によって置換され得る。細長い導体塊７６は、細長いはんだ接続部、又は導体塊２７を参照して上述した任意の他の材料であってもよい。
図３Ｄは、図１に示されている、第２メモリチップ４２の接点４４と、配線基板２０の第１表面２１に露出した接点２３との間の電気接続部の更に別の代替実施形態を示す。図３Ｄに示されるように、図１の導体ポスト６４の一部又は全ては、それぞれの導体ポスト８６及び導体ピラー８７によって置換され得る。通例、導体ポスト８６及びピラー８７は、通例、銅、銅合金、ニッケル、又は金、あるいはそれらの組み合わせから実質的に成る固体金属のバンプ又は突起である。一例では、ポスト８６、ピラー８７、あるいはポスト及びピラーの両者は、フォトレジストマスク等の除去可能な層内の開口部内へのめっきによって形成されてもよい。別の例では、ポスト８６、ピラー８７、あるいはポスト及びピラーの両者は、配線基板２０の第１表面２１及び／又は第２メモリチップ４２の前面４５を覆う、１層以上の金属層をエッチングすることによって形成され得る。
導体ポスト８６は各々、第２メモリチップ４２の前面４５に露出したそれぞれの導体接点４４から鉛直方向Ｖに延在することができ、水平方向Ｈにおいては第２ロジックチップ３２及び第３ロジックチップ３３の対向する側方縁部３７の間に配置され得る。導体ピラー８７は各々、配線基板２０の第１表面２１から延在する、それぞれの導体接点２３から鉛直方向Ｖに延在することができ、水平方向Ｈにおいては第２ロジックチップ３２及び第３ロジックチップ３３の対向する側方縁部３７の間に配置され得る。
導体ポスト８６及び導体ピラー８７の対応するもの同士が、それぞれの導体塊７７によって互いに電気的に接続され得る。導体塊７７は、細長いはんだ接続部、又は導体塊２７を参照して上述した任意の他の材料であってもよい。第２メモリチップ４２は、少なくとも１つの導体ポスト８６及び導体ピラー８７を通じて複数の導電トレース６２に接続され得る。
導体ポスト８６及び導体ピラー８７は、円錐台形又は円筒形（図３Ｄに示されるような）を含む、任意の形状を有することができる。場合によっては、導体ポスト８６が、それが接続される導体ピラー８７と本質的に同一であってもよい。導体ポスト８６及び導体ピラー８７が円錐台形状を有する実施形態では、ポスト及び／又はピラーの断面直径が接点４４と接点２３との間のいずれかの方向に先細になってもよい。
一実施形態では、第２メモリチップ４２の接点４４の一部又は全てと主面６１に露出した対応する接点２３とが、導体ピラー８７を含むことなく、導体ポスト８６及び導体塊によって、電気的に接続され得る。このような実施形態では、各導体ポスト８６と対応する接点２３とが、導体塊によって直接接続され得る。
別の実施形態では、第２メモリチップ４２の接点４４の一部又は全てと配線基板２０の第１表面２１に露出した対応する接点２３とが、導体ポスト８６を含むことなく、導体ピラー８７及び導体塊によって電気的に接続され得る。このような実施形態では、各導体ピラー８７と第２メモリチップ４２の対応する接点４４とが、導体塊によって直接接続され得る。
図３Ｅは、図１に示されている、第２メモリチップ４２の接点４４と、配線基板２０の第１表面２１に露出した接点２３との間の電気接続部の更に別の代替実施形態を示す。図３Ｅに示されるように、図１の導体ポスト６４の一部又は全ては、それぞれの導体ポスト８８と、配線基板２０の少なくとも１つの隆起面６６とによって置換され得る。
各隆起面６６は、配線基板２０の、その第１表面２１の上側に鉛直方向Ｖに延在する、それぞれの隆起部２９の上方向きの表面であり得る。各隆起面６６は、水平方向Ｈにおいて、第２ロジックチップ３２及び第３ロジックチップ３３の対向する側方縁部３７の間に配置され得る。図３Ｅに示されるように、各隆起部２９はインターポーザ部２４の隆起区域２４’を含むことができ、誘電体層６０はインターポーザ部及びその隆起区域を覆って堆積され得る。
各隆起面６６は、そこに露出し、複数の導電トレース６２と電気的に接続される少なくとも１つの導体接点２３を有することができる。第２メモリチップ４２は、少なくとも１つの隆起面６６の少なくとも１つの導体接点２３を通じて複数のトレース６２に電気的に接続され得る。
導体ポスト８８は各々、第２メモリチップ４２の前面４５に露出したそれぞれの導体接点４４から鉛直方向Ｖに延在することができ、水平方向Ｈにおいては第２ロジックチップ３２及び第３ロジックチップ３３の対向する側方縁部３７の間に配置され得る。各導体ポスト８８と隆起面６６のそれぞれの接点２３とが、導体塊７８によって接続され得る。導体塊７８は、はんだボール、又は導体塊２７を参照して上述した任意の他の材料であってもよい。
各隆起部２９がインターポーザ部２４の隆起区域２４’を含む実施形態では、隆起区域は、隆起区域の形成が所望されるインターポーザ部２４の原面の場所にフォトレジスト層等のマスク層を施すことによって形成することができ、次に、マスク層で保護されていない場所において、インターポーザ部をエッチングすることができ、それにより、保護された隆起区域が中間表面２５の上側に延在する。その後、マスク層を除去することができ、誘電体層６０がインターポーザ部２４及びその隆起区域２４’を覆って堆積され得る。
具体的な実施形態（不図示）では、各隆起部２９は、誘電体層６０を参照して上述した材料の任意のもの等の誘電体材料から作ることができる。このような実施形態では、各隆起部２９は、配線基板２０の第１表面２１を覆う複数の積層誘電体層を含むことができる。一例では、各隆起部２９は、誘電体ビルドアップ法を用いて形成され得る。
次に図４を参照すると、本発明の一実施形態に係る超小型電子アセンブリ１１０は、配線基板１２０と、基板１２０の第１表面１２１を覆うロジックチップ１３０と、メモリチップ１４０であって、各メモリチップはロジックチップのうちの少なくとも１つの裏面１３６の上方に少なくとも部分的に重なる、メモリチップ１４０と、各ロジックチップの裏面を覆うヒートスプレッダ１５０と、を含む。１層以上の誘電体層１６０は、基板１２０の第１表面１２１を覆うことができる。
インターポーザ部１２４と、その中間表面１２５を覆う１層以上の誘電体層１６０と、を有する配線基板１２０は、図１を参照して上述した配線基板２０、インターポーザ部２４、及び誘電体層６０と同じものである。
ロジックチップ１３０は、第１ロジックチップ１３１が図４の右側に配置され、第２ロジックチップ１３２及び第３ロジックチップ１３３が図４の左に配置される点を除き、図１を参照して上述したロジックチップ３０と同じものである。
ヒートスプレッダ１５０は、ヒートスプレッダがロジックチップ１３０を覆い、メモリチップ１４０の下方に重なる点を除き、図１を参照して上述したヒートスプレッダ５０と同じものである。図４に示されるように、ヒートスプレッダ１５０はロジックチップ１３０の裏面１３６に直接接触することができる。具体的な実施形態では、ヒートスプレッダ１５０の下面１５１とロジックチップ１３０の裏面１３６との間に熱接着剤（不図示）が配され得る。一例では、ヒートスプレッダ１５０は、ロジックチップ１３０のうちの少なくとも１つの裏面１３６の上方に少なくとも部分的に重なることができる。
メモリチップ１４０は、第１メモリチップ１４１が図４の右側に配置され、第２メモリチップ１４２が図４の左側に配置される点を除き、図１を参照して上述したメモリチップ４０と同じものである。
メモリチップ１４０は各々、ロジックチップ１３０のうちの少なくとも１つの裏面１３６及びヒートスプレッダ１５０の上面１５２と少なくとも部分的に重なることができる。第１メモリチップ１４１の裏面１４６はヒートスプレッダ１５０の上面１５２と向かい合うことができ、それにより、第１メモリチップは基板１２０の第１表面１２１に関して上向きに配向され得る。第２メモリチップ１４２の前面１４５はヒートスプレッダ１５０の上面１５２と向かい合うことができ、それにより、第２メモリチップは基板１２０の第１表面１２１に関して下向きに配向され得る。
一例では、第１メモリチップ１４１は、第１メモリチップの裏面１４６とヒートスプレッダの上面１５２との間に延在する接着層１７２によってヒートスプレッダ１５０に取り付けることができる。具体的な実施形態では、第２メモリチップ１４２は、第２メモリチップの前面１４５とヒートスプレッダの上面１５２との間に延在する接着層１７２によってヒートスプレッダ１５０に取り付けることができる。このような実施形態では、接着層１７２は、接着層が第２メモリチップの接点１４４に接触しないように、第２メモリチップ１４２の前面１４５に沿ってその側方縁部１４７の近傍に延在することができる。
図１の超小型電子アセンブリ１０と同様に、第１メモリチップ１４１の接点１４４の一部又は全ては、接点１２３に、それらの間に延在するそれぞれのワイヤボンド１６３によって電気的に接続され得る。このようなワイヤボンド１６３は、水平方向Ｈにおいて第１ロジックチップ１３１及び第２ロジックチップ１３２の側方縁部１３７の間に配置されてもよく、このようなワイヤボンドは、ヒートスプレッダ１５０を貫通して上面１５２及び下面１５１の間に延在する開口部１５３を通じて延在することができる。第１メモリチップ１４１は、ワイヤボンド１６３のうちの少なくとも１つを通じて複数の導電トレース１６２に接続され得る。一実施形態（不図示）では、ワイヤボンド１６３は、単一のヒートスプレッダ内の開口部１５３を通じて延在するのではなく、２つの隣接するヒートスプレッダ１５０の側方縁部の間に延在することができる。
図５Ａは、図４に示されている、第２メモリチップ１４２の接点１４４と、配線基板１２０の第１表面１２１に露出した接点１２３との間の電気接続部の更なる詳細を示す。図１の超小型電子アセンブリ１０と同様に、接点１４４の一部又は全ては、接点１２３に、それらの間に延在するそれぞれの導体ポスト１６４によって電気的に接続され得る。このような導体ポスト１６４は、水平方向Ｈにおいて第２ロジックチップ１３２及び第３ロジックチップ１３３の側方縁部１３７の間に配置されてもよく、このような導体ポストは、ヒートスプレッダ１５０を貫通して上面１５２及び下面１５１の間に延在する開口部１５４を通じて延在することができる。第２メモリチップ１４２は、導体ポスト１６４のうちの少なくとも１つを通じて複数の導電トレース１６２に接続され得る。一実施形態（不図示）では、導体ポスト１６４は、単一のヒートスプレッダ内の開口部１５４を通じて延在するのではなく、２つの隣接するヒートスプレッダ１５０の側方縁部の間に延在することができる。
具体的な実施形態（不図示）では、導体ポスト１６４の一部又は全ては、それぞれの開口部１５４の内面１５５の外形にぴったり一致することができ、それにより、各導体ポスト及びそのそれぞれの開口部は貫通ヒートシンク導体ビアと見なすことができる。ヒートスプレッダ１５０の開口部を通じて延在する導体ビアを有するこのような実施形態では、導体ビアをヒートスプレッダから分離して絶縁するために、導体ビアと開口部の内面との間に誘電体層が延在することができる。一例では、ヒートスプレッダは、その対向する上面及び下面の間に、内部を通じて延在する少なくとも１つの貫通ヒートシンク導体ビアを有することができ、それにより、少なくとも１つのメモリチップ１４０が導体ビアを通じて複数のトレース１６２に電気的に接続され得る。
実施形態によっては、ヒートスプレッダ１５０内の開口部１５３を通じて延在するワイヤボンド１６３、又はヒートスプレッダ内の開口部１５４を通じて延在する導体ポスト１６４は、ヒートスプレッダ内の開口部を通じて延在するリードであると見なすことができ、基板１２０の導電構造体は、このようなリードを含むと見なすことができる。本明細書で使用するとき、「リード」とは、第１メモリチップ１４１の接点１４４のうちの１つから、ヒートスプレッダ１５０内の開口部１５３を通じて、配線基板１２０の第１表面１２１に露出した導体接点１２３のうちの１つまで延在するワイヤボンド１６３を含むリード等の、２つの導電性要素の間に延在する電気接続部の一部又はその全体である。
図５Ｂは、図４に示されている、第２メモリチップ１４２の接点１４４と、配線基板１２０の第１表面１２１に露出した接点１２３との間の電気接続部の代替実施形態を示す。図５Ｂに示されるように、図４の導体ポスト１６４の一部又は全ては、それぞれの導体ポスト１８６及び導体塊１７７によって置換され得る。
図３Ｄを参照して上述した導体ポスト８６と同様に、導体ポスト１８６は各々、第２メモリチップ１４２の前面１４５に露出したそれぞれの導体接点１４４から鉛直方向Ｖに延在することができ、水平方向Ｈにおいては第２ロジックチップ１３２及び第３ロジックチップ１３３の対向する側方縁部１３７の間に配置され得る。
このような導体ポスト１８６は、ヒートスプレッダ１５０を貫通して上面１５２及び下面１５１の間に延在する開口部１５４を通じて延在することもできる。第２メモリチップ１４２は、導体ポスト１８６のうちの少なくとも１つを通じて複数の導電トレース１６２に接続され得る。
各導体ポスト１８６は導体塊１７７によってそれぞれの接点１２３と接続され得る。導体塊１７７は、はんだボール、又は導体塊２７を参照して上述した任意の他の材料であってもよい。
図５Ａを参照して上述した導体ポスト１６４と同様に、具体的な実施形態（不図示）では、導体ポスト１８６の一部又は全ては、それぞれの開口部１５４の内面１５５の外形にぴったり一致することができ、それにより、各導体ポストおよびそのそれぞれの開口部は貫通ヒートシンク導体ビアと見なすことができる。ヒートスプレッダ１５０の開口部を通じて延在する導体ポスト１６４を有するこのような実施形態では、導体ポストをヒートスプレッダから分離して絶縁するために、導体ポストと開口部の内面との間に誘電体層が延在することができる。
次に図６を参照すると、本発明の一実施形態に係る超小型電子アセンブリ２１０は、この超小型電子アセンブリ２１０が、配線基板２０の第１表面２１を覆う平坦化封止材２９０を含み、アセンブリ２１０が、メモリチップ４０の接点４４と、第１表面２１に露出した接点２３との間に代替の電気接続部を含む点を除き、図１を参照して上述した超小型電子アセンブリ１０と同じものとなっている。図６にはヒートスプレッダが示されていないが、超小型電子アセンブリ２１０内には、図１に示されるヒートスプレッダ５０等のヒートスプレッダが、ロジックチップ３０及び／又はメモリチップ４０を覆って含まれてもよい。
平坦化封止材２９０は、平坦化封止材がロジックチップの側方縁部３７をおおむね取り囲むように、ロジックチップ３０の間に水平方向Ｈに延在することができる。平坦化封止材２９０は、ロジックチップ３０の各々の裏面３６に合わせて平坦化された主面２９１を有することができる。
平坦化封止材２９０は、主面２９１とその反対側の第２表面２９２との間に、内部を通じて延在する少なくとも１つの導体ビア２６４を含むことができる。このような導体ビア２６４は、水平方向Ｈにおいて、ロジックチップ３０の隣接するもの同士の側方縁部３７の間に配置され得る。メモリチップ４０のうちの少なくとも１つは、少なくとも１つの導体ビア２６４を通じて複数のトレース６２に電気的に接続され得る。
具体的な実施形態では、導体ビア２６４のうちの少なくとも１つは、平坦化封止材２９０を貫通して延在する開口部２５４内に導電性金属を堆積させることによって形成され得る。導体ビア２６４を形成するための導電性金属の堆積は、開口部２５４の内面２５５上への金属のめっきによって行うことができる。導体ビア２６４は中実であってもよく、又は導体ビアは、誘電体材料を充填することができる内部空隙を含んでもよい。別の例では、導体ビアは、例えば、スクリーン印刷、ステンシル印刷、又は分注プロセスによって封止材２９０内の開口部内に導電性焼結材料を堆積させ、その後、焼結材料を硬化させ、空隙のない導体マトリックスを開口部内に形成することによって形成され得る。更に別の例では、スクリーン印刷、ステンシル印刷、又は分注プロセスを用いて、はんだペースト又は銀充填ペーストなど等の導体ペーストを開口部内に堆積させることができる。
更に別の例では、ロジックチップ３０又はメモリチップ４０が配線基板２０に取り付けられる前に、導体ビア２６４が形成されてもよい。このような実施形態では、配線基板２０の第１表面２１上に、誘電体層６０を覆って金属層が堆積され得る。金属層の、導体ビア２６４の形成が所望される場所に、フォトレジスト層等のマスク層が施され得る。次に、マスク層によって保護されていない場所において金属層をエッチングにより取り除くことができ、第１表面２１から延在する導体ビア２６４が残る。その後、マスク層を除去することができ、導体ビア２６４の側面及びロジックチップ３０の側方縁部３７の周りに延在するように封止材２９０が施され得る。
図６に示されるように、第１メモリチップ４１の接点４４の一部又は全ては、導体ビア２６４に、それらの間に延在するそれぞれのワイヤボンド２６３によって電気的に接続することができ、それにより、第１メモリチップはワイヤボンド及び導体ビアを通じて複数の導電トレース６２に接続され得る。各ワイヤボンド２６３は接点４４からそれぞれの導体ビア２６４の上面２６５まで延在することができる。各上面２６５は平坦化封止材２９０の主面２９１に露出してよい。
図７Ａは、図６に示されている、第２メモリチップ４２の接点４４と、配線基板２０の第１表面２１に露出した接点２３との間の電気接続部の更なる詳細を示す。図７Ａに示されるように、各導体ビア２６４は、接点２３と、平坦化封止材２９０の主面２９１に露出した導体パッド２６６との間に延在することができる。各導体パッド２６６と、第２メモリチップ４２の対応する接点４４との間には、導体塊２７５が延在することができる。
図７Ｂは、図６及び図７Ａに示されている、第２メモリチップ４２の接点４４と、配線基板２０の第１表面２１に露出した接点２３との間に延在する導体ビア２６４の代替実施形態を示す。図７Ｂに示されるように、接点２３と、平坦化封止材２９０の主面２９１に露出した導体パッド２６６との間に延在する導体ビア２６４’は、図７Ａに示されている導体ビア２６４の円錐台形状ではなく、円筒形状を有することができる。
図８は、図１〜図７Ｂに示されている超小型電子アセンブリに対応し得る、上方から下方を見た平面図である。図８に示されるように、超小型電子アセンブリ３１０は、配線基板２０の第１表面２１を覆う複数のロジックチップ３０と、ロジックチップの裏面３６を覆うメモリチップ４０と、を含むことができる。各メモリチップ４０は、メモリチップが上方に重なるロジックチップ３０に対して任意の長手方向の配向を有することができる。各メモリチップ４０が少なくとも１つのロジックチップ３０の裏面３６の上方に少なくとも部分的に重なることが好ましい。
次に図９を参照すると、本発明の一実施形態に係る超小型電子構造体４００は、超小型電子アセンブリ４１０及び第２基板４０１を含むことができる。ここで、超小型電子４１０は、上述した超小型電子アセンブリ１０、１１０、２１０、又は３１０のいずれであってもよい。一例では、第２基板４０１は、１０ｐｐｍ／℃以上の実効ＣＴＥを有することができる。
具体的な実施形態では、第２基板４０１は、超小型電子アセンブリ４１０が更に組み込まれるパッケージの基板であってもよい。例示的な実施形態では、第２基板４０１はマザーボード等の回路パネルであってもよい。一実施形態では、第２基板４０１は、回路パネル又は別の構成要素に更に接続され得るモジュール基板であってもよい。
第２基板４０１は、第１表面４０２と、第１表面と反対側の第２表面４０３と、を有することができる。第２基板４０１の第１表面４０２は、配線基板４２０の第２表面４２２と対向してもよい。第２基板４０１は、第１表面４０２に露出した導体接点４０４、及び回路基板等の別の構成要素との接続のために第２表面４０３に露出した電気端子４０５を有してもよい。具体的な実施形態では、電気端子４０５は、配線基板４２０と対向する第１表面４０２と反対側にある第２表面４０３上にあってもよい。
各導体接点４０４と配線基板４２０のそれぞれの電気端子４２６とが、導体塊４２７によって電気的に接続され得る。電気端子４０５と別の構成要素とが、導体塊４０６によって電気的に接続され得る。導体塊４０６及び４２７は、はんだボール、又は導体塊２７を参照して上述した任意の他の材料であってもよい。
上述した超小型電子アセンブリは、図１０に示されるように、多種多様な電子システムの構築において利用され得る。例えば、本発明の更なる実施形態に係るシステム５００が、上述した通りの超小型電子アセンブリ５０６を、他の電子構成要素５０８及び５１０と併せて含む。超小型電子アセンブリ５０６は、上述した超小型電子アセンブリ１０、１１０、２１０、又は３１０のいずれであってもよく、あるいは超小型電子アセンブリ５０６は、上述した超小型電子構造体４００であってもよい。図示の例では、構成要素５０８は半導体チップであり、一方、構成要素５１０はディスプレイ画面であるが、任意の他の構成要素を用いることができる。当然ながら、図１０では、説明を分かりやすくするために、２つの追加構成要素しか示されていないが、システムはこのような構成要素を任意数含んでもよい。超小型電子アセンブリ５０６は、上述したアセンブリのいずれであってもよい。更なる変形体では、このような超小型電子アセンブリを任意数用いてもよい。
超小型電子アセンブリ５０６と構成要素５０８及び５１０は、破線で概略的に示されている共通のハウジング５０１内に実装され、所望の回路を形成するべく必要に応じて互いに電気的に相互接続される。図示されている例示的なシステムでは、システムは、回路基板又はフレキシブルプリント回路基板等の回路パネル５０２を含み、回路パネルは、構成要素を互いに相互接続する数多くの導体５０４を含む。図１０には、導体５０４のうちの１つだけが示されている。ただし、これは単なる例示に過ぎず、電気接続部を作るのに適した任意の構造体を用いることができる。
ハウジング５０１は、例えば、携帯電話又は携帯情報端末に使用可能な種類の携帯型のハウジングとして示されており、画面５１０はハウジングの表面に露出している。構造体５０６が撮像チップ等の感光素子を含む場合には、光を構造体に送るためにレンズ５１１又はその他の光学デバイスが設けられてもよい。先と同様に、図１０に示されている単純化したシステムは単なる例示に過ぎず、デスクトップコンピュータ、ルータ及び同様のもの等の、固定構造体と一般に見なされているシステムを含む他のシステムが、上述した構造体を用いて作製することができる。
本明細書に開示されている開口部及び導体要素は、２０１０年７月２３日に出願された、同時係属中の、本願と同一譲受人に譲渡された米国特許出願第１２／８４２，５８７号、同第１２／８４２，６１２号、同第１２／８４２，６５１号、同第１２／８４２，６６９号、同第１２／８４２，６９２号、及び同第１２／８４２，７１７号、並びに公開されている米国特許出願公開第２００８／０２４６１３６号に更に詳細に開示されているプロセス等のプロセスによって形成され得る。それらの開示が本明細書において参照により援用されている。
本明細書では、具体的な実施形態を参照して本発明が説明されているが、これらの実施形態は単に本発明の原理及び適用の単なる例示に過ぎないことを理解されたい。それゆえ、例示的な実施形態には数多くの変更がなされてよいこと、及び添付の請求項によって定義される通りの本発明の趣旨及び範囲から逸脱することなく他の構成が考案されてよいことを理解されたい。
様々な従属請求項、及びそれらの請求項に記載される特徴は、最初の請求項で提示されるものとは異なる方式で組み合わせることができる点が、理解されるであろう。個々の実施形態に関連して説明される特徴は、説明される実施形態の他の特徴と共有することができる点もまた、理解されるであろう。
本発明は、超小型電子アセンブリ、及び超小型電子アセンブリの製造方法などが含まれるが、これらに限定されない、広範な産業上の利用可能性を享受する。

Claims (31)

  1. 超小型電子アセンブリであって、
    第１表面、前記第１表面から鉛直方向に離れた第２表面、その上の導電構造体、及び構成要素との接続のために前記第２表面に露出した端子を有する、配線基板と、
    前記基板の前記第１表面の上方に重なる少なくとも２つのロジックチップであって、各ロジックチップは、前記配線基板の前記第１表面と向かい合う、その前面において複数の信号接点を有し、各ロジックチップの前記信号接点は、前記ロジックチップ間の信号の伝達のために、前記基板の前記導電構造体により他のロジックチップの前記信号接点に直接電気的に接続され、前記信号はデータ又は命令の少なくとも１つを表し、前記ロジックチップは、プロセスの所与のスレッドの命令のセットを同時に実行するように適合され、各ロジックチップは、前記前面と反対側の裏面を有する、少なくとも２つのロジックチップと、
    上に接点を有する前面を有するメモリチップであって、前記メモリチップの前記前面は前記少なくとも２つのロジックチップの各々の前記裏面と向かい合い、前記メモリチップの前記接点と、前記少なくとも２つのロジックチップのうちの少なくとも１つの前記信号接点とが、前記基板の前記導電構造体により直接電気的に接続される、メモリチップと、
    を備える、超小型電子アセンブリ。
  2. 前記鉛直方向に垂直な水平方向において、前記少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置される中間インターポーザ基板を更に備え、前記中間インターポーザ基板は、その対向する第１及び第２表面の間に、内部を通じて延在する少なくとも１つの導体ビアを有し、前記配線基板の前記導電構造体が、前記少なくとも１つの導体ビアを含む、請求項１に記載の超小型電子アセンブリ。
  3. 前記メモリチップの前記前面から前記鉛直方向に延在し、かつ前記鉛直方向に垂直な水平方向において、前記少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置された、少なくとも１つのはんだ接続部を更に備え、前記配線基板の前記導電構造体が前記少なくとも１つのはんだ接続部を含む、請求項１に記載の超小型電子アセンブリ。
  4. 前記配線基板から前記鉛直方向に延在し、かつ前記鉛直方向に垂直な水平方向において、前記少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置された、少なくとも１つの導体ピラーを更に備え、前記配線基板の前記導電構造体が前記少なくとも１つの導体ピラーを含み、各導体ピラーと前記メモリチップの前記前面に露出したそれぞれの導体要素とが、導体塊によって電気的に接続される、請求項１に記載の超小型電子アセンブリ。
  5. 前記メモリチップの前記前面から前記鉛直方向に延在し、かつ前記鉛直方向に垂直な水平方向において、前記少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置される、少なくとも１つの導体ポストを更に備え、前記基板の前記導電構造体が前記少なくとも１つの導体ポストを含み、各導体ポストと前記第１表面に露出したそれぞれの導体要素とが、導体塊によって、電気的に接続される、請求項１に記載の超小型電子アセンブリ。
  6. 前記配線基板から前記鉛直方向に延在する少なくとも１つの導体ピラーと、前記メモリチップの前記前面から前記鉛直方向に延在する少なくとも１つの導体ポストと、を更に備え、前記導体ピラー及びポストは各々、前記鉛直方向に垂直な水平方向において、前記少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置され、前記基板の前記導電構造体が前記導体ピラー及びポストを含み、各導体ピラーとそれぞれの導体ポストとが、導体塊によって電気的に接続される、請求項１に記載の超小型電子アセンブリ。
  7. 前記配線基板が、前記第１表面の上側に前記鉛直方向に延在する少なくとも１つの隆起面を含み、前記少なくとも１つの隆起面は、前記鉛直方向に垂直な水平方向において、前記少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置され、前記基板の前記導電構造体が、前記少なくとも１つの隆起面の少なくとも１つの導体接点を含む、請求項１に記載の超小型電子アセンブリ。
  8. 前記少なくとも１つの隆起面が、前記配線基板の前記第１表面を覆う複数の積層誘電体層を含む、請求項７に記載の超小型電子アセンブリ。
  9. 実質的に平坦な主面を有する封止材を更に備え、前記封止材は、前記鉛直方向に垂直な水平方向において、前記少なくとも２つのロジックチップの第１及び第２ロジックチップの間に延在し、前記封止材の前記主面は、前記第１及び第２ロジックチップの各々の前記裏面と実質的に同一平面上にある、請求項１に記載の超小型電子アセンブリ。
  10. 前記封止材が、前記主面と、前記主面と反対側の第２表面との間に、内部を通じて延在する少なくとも１つの導体ビアを有し、前記基板の前記導電構造体が前記少なくとも１つの導体ビアを含む、請求項９に記載の超小型電子アセンブリ。
  11. 超小型電子アセンブリであって、
    第１表面、前記第１表面から鉛直方向に離れた第２表面、その上の導電構造体、及び構成要素との接続のために前記第２表面に露出した端子を有する配線基板と、
    前記基板の前記第１表面の上に重なる少なくとも２つのロジックチップであって、前記ロジックチップは、５００ミクロン以下離間した隣接する平行な縁部を有し、各ロジックチップは、前記配線基板の前記第１表面と向かい合う、その前面において複数の信号接点を有し、各ロジックチップの前記信号接点と他のロジックチップの前記信号接点とは、前記ロジックチップ間の信号の伝達のために、前記基板の前記導電構造体により直接電気的に接続され、前記信号はデータ又は命令のうちの少なくとも１つを表し、前記ロジックチップは、プロセスの所与のスレッドの命令のセットを同時に実行するように適合され、各ロジックチップは、前記前面と反対側の裏面を有する、少なくとも２つのロジックチップと、
    上に接点を有する前面、及び前記前面と反対側の裏面を有するメモリチップであって、前記メモリチップの前記前面は前記少なくとも２つのロジックチップのうちの少なくとも１つの前記裏面と向かい合い、前記メモリチップの前記接点と前記少なくとも２つのロジックチップのうちの少なくとも１つの前記信号接点とが、前記基板の前記導電構造体により直接電気的に接続される、メモリチップと、
    を備える、超小型電子アセンブリ。
  12. 前記メモリチップの前記前面から前記配線基板の前記第１表面まで延在する少なくとも１つのワイヤボンドを更に備え、前記少なくとも１つのワイヤボンドは、前記鉛直方向に垂直な水平方向において、前記少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置され、前記基板の前記導電構造体が前記少なくとも１つのワイヤボンドを含む、請求項１１に記載の超小型電子アセンブリ。
  13. 前記配線基板が、１０ｐｐｍ／℃未満の実効ＣＴＥを有する、請求項１又は１１に記載の超小型電子アセンブリ。
  14. 前記配線基板の前記第２表面と対向する表面を有する第２基板を更に備え、前記第２基板は、前記配線基板の前記端子と電気的に接続された接点を有し、前記第２基板は、１０ｐｐｍ／℃以上の実効ＣＴＥを有し、前記配線基板と対向する前記表面と反対側の表面上に第２端子を有する、請求項１３に記載の超小型電子アセンブリ。
  15. 前記配線基板が、７ｐｐｍ／℃未満の実効ＣＴＥを有する、請求項１又は請求項１１に記載の超小型電子アセンブリ。
  16. 前記少なくとも２つのロジックチップが実質的に同一の構造を有する、請求項１又は１１に記載の超小型電子アセンブリ。
  17. 前記基板の前記導電構造体が、前記第１表面に実質的に平行な方向に延在する複数の導電トレースを含む、請求項１又は１１に記載の超小型電子アセンブリ。
  18. 前記ロジックチップのうちの少なくとも１つの裏面の上方に少なくとも部分的に重なるヒートスプレッダを更に備える、請求項１又は１１に記載の超小型電子アセンブリ。
  19. 前記ヒートスプレッダが前記メモリチップと少なくとも部分的に重なる、請求項１８に記載の超小型電子アセンブリ。
  20. 前記メモリチップが、前記鉛直方向に垂直な水平方向の第１の幅を有し、前記少なくとも２つのロジックチップの第１及び第２ロジックチップが、前記水平方向の連結された第２の幅を有し、前記第１の幅の方が前記第２の幅よりも小さい、請求項１９に記載の超小型電子アセンブリ。
  21. 前記ヒートスプレッダが、その下面を越えて延在する台座部を含み、前記台座部は、前記第１及び第２ロジックチップのうちの少なくとも一方の前記裏面に接触する、請求項２０に記載の超小型電子アセンブリ。
  22. 前記メモリチップが前記ヒートスプレッダの上面と少なくとも部分的に重なる、請求項１８に記載の超小型電子アセンブリ。
  23. 前記基板の前記導電構造体が、前記ヒートスプレッダ内の開口部の中を通って延在するリードを含む、請求項２２に記載の超小型電子アセンブリ。
  24. 前記ヒートスプレッダを含む複数のヒートスプレッダを更に備え、前記複数のヒートスプレッダの各々は前記ロジックチップのうちの少なくとも１つの裏面の上方に少なくとも部分的に重なり、前記基板の前記導電構造体が、前記複数のヒートスプレッダのうちの２つの隣接するもの同士の縁部間に延在するリードを含む、請求項２２に記載の超小型電子アセンブリ。
  25. 請求項１又は１１に記載の構造体と、前記構造体に電気的に接続された１つ以上の他の電子構成要素と、を備えるシステム。
  26. ハウジングを更に備え、前記構造体及び前記他の電子構成要素が、前記ハウジングに実装される、請求項２５に記載のシステム。
  27. 超小型電子アセンブリの製造方法であって、
    第１表面、前記第１表面から鉛直方向に離れた第２表面、その上の導電構造体、及び構成要素との接続のために前記第２表面に露出した端子を有する配線基板を提供する工程と、
    前記ロジックチップ間の信号の伝達のために前記基板の前記導電構造体を通じて少なくとも２つのロジックチップの信号接点を互いに電気的に接続する工程であって、前記信号はデータ又は命令のうちの少なくとも１つを表し、前記ロジックチップはプロセスの所与のスレッドの命令のセットを同時に実行するように適合され、各ロジックチップは、前記配線基板の前記第１表面と向かい合う前面を有する、工程と
    前記基板の前記導電構造体により、メモリチップの前面に露出した接点と前記少なくとも２つのロジックチップのうちの少なくとも１つの前記信号接点とを電気的に接続する工程であって、前記メモリチップの前記前面は、前記少なくとも２つのロジックチップの各々の前記裏面と向かい合う、工程と、
    を有する、超小型電子アセンブリの製造方法。
  28. 前記鉛直方向に垂直な水平方向において、前記少なくとも２つのロジックチップの間に封止材を設ける工程を更に有する、請求項２７に記載の方法。
  29. 前記メモリチップの前面に露出した接点を電気的に接続する前記工程が、前記封止材を貫通してその主面と前記基板の前記第１表面との間に前記鉛直方向に延在する開口部を形成することであって、それにより、前記基板の前記導電構造体の接点が前記開口部内に露出するようにし、前記開口部は水平方向において、前記少なくとも２つのロジックチップの第１及び第２ロジックチップの間に配置される、開口部を形成することと、前記基板の前記導電構造体の前記接点と接触し、前記開口部内に延在する導体ビアを形成することと、前記メモリチップの前記接点を前記導体ビアと電気的に接続することと、を含む、請求項２８に記載の方法。
  30. 前記第１及び第２ロジックチップが各々、それぞれの前面と反対側の裏面を有し、前記封止材を設ける工程は、前記封止材の主面を、前記主面が前記第１及び第２ロジックチップの各々の前記裏面と実質的に同一平面上になるように、平坦化することを含む、請求項２９に記載の方法。
  31. 前記平坦化することが、前記封止材の前記主面及び前記第１及び第２ロジックチップの各々の前記裏面を研磨することによって行なわれる、請求項３０に記載の方法。
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