WO2022259923A1 - 半導体装置 - Google Patents

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WO2022259923A1
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semiconductor
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将夫 近藤
聡 後藤
孝幸 筒井
新之助 高橋
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株式会社村田製作所
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Definitions

  • the present invention relates to semiconductor devices.
  • a semiconductor device in which a Si die having a control circuit formed thereon is stacked on a GaAs die having a high-frequency power amplifier formed thereon (for example, Patent Document 1 below).
  • the semiconductor device described in Patent Document 1 is mounted face-up on a module substrate (mounting substrate). Bonding wires are provided between the terminals on the Si die and the terminals on the GaAs die, between the terminals on the Si die and the terminals on the module substrate, and between the terminals on the GaAs die and the terminals on the module substrate, respectively. connected by By stacking the Si die on the GaAs die, the area occupied on the mounting surface of the module substrate can be reduced.
  • Patent Document 1 The semiconductor device described in Patent Document 1 is mounted face-up on a module substrate.
  • a power amplifier transistor which is a heat source, is arranged on the upper surface of the GaAs die (the surface farther from the module substrate). Therefore, the thermal resistance of the heat transfer path from the transistor to the module substrate is high, making it difficult to ensure sufficient heat dissipation.
  • An object of the present invention is to provide a stacked semiconductor device capable of improving heat dissipation.
  • a first member including a semiconductor substrate and a first electronic circuit;
  • a second member attached to a first surface that is one surface of the first member,
  • the first electronic circuit includes a semiconductor element provided on one surface of the semiconductor substrate,
  • the second member includes a second electronic circuit including another semiconductor element,
  • the second member is provided with a first opening that penetrates the second member in a thickness direction, moreover,
  • a semiconductor device comprising a first conductor projection connected to the first electronic circuit and projecting from the first surface of the first member through the first opening of the second member to the outside of the first opening.
  • the first conductor protrusion functions as a heat transfer path from the first electronic circuit of the first member to the module substrate. Therefore, heat dissipation can be improved as compared with a configuration in which electrical connection is performed by wire bonding.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view of a power amplifier module equipped with a semiconductor device according to the first embodiment.
  • FIG. 3 is an equivalent circuit diagram and a block diagram of a power amplifier module equipped with the semiconductor device according to the first embodiment.
  • FIG. 4 is a diagram showing the planar positional relationship of each component of the semiconductor device according to the first embodiment.
  • 5A to 5D are partial cross-sectional views of the semiconductor device according to the first embodiment at an intermediate stage of manufacture.
  • 6A to 6C are partial cross-sectional views of the semiconductor device according to the first embodiment at an intermediate stage of manufacture.
  • FIG. 7A and 7B are partial cross-sectional views of the semiconductor device according to the first embodiment at an intermediate stage of manufacture.
  • 8A to 8D are cross-sectional views of the semiconductor device according to the second embodiment during the manufacturing process.
  • FIG. 9 is a cross-sectional view of the semiconductor device according to the third embodiment.
  • Each drawing from FIG. 10A to FIG. 10D is a cross-sectional view of the semiconductor device in the middle of manufacturing.
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a fourth embodiment.
  • Each drawing from FIG. 12A to FIG. 12D is a cross-sectional view of the semiconductor device in the middle of manufacturing.
  • FIG. 1 is a cross-sectional view of a semiconductor device 20 according to the first embodiment. It should be noted that FIG. 1 does not show a specific cross-sectional structure of the semiconductor device 20 according to the first embodiment, but is shown focusing on the positional relationship in the stacking direction and the electrical connection of the constituent elements. .
  • a semiconductor device 20 includes a first member 21 including a semiconductor substrate and a thin film-like second member 31 .
  • the term “thin film” means that the material is thinner than a wafer, die, or the like that can be supported by itself in the manufacturing process, and is so thin that it is difficult to support it by itself.
  • the second member 31 is thinner than the first member 21 .
  • the first member 21 includes a semiconductor substrate, a first electronic circuit 25 provided on one surface of the semiconductor substrate, and a plurality of pads 27 arranged on one surface of the semiconductor substrate.
  • the surface of the first member 21 on which the first electronic circuit 25 is arranged is referred to as a first surface 21A.
  • a compound semiconductor substrate made of, for example, GaAs is used as the semiconductor substrate.
  • the first electronic circuit 25 is a high-frequency power amplifier including a compound semiconductor-based semiconductor element, such as a heterojunction bipolar transistor (HBT), a multi-layered wiring layer, and the like, which is composed of a semiconductor layer epitaxially grown on a compound semiconductor substrate.
  • a compound semiconductor-based semiconductor element such as a heterojunction bipolar transistor (HBT), a multi-layered wiring layer, and the like, which is composed of a semiconductor layer epitaxially grown on a compound semiconductor substrate.
  • HBT heterojunction bipolar transistor
  • the area where the first electronic circuit 25 is arranged is indicated by a wavy line.
  • the area indicated by the dashed line indicates a rough position in the thickness direction of the first member 21, and does not indicate a position in plan view.
  • the arrangement of the first electronic circuit 25 in plan view will be described later with reference to FIG. Also, the circuit configuration of the first electronic circuit 25 will be described later with reference to FIG.
  • the second member 31 includes an insulating layer 32 , a semiconductor layer 33 and a plurality of pads 37 .
  • the insulating layer 32 is attached to the first surface 21A of the first member 21 via the adhesive layer 70 , and the semiconductor layer 33 is laminated on the insulating layer 32 .
  • a plurality of pads 37 are arranged on the upper surface of the semiconductor layer 33 (the surface facing the same direction as the first surface 21A).
  • the semiconductor layer 33 is made of silicon and the insulating layer 32 is made of silicon oxide.
  • a second electronic circuit 35 is provided in the semiconductor layer 33 .
  • the second electronic circuit 35 is a control circuit for the first electronic circuit 25, and includes a silicon-based semiconductor element such as a MOS transistor (MOSFET) and multiple wiring layers.
  • the semiconductor element of the second electronic circuit 35 includes impurity diffusion regions and the like formed in the surface layer portion of the semiconductor layer 33 .
  • the second member 31 is provided with an inter-member connection opening 31A and a first opening 31B that pass through the second member 31 in the thickness direction.
  • the inter-member connection opening 31A overlaps the first pad 27a, which is one of the plurality of pads 27, in plan view. More specifically, the inter-member connection opening 31A is included in the first pad 27a in plan view.
  • the first opening 31 ⁇ /b>B is included in at least one pad 27 other than the first pad 27 a in plan view, and extends from the upper surface of the semiconductor layer 33 to the pad 27 .
  • An insulating film 71 covers the surface of the second member 31, the side and bottom surfaces of the inter-member connection opening 31A, and the side and bottom surfaces of the first opening 31B. Silicon oxide, for example, is used for the insulating film 71 .
  • a plurality of openings are provided in the insulating film 71 to expose the plurality of pads 27 and 37, respectively.
  • An inter-member connection wiring 60 made of a metal film such as a Cu film is arranged on the insulating film 71 .
  • the inter-member connection wiring 60 is connected to the first pad 27a through the inter-member connection opening 31A and the opening provided in the insulating film 71, and passes through other openings provided in the insulating film 71 to form a plurality of wires. It is connected to a second pad 37a, which is one of the pads 37.
  • FIG. A seed layer 42 made of Cu is arranged under the inter-member connection wiring 60 .
  • At least one of the openings provided in the insulating film 71 is arranged at a position that is included in the first opening 31B in plan view.
  • a pedestal 43 made of a metal film such as a Cu film is arranged on the pad 27 exposed on the bottom surface of the first opening 31B.
  • the upper surface of the pedestal 43 is positioned at substantially the same height as the upper surface of the pad 37 of the second member 31 with the first surface 21A as a reference for height.
  • a seed layer 42 is arranged between the pedestal 43 and the pad 27 .
  • a pillar 44 and a solder layer 45 are arranged on the pedestal 43 .
  • the seed layer 42 , the pedestal 43 , the pillar 44 and the solder layer 45 constitute the first conductor protrusion 41 .
  • the pillar 44 is included in the pedestal 43 in plan view.
  • the first conductor protrusion 41 is connected to the first electronic circuit 25 via the pad 27 .
  • the first conductor protrusion 41 protrudes from the upper surface of the pad 27 to the outside of the first opening 31B through the first opening 31B. In other words, the first conductor protrusion 41 protrudes to a position higher than the upper surface of the insulating film 71 through the first opening 31B.
  • the pillars 44 are made of Cu, for example.
  • a second conductor protrusion 51 including a seed layer 42 , a pillar 44 made of Cu, and a solder layer 45 is arranged on the pads 37 exposed in a plurality of openings provided in the insulating film 71 .
  • the first conductor protrusion 41 and the second conductor protrusion 51 having such a structure are called Cu pillar bumps.
  • An under-dump metal layer may be arranged on the bottom surface of the seed layer 42 for the purpose of improving adhesion.
  • Au bumps, solder ball bumps, conductor columns (also called posts), etc. may be used. When a conductor column is used, the conductor column is erected on the pedestal 43 in the first conductor projection 41 , and the conductor column is erected on the pad 37 in the second conductor projection 51 .
  • FIG. 2 is a cross-sectional view of a power amplifier module equipped with the semiconductor device 20 according to the first embodiment.
  • the power amplifier module includes a semiconductor device 20 according to the first embodiment and a module substrate 100 on which the semiconductor device 20 is mounted facedown. A plurality of lands 102 are arranged on the mounting surface of the module substrate 100 .
  • the solder layers 45 (FIG. 1) of the first conductor projections 41 and the second conductor projections 51 of the semiconductor device 20 are connected to the lands 102 respectively.
  • a plurality of back-surface conductor films 110 are arranged on the back surface of the module substrate 100 opposite to the mounting surface. Some lands 102 are connected to the rear conductor film 110 via a plurality of inner layer conductor films 103 and a plurality of vias 104 .
  • FIG. 3 is an equivalent circuit diagram and block diagram of a power amplifier module equipped with the semiconductor device 20 according to the first embodiment.
  • a baseband integrated circuit 80, a high frequency integrated circuit 81, a power supply Vcc, and a bias power supply Vbat are connected to the power amplifier module.
  • the high frequency integrated circuit 81 modulates the baseband signal input from the baseband integrated circuit 80 to generate a high frequency signal Pin.
  • a high frequency signal Pin generated by the high frequency integrated circuit 81 is input to the power amplifier module.
  • the baseband integrated circuit 80 outputs various control information to the power amplifier module.
  • the power amplifier module amplifies the high frequency signal Pin based on control information from the baseband integrated circuit 80 and outputs the amplified high frequency signal Pout.
  • High-frequency integrated circuit 81 selects one frequency band from a plurality of frequency bands according to a control signal input from baseband integrated circuit 80, and generates high-frequency signal Pin of the selected frequency band.
  • the semiconductor device 20, the impedance matching circuit 82 on the input side, the impedance matching circuit 83 on the output side, and the choke coil L6 are mounted on the module substrate 100.
  • Semiconductor device 20 includes a first electronic circuit 25 and a second electronic circuit 35 .
  • the first electronic circuit 25 is a two-stage high frequency power amplifier and includes a driver stage transistor T1 and an output stage transistor T2.
  • the driver stage transistor T1 is composed of a plurality of transistor cells connected in parallel.
  • the output stage transistor T2 is also composed of a plurality of transistor cells connected in parallel.
  • the first electronic circuit 25 further includes passive components such as capacitors C1, C2, C3, C4, C5, inductors L1, L2, L3, L4, L5, ballast resistor elements R1, R2, and a plurality of diodes D1 connected in multiple stages. Including elements.
  • An inductor L2 and a capacitor C2 are connected in series, and an inductor L1 and a capacitor C1 are connected in series.
  • the inductor L3 and the inductor L4 have different inductances. Also, the series circuit of the inductor L1 and the capacitor C1 and the series circuit of the inductor L2 and the capacitor C2 have different reactances.
  • the base of the driver stage transistor T1 is connected to the first bias circuit B1 through the ballast resistance element R1.
  • a ballast resistance element R1 is provided for each of the plurality of transistor cells that constitute the driver stage transistor T1.
  • the base of the output stage transistor T2 is connected to the second bias circuit B2 via the ballast resistance element R2.
  • a ballast resistance element R2 is provided for each of a plurality of transistor cells that constitute the output stage transistor T2.
  • the first bias circuit B1 and the second bias circuit B2 are connected to the bias power supply Vbat.
  • the emitters of the driver stage transistor T1 and the output stage transistor T2 are grounded.
  • the collector of driver stage transistor T1 is connected to power supply Vcc through inductor L5.
  • the collector of the output stage transistor T2 is connected to the power supply Vcc via a choke coil L6 mounted on the module substrate 100.
  • a high frequency signal Pin output from the high frequency integrated circuit 81 is input to the base of the driver stage transistor T1 via the impedance matching circuit 82 on the input side and the capacitor C5.
  • the capacitor C5 is provided for each transistor cell forming the driver stage transistor T1.
  • the collector of the driver stage transistor T1 is connected to the base of the output stage transistor T2 via an interstage impedance matching circuit and a capacitor C3.
  • the capacitor C3 is provided for each transistor cell forming the output stage transistor T2.
  • the interstage impedance matching circuit includes capacitor C4 and inductors L3 and L4.
  • Capacitor C5 is connected in series between the collector of driver stage transistor T1 and capacitor C5.
  • the inductors L4 and L3 are shunt-connected between the capacitors C4 and C3, respectively, and grounded through the MOS transistors S4 and S5 (switching transistors) of the second electronic circuit 35. That is, a series connection circuit made up of inductor L4 and MOS transistor S5 and a series connection circuit made up of inductor L3 and MOS transistor S4 are connected in parallel. Connection between the inductor L3 and the MOS transistor S4 and between the inductor L4 and the MOS transistor S5 are made by an inter-member connection wiring 60 (FIG. 1). By switching on/off the MOS transistors S4 and S5, impedance matching can be optimized according to the frequency band of the high frequency signal Pin.
  • the collector of the output stage transistor T2 is connected to the impedance matching circuit 83 on the output side mounted on the module substrate 100 .
  • the high-frequency signal amplified by the output stage transistor T2 is output to the outside through the impedance matching circuit 83 as the high-frequency signal Pout.
  • the collector of the output stage transistor T2 is further grounded via each of the two harmonic termination circuits.
  • One harmonic termination circuit includes an inductor L2, a capacitor C2, and a MOS transistor S3 (switching transistor) of the second electronic circuit 35 connected in series.
  • the other harmonic termination circuit includes series-connected inductor L1, capacitor C1 and MOS transistor S2 (switching transistor) of second electronic circuit 35 .
  • the capacitor C1 and the MOS transistor S2 and the capacitor C2 and the MOS transistor S3 are connected by an inter-member connection wiring 60 (FIG. 1).
  • the harmonic termination circuit can be optimized according to the frequency band of the high frequency signal Pin.
  • the collector of the output stage transistor T2 is further grounded via a protection circuit consisting of a plurality of diodes D1 connected in multiple stages.
  • a plurality of diodes D1 connected in multiple stages are connected so that the direction from the collector of the output stage transistor T2 to the ground is the forward direction.
  • a MOS transistor S1 (switching transistor) of the second electronic circuit 35 is connected in parallel to some of the diodes D1 constituting the protection circuit, for example, one diode D1.
  • An inter-member connection wiring 60 (FIG. 1) connects between the diode D1 and the MOS transistor S1. By switching on and off of the MOS transistor S1, the effective number of stages of the diodes D1 constituting the protection circuit can be switched.
  • the second electronic circuit 35 includes, in addition to the MOS transistors S1, S2, S3, S4, and S5, a digital operation section 35a, a DA conversion circuit 35b, a buffer circuit 35c, a temperature sensor 35d, and an AD conversion circuit 35e.
  • the digital operation unit 35a is connected to the baseband integrated circuit 80 outside the power amplifier module.
  • the DA conversion circuit 35b converts the command signal from the digital calculation section 35a into an analog signal, and supplies a bias control signal to the first bias circuit B1 and the second bias circuit B2.
  • the DA conversion circuit 35b and the first bias circuit B1 and the DA conversion circuit 35b and the second bias circuit B2 are connected by an inter-member connection wiring 60 (FIG. 1).
  • the first bias circuit B1 and the second bias circuit B2 supply base biases to the driver stage transistor T1 and the output stage transistor T2, respectively, according to the bias control signal.
  • the temperature sensor 35d measures the environmental temperature.
  • the AD conversion circuit 35e converts the measured value of the temperature sensor 35d into a digital signal.
  • a digital signal corresponding to the measured value of the temperature of the output stage transistor T2 is input to the digital operation section 35a.
  • the digital operation unit 35a controls on/off of the MOS transistors S1, S2, S3, S4, and S5 via the buffer circuit 35c. The operation of the digital calculation unit 35a will be described below.
  • the digital operation unit 35a selects one of the MOS transistors S4 and S5 connected to the inter-stage impedance matching circuit and the MOS transistor S5 connected to the harmonic termination circuit according to the frequency band of the high-frequency signal Pin input to the power amplifier module.
  • One of the transistors S2, S3 is turned on. This optimizes impedance matching between stages and suppresses harmonics contained in the output high-frequency signal Pout.
  • the digital operation unit 35a controls the on/off of the MOS transistor S1 according to the environmental temperature measured by the temperature sensor 35d.
  • the protection function of the protection circuit is deteriorated.
  • the MOS transistor S1 is turned on when the environmental temperature becomes equal to or lower than a predetermined determination threshold. As a result, the effective number of diodes D1 constituting the protection circuit is reduced. As a result, deterioration of the protection function of the protection circuit is suppressed.
  • the digital operation unit 35a controls the first bias circuit B1 and the second bias circuit B2 according to the frequency band of the high frequency signal Pin and the environmental temperature measured by the temperature sensor 35d. As a result, a suitable base bias is supplied according to the frequency band of the high frequency signal Pin and the environmental temperature.
  • FIG. 4 is a diagram showing the planar positional relationship of each component of the semiconductor device 20 according to the first embodiment.
  • the plurality of inter-member connection wirings 60 FIG. 1
  • the plurality of wirings provided on the second member 31 , the first opening 31B FIG. 1
  • the inter-member connection wirings 60 are denoted by reference numerals 60a to 60h in order to distinguish between the plurality of inter-member connection wirings 60 respectively.
  • reference numerals 31Ba, 31Bc to 31Bg are attached to the plurality of first openings 31B.
  • reference numerals 41a to 41g are attached to the plurality of first conductor projections 41.
  • the plurality of second conductor projections 51 are given reference numerals 51a to 51e.
  • the shape of the semiconductor device 20 in plan view is rectangular or square, and defines an xy orthogonal coordinate system in which the directions parallel to the edge of the semiconductor device 20 are the x direction and the y direction.
  • a first conductor projection 41g connected to the impedance matching circuit 82 (FIG. 3) is arranged near the edge of the semiconductor device 20 on the negative side of the x-axis (left edge in FIG. 4).
  • Two capacitors C5, a driver stage transistor T1, a capacitor C4, a plurality of capacitors C3, an output stage transistor T2, a plurality of diodes D1, and a MOS transistor S1 are arranged from the first conductor protrusion 41g toward the positive direction of the x-axis. ing.
  • the first conductor protrusion 41g is connected to an input-side impedance matching circuit 82 mounted on the module substrate 100 (FIG. 3). In plan view, the first conductor projection 41g is arranged inside the first opening 31Bg provided in the second member 31 .
  • the driver stage transistor T1 is composed of two transistor cells arranged in the y direction.
  • the two capacitors C5 are arranged side by side in the y-direction corresponding to the two transistor cells of the driver stage transistor T1.
  • a first conductor projection 41c long in the y-direction is arranged so as to overlap two transistor cells forming the driver stage transistor T1.
  • the first conductor protrusion 41c is connected to the emitter of the driver stage transistor T1, and is arranged in the first opening 31Bc provided in the second member 31 (FIG. 1) in plan view.
  • the output stage transistor T2 is composed of a plurality of transistor cells arranged in the y direction.
  • a plurality of capacitors C3 are arranged side by side in the y-direction corresponding to a plurality of transistor cells forming the output stage transistor T2.
  • a first conductor projection 41a long in the y-direction is arranged so as to overlap with a plurality of transistor cells forming the output stage transistor T2.
  • the first conductor protrusion 41a is connected to the emitter of the output stage transistor T2, and is arranged in the first opening 31Ba provided in the second member 31 in plan view.
  • Another first conductor protrusion 41b long in the y direction is arranged in the first opening 31Ba.
  • the first conductor protrusion 41b is connected to the collector of the output stage transistor T2.
  • the first conductor projection 41b is also connected to the output-side impedance matching circuit 83 and the choke coil L6 mounted on the module substrate 100 (FIG. 3).
  • a plurality of diodes D1 forming a protection circuit are arranged side by side in the y direction on the positive side of the x-axis with respect to the first opening 31Ba.
  • a MOS transistor S1 is arranged in the vicinity of one diode D1.
  • a MOS transistor S1 and one diode D1 are connected in parallel by inter-member connection wirings 60a and 60b.
  • a DA conversion circuit 35b provided on the second member 31 is arranged on the positive side in the y direction with respect to the first conductor projection 41g.
  • a second conductor protrusion 51d connected to the DA conversion circuit 35b is arranged on the second member 31 (FIG. 1).
  • a first bias circuit B1 is arranged on the positive side in the y direction with respect to the driver stage transistor T1.
  • An inductor L5 is arranged on the positive side in the y direction with respect to the capacitor C4.
  • a second bias circuit B2 is arranged on the positive side in the y direction with respect to the wiring connecting the capacitor C4 and the plurality of capacitors C3.
  • the first bias circuit B1 and the second bias circuit B2 are connected to the DA conversion circuit 35b via inter-member connection wirings 60g and 60h, respectively.
  • First conductor projections 41d, 41e, and 41f are arranged on the positive side in the y direction for each of the first bias circuit B1, the inductor L5, and the second bias circuit B2.
  • the first conductor projections 41d, 41e and 41f are connected to the first bias circuit B1, the inductor L5 and the second bias circuit B2, respectively.
  • the first conductor projections 41d, 41e, 41f are arranged in the first openings 31Bd, 31Be, 31Bf, respectively.
  • a digital operation unit 35a and an AD conversion circuit 35e provided on the second member 31 are arranged side by side in the y direction on the negative side in the y direction with respect to the first conductor protrusion 41g.
  • the second member 31 (FIG. 1) is provided with a plurality of second conductor protrusions 51c connected to the digital calculation section 35a, and a second conductor protrusion 51e connected to the AD conversion circuit 35e.
  • a buffer circuit 35c and a temperature sensor 35d provided in the second member 31 are arranged side by side in the y direction on the negative side in the y direction with respect to the driver stage transistor T1.
  • Spiral inductors L4 and L3 are arranged side by side in the x direction on the negative side in the y direction with respect to the wiring connecting the capacitor C4 and the plurality of capacitors C3.
  • An opening 31Db is provided in the semiconductor layer 33 (FIG. 1) of the second member 31 so as to include the inductors L4 and L3 in plan view.
  • MOS transistors S5 and S4 provided on the second member 31 are arranged in the vicinity of the inductors L4 and L3 on the negative side in the y direction, respectively. Drains of the MOS transistors S5 and S4 are connected to inductors L4 and L3 via inter-member connection wirings 60f and 60e, respectively.
  • a second conductor protrusion 51a connected to the sources of the MOS transistors S5 and S4 is arranged on the negative side in the y direction with respect to the MOS transistor S5. With the semiconductor device 20 mounted on the module substrate 100 (FIGS. 2 and 3), the second conductor protrusion 51a is connected to the ground of the module substrate 100. As shown in FIG.
  • Meandering inductors L2 and L1 are arranged side by side in the y direction on the negative side in the y direction with respect to the first opening 31Ba.
  • An opening 31Da is provided in the semiconductor layer 33 (FIG. 1) of the second member 31 so as to include the inductors L2 and L1 in plan view.
  • Capacitors C2 and C1 are arranged on the negative side in the x direction with respect to inductors L2 and L1, respectively.
  • MOS transistors S3 and S2 provided on the second member 31 (FIG. 1) are arranged near the negative side in the x direction with respect to the capacitors C2 and C1, respectively.
  • the drains of the MOS transistors S3 and S2 are connected to the capacitors C2 and C1 via the inter-member connection wirings 60d and 60c, respectively.
  • a second conductor protrusion 51b connected to the sources of the MOS transistors S3 and S2 is arranged on the negative side in the x direction with respect to the MOS transistors S3 and S2. With the semiconductor device 20 mounted on the module substrate 100 (FIGS. 2 and 3), the second conductor protrusion 51b is connected to the ground of the module substrate 100. As shown in FIG.
  • FIGS. 5A to 7B are cross-sectional views of the semiconductor device according to the first embodiment during the manufacturing process.
  • an SOI wafer 36 consisting of a support substrate 34, an insulating layer 32, and a semiconductor layer 33 is prepared. At this stage, the SOI wafer 36 has not been separated into multiple chips.
  • a second electronic circuit 35 (FIGS. 1 and 3) is formed on the semiconductor layer 33 of the SOI wafer 36 by a known semiconductor process. Furthermore, a plurality of pads 37 are formed on the surface of the semiconductor layer 33 . The plurality of pads 37 include second pads 37a.
  • the SOI wafer 36 is bonded to the temporary substrate 90 with the adhesive layer 91 with the semiconductor layer 33 facing the temporary substrate 90 .
  • a glass substrate can be used as the temporary substrate 90 .
  • a second member 31 ( FIG. 1 ) is composed of the insulating layer 32 , the semiconductor layer 33 , and the plurality of pads 37 .
  • a first member 21 is prepared in which a first electronic circuit 25 (FIGS. 1 and 3) and a plurality of pads 27 including a first pad 27a are formed on a substrate made of a compound semiconductor such as GaAs. do.
  • the insulating layer 32 of the second member 31 and the circuit forming surface of the first member 21 are aligned to face each other, and the two are joined by the adhesive layer 70 .
  • the first pads 27a of the first member 21 and the second pads 37a of the second member 31 partially overlap in plan view.
  • the temporary substrate 90 and the adhesive layer 91 are removed by etching.
  • the removed temporary substrate 90 and adhesive layer 91 are indicated by broken lines.
  • FIG. 6A a plurality of inter-member connection openings 31A and a plurality of first openings 31B are formed in the semiconductor layer 33, the insulating layer 32, and the adhesive layer .
  • FIG. 6A shows one inter-member connection opening 31A and one first opening 31B.
  • a partial region of the surface of the first pad 27a is exposed on the bottom surface of each of the plurality of inter-member connection openings 31A, and a portion of the surface of the pad 27 is exposed on the bottom surface of each of the plurality of first openings 31B.
  • openings 31Da and 31Db are formed in the semiconductor layer 33.
  • FIG. 4 The insulating layer 32 is exposed at the bottom surfaces of the openings 31Da and 31Db (FIG. 4).
  • An insulating film 71 made of silicon oxide is deposited on the surface of the semiconductor layer 33, the surface of the pad 37, the side and bottom surfaces of the inter-member connection opening 31A, and the side and bottom surfaces of the first opening 31B. After that, a plurality of openings are formed at predetermined positions of the insulating film 71 . Partial regions of the surfaces of the pads 27, the first pads 27a, the pads 37, and the second pads 37a are exposed on the bottom surfaces of these openings.
  • a seed layer 42 is deposited on the surface of the insulating film 71 and the bottom of the opening formed in the insulating film 71 .
  • a photosensitive plating resist film 92 is formed on the seed layer 42 .
  • a plurality of openings are formed by exposing and developing predetermined regions of the plating resist film 92 . Specifically, openings are formed in regions where the pedestal 43 and the inter-member connection wiring 60 are to be formed.
  • the seed layer 42 is exposed at the bottom of the opening.
  • the pedestal 43 and the inter-member connection wiring 60 are formed. At this time, the height of the pedestal 43 is adjusted so that the upper surface of the pedestal 43 and the upper surface of the pad 37 are approximately the same height. After plating, the plating resist film 92 is removed.
  • a photosensitive plating resist film 93 is formed on the entire surface.
  • a plurality of openings are formed by exposing and developing predetermined regions of the plating resist film 93 . Specifically, openings are formed in regions where the first conductor projection 41 and the second conductor projection 51 (FIGS. 1 and 4) are to be formed.
  • the pedestal 43 is exposed at the bottom of the opening in the region where the first conductor projection 41 is formed, and the seed layer 42 is exposed at the bottom of the region where the second conductor projection 51 is formed.
  • the pillars 44 are formed by plating Cu into the plurality of openings of the plating resist film 93 . Further, a solder layer 45 is formed by plating solder on the pillars 44 .
  • the plating resist film 93 is removed as shown in FIG. 7A. This exposes a portion of the seed layer 42 .
  • the exposed seed layer 42 is removed as shown in FIG. 7B.
  • the first conductor protrusions 41 including the seed layer 42, the pedestal 43, the pillars 44, and the solder layer 45 are formed, and the second conductor protrusions 51 including the seed layer 42, the pillars 44, and the solder layer 45 are formed. be done.
  • the seed layer 42 remains under the inter-member connection wiring 60 .
  • the solder layer 45 is reflowed. After the reflow process, the wafer is divided into chips by dicing.
  • a first conductor protrusion 41 protrudes from the first surface 21A of the first member 21 on which the first electronic circuit 25 is formed and is connected to the module substrate 100.
  • FIG. 1 During the amplification operation of the semiconductor device 20, the output stage transistor T2 of the first electronic circuit 25 becomes a heat source.
  • the first conductor protrusion 41 functions as a heat transfer path from the heat source of the first electronic circuit 25 toward the module substrate 100 .
  • the compound semiconductor substrate of the first member 21 serves as a heat transfer path from the heat source of the first electronic circuit 25 to the module substrate.
  • the thermal conductivity of the first conductor projections 41 functioning as heat transfer paths is higher than that of the compound semiconductor substrate. Therefore, the heat dissipation from the heat source of the first electronic circuit 25 can be enhanced.
  • the first conductor protrusion 41 includes the pedestal 43 (FIG. 1), and the second conductor protrusion 51 does not include a portion corresponding to the pedestal 43.
  • the top surface of the pedestal 43 and the top surface of the pad 37 of the second member 31 are approximately the same height. Therefore, the height to the top of the first conductor protrusion 41 and the height to the top of the second conductor protrusion 51 are substantially the same. This makes it possible to easily perform face-down mounting on the module substrate 100 (FIG. 2).
  • the pedestal 43 is formed such that the difference between the height of the top of the first conductor projection 41 and the height of the top of the second conductor projection 51 is smaller than the sum of the thickness of the second member 31 and the thickness of the adhesive layer 70. Set the thickness. Thereby, the effect of arranging the pedestal 43 can be obtained. In other words, the thickness of the pedestal 43 is preferably less than twice the total thickness of the second member 31 and the adhesive layer 70 . Further, the difference between the height from the first surface 21A to the top of the first conductor projection 41 and the height to the top of the second conductor projection 51 is a difference that can be absorbed by the solder layer 45 during mounting. more preferred.
  • the first electronic circuit 25 of the first member 21 and the second electronic circuit 35 of the second member 31 are connected by the inter-member connection wiring 60 without using bonding wires.
  • the elements included in the first electronic circuit 25 and the elements included in the second electronic circuit 35 are arranged near or adjacent to each other in plan view, and are connected by the inter-member connection wiring 60. ing. Therefore, the parasitic inductance of the current path connecting the two can be reduced compared to a configuration using bonding wires.
  • the parasitic inductance of the wiring connecting the DA conversion circuit 35b and the first bias circuit B1 and the wiring connecting the DA conversion circuit 35b and the second bias circuit B2 shown in FIG. 3 is reduced. Thereby, the operation delay of bias control can be reduced. Also, the parasitic inductance of the wiring connecting the capacitor C1 and the MOS transistor S2 and the wiring connecting the capacitor C2 and the MOS transistor S3 is reduced. Therefore, it becomes easy to set the impedance value of the harmonic termination circuit to a desired value.
  • the parasitic impedance of the wiring connecting the inductor L3 and the MOS transistor S4 and the wiring connecting the inductor L4 and the MOS transistor S5 is reduced. This facilitates setting the impedance value of the inter-stage impedance matching circuit to a desired value.
  • the parasitic inductance of the wiring connecting the diode D1 and the MOS transistor S1 in parallel is reduced. Therefore, it is possible to reduce the parasitic inductance of the protection circuit when the MOS transistor S1 is turned on. Thereby, the operation delay of the protection circuit can be suppressed.
  • the opening 31Da provided in the semiconductor layer 33 of the second member 31 is arranged in the region where the inductors L1 and L2 are arranged.
  • An opening 31Db provided in the semiconductor layer 33 of the second member 31 is arranged in the region where L4 is arranged. If a low-insulation semiconductor layer is arranged in a region that overlaps the inductor in a plan view, the loss of the inductor increases. In the first embodiment, the openings 31Da and 31Db prevent the inductors L1, L2, L3, and L4 from overlapping the semiconductor layer 33 (FIG. 1) in plan view. Therefore, it is possible to suppress an increase in losses of the inductors L1, L2, L3, and L4.
  • the openings 31Da and 31Db may not be provided. Conversely, if the loss of the inductor L5 becomes a problem, the semiconductor layer 33 in the region where the inductor L5 is arranged may be removed.
  • the inter-stage impedance matching circuit includes two circuits consisting of inductors and MOS transistors, and the harmonic termination circuit includes two LC resonant circuits consisting of capacitors, inductors, and MOS transistors. I'm in. This allows the interstage impedance matching circuit and the harmonic termination circuit to be optimized for either of the two operating frequency bands. If there are three or more operating frequency bands, it is preferable to provide three or more interstage impedance matching circuits and three or more harmonic termination circuits. This allows the interstage impedance matching circuit and harmonic termination circuit to be optimized for any of three or more operating frequency bands.
  • a GaAs substrate was used as the compound semiconductor substrate of the first member 21 (FIG. 1), but a compound semiconductor substrate other than GaAs may be used.
  • Si is used as the semiconductor layer 33 (FIG. 1) of the second member 31, a single semiconductor different from Si, such as Ge, may be used.
  • the semiconductor material that partially composes the first member 21 may be a compound semiconductor material, and the semiconductor material that partially composes the second member 31 may be a compound semiconductor material, as well as other materials such as elemental semiconductor materials. It may contain a semiconductor material. That is, the second member 31 may contain a semiconductor material different from the semiconductor material contained in the first member 21 .
  • the second conductor protrusion 51 (FIG. 1) protruding from the second member 31 is arranged, but the second electronic circuit 35 (FIG. 1) provided on the second member 31 is replaced by the module substrate 100. (FIG. 2), the second conductor projection 51 need not be arranged. In this case, the semiconductor device 20 is mounted on the module substrate 100 only with the first conductor projections 41 .
  • the first electronic circuit 25 of the semiconductor device 20 includes a high frequency power amplifier
  • the second electronic circuit 35 includes a control circuit and switching elements for the high frequency power amplifier.
  • the first electronic circuit 25 and the second electronic circuit 35 may be electronic circuits having other functions. Appropriate semiconductor materials may be used according to the functions of the semiconductor elements included in the first electronic circuit 25 and the second electronic circuit 35 .
  • the first electronic circuit 25 may include a compound semiconductor transistor suitable for high frequency operation
  • the second electronic circuit 35 may include a single semiconductor transistor suitable for a digital control circuit.
  • FIGS. 8A to 8D are cross-sectional views of the semiconductor device according to the second embodiment during the manufacturing process. Although only a portion of the wafer is shown in FIG. 5A and the like, the wafer is not divided into a plurality of chips at the manufacturing stages shown in FIGS. 8A to 8D.
  • the SOI wafer 36 including the support substrate 34, the insulating layer 32, and the semiconductor layer 33 is bonded to the temporary substrate 90 with the adhesive layer 91.
  • the second electronic circuit 35 and the pad 37 shown in FIG. 5A are formed at the stage shown in FIG. 8A, they are omitted in FIG. 8A.
  • a recess 34A is formed by etching away part of the support substrate 34. As shown in FIG. 8B, the second member 31 from which part of the support substrate 34 is removed is obtained. A photolithographic technique can be used to form the recess 34A.
  • the wafer-shaped first member 21 is placed in the recess 34A with the first surface 21A facing the insulating layer 32 and bonded to the insulating layer 32 with the adhesive layer 70.
  • the first electronic circuit 25 and the pads 27 are formed on the first member 21, but are omitted in FIG. 8C.
  • the temporary substrate 90 and the adhesive layer 91 are removed by etching.
  • the removed temporary substrate 90 and adhesive layer 91 are indicated by broken lines.
  • the structure from the semiconductor layer 33 in the region where the recess 34A is provided to the first member 21 is the same as the structure shown in FIG. 5D.
  • the manufacturing process after forming the structure shown in FIG. 8D is the same as the manufacturing process shown in FIGS. 6A to 7B of the first embodiment.
  • the remaining portion of the support substrate 34 is removed in the dicing process.
  • the excellent effects of the second embodiment will be described.
  • the effect of improving the heat dissipation, the effect of reducing the parasitic inductance, the effect of facilitating face-down mounting, and the effect of suppressing an increase in loss of the inductor of the first electronic circuit 25. is obtained.
  • the compound semiconductor wafer that forms the basis of the first member 21 is smaller than the SOI wafer 36 that forms the basis of the second member 31 .
  • the semiconductor device manufacturing method according to the second embodiment can be easily applied when the compound semiconductor wafer is smaller than the SOI wafer 36 .
  • FIG. 9 is a cross-sectional view of the semiconductor device 20 according to the third embodiment.
  • the second member 31 is joined to the first member 21 via the adhesive layer 70 with the insulating layer 32 facing the first member 21 .
  • the second member 31 is joined to the first member 21 via the adhesive layer 70 with the semiconductor layer 33 facing the first member 21 .
  • the plurality of pads 37 of the second member 31 are provided on the surface of the semiconductor layer 33 facing the first member 21 .
  • the second electronic circuit 35 is provided on the surface layer portion of the second member 31 closer to the first member 21 .
  • a second opening 31C penetrating through the insulating layer 32 and the semiconductor layer 33 in the thickness direction is provided in the region where the second conductor projection 51 is arranged.
  • An insulating film 71 is arranged on the side and bottom surfaces of the second opening 31 ⁇ /b>C, and the insulating film 71 is provided with an opening that partially exposes the pad 37 .
  • a second conductor protrusion 51 including a seed layer 42, a pedestal 43, a pillar 44, and a solder layer 45 is arranged on the pad 37 exposed on the bottom surface of the second opening 31C.
  • the second conductor protrusion 51 protrudes to the outside of the second opening 31C through the second opening 31C.
  • the second pad 37a of the second member 31 and the first pad 27a of the first member 21 partially overlap in plan view.
  • the inter-member connection opening 31A is formed in at least part of the region where the first pad 27a and the second pad 37a overlap and at least one region of the first pad 27a which does not overlap with the second pad 37a. It is placed in a position that includes the part. A portion of the second pad 37a that overlaps the first pad 27a in plan view and a portion of the first pad 27a that does not overlap the second pad 37a in plan view are exposed on the bottom surface of the inter-member connection opening 31A. do.
  • the bottom surface of the inter-member connection opening 31A has a two-step shape, and the height from the first surface 21A of the first member 21 to the bottom surface where the second pads 37a are exposed is the same as that of the first pads 27a. Higher than the height to the bottom. As shown in FIG. 9, the portion of the second pad 37a that does not overlap with the first pad 27a may be exposed on the bottom surface of the inter-member connection opening 31A.
  • An insulating film 71 is arranged on the side and bottom surfaces of the inter-member connection opening 31A. An opening is provided in the insulating film 71 to expose a portion of the first pad 27a and a portion of the second pad 37a.
  • the seed layer 42 and the inter-member connection wiring 60 are arranged on the first pad 27a and the second pad 37a exposed on the bottom surface of the inter-member connection opening 31A.
  • the first pad 27a and the second pad 37a are connected to each other by an inter-member connection wiring 60 made of a metal film.
  • a third conductor protrusion 61 is arranged on the inter-member connection wiring 60 .
  • the third conductor protrusion 61 includes a pillar 44 and a solder layer 45 disposed thereon.
  • none of the inter-member connection wirings 60a, 60b, 60c, 60d, 60e, and 60f are connected to conductor projections. Therefore, when adopting the circuit layout shown in FIG. 4, the third conductor projection 61 is not necessary.
  • FIGS. 10A to 10D are cross-sectional views of the semiconductor device 20 during the manufacturing process.
  • 10A to 10D show the state of the wafer before it is divided into individual semiconductor devices 20.
  • FIG. 10A to 10D show the state of the wafer before it is divided into individual semiconductor devices 20.
  • a second electronic circuit 35 (FIG. 9) is formed on an SOI wafer 36 including a support substrate 34, an insulating layer 32, and a semiconductor layer 33, and a second pad 37a is formed on the surface of the semiconductor layer 33.
  • a plurality of pads 37 including are formed.
  • a first electronic circuit 25 (FIG. 9) is formed on the first member 21, and a plurality of pads 27 including a first pad 27a are formed on the first surface 21A.
  • 10A to 10D illustration of the first electronic circuit 25 and the second electronic circuit 35 is omitted.
  • the surface of the SOI wafer 36 on which the pads 37 are formed faces the first surface 21 A of the first member 21 , and the SOI wafer 36 is bonded to the first member 21 with the adhesive layer 70 .
  • the support substrate 34 is removed by etching.
  • the removed support substrate 34 is indicated by dashed lines. Thereby, the insulating layer 32 is exposed.
  • the insulating layer 32, the semiconductor layer 33, and the adhesive layer 70 are formed with an inter-member connection opening 31A, a first opening 31B, and a second opening 31C.
  • the inter-member connection opening 31A overlaps the first pads 27a and the second pads 37a in plan view, reaches the second pads 37a, and reaches the first pads 27a in areas where the second pads 37a are not arranged.
  • the adhesive layer 70 in the regions where the second pads 37a are not arranged is etched using the second pads 37a as etching stoppers.
  • the first opening 31B penetrates the insulating layer 32, the semiconductor layer 33, and the adhesive layer 70 and reaches the pad 27 of the first member 21.
  • the second opening 31 ⁇ /b>C penetrates the insulating layer 32 and the semiconductor layer 33 and reaches the pad 37 of the second member 31 .
  • an insulating film 71 is deposited to cover the entire surface, and openings are formed in predetermined regions of the insulating film 71 . Specifically, openings are formed in the bottom surface of the two-stage structure of the inter-member connection opening 31A, the bottom surface of the first opening 31B, and the bottom surface of the second opening 31C.
  • the first pad 27a and the second pad 37a are exposed in the opening formed in the bottom surface of the inter-member connection opening 31A.
  • the pad 27 of the first member 21 is exposed in the opening formed on the bottom surface of the first opening 31B.
  • the pad 37 of the second member 31 is exposed in the opening formed on the bottom surface of the second opening 31C.
  • a seed layer 42 is deposited over the entire surface. over the seed layer 42;
  • a photosensitive plating resist film 94 is formed.
  • an opening 94A is formed in the region where the second conductor projection 51 is to be formed, and an opening 94B is formed in the region where the first conductor projection 41 is to be formed.
  • an opening 94C is formed in a region where the inter-member connection wiring 60 is to be formed.
  • the pedestal 43 and the inter-member connection wiring 60 are formed. After plating, the plating resist film 94 is removed. After that, the same steps as the steps after the step described with reference to FIG. 6C of the first embodiment are performed. Thus, the semiconductor device 20 (FIG. 9) according to the third embodiment is completed.
  • the excellent effects of the third embodiment will be described.
  • the effect of improving the heat dissipation, the effect of reducing the parasitic inductance, and the effect of suppressing the loss increase of the inductor of the first electronic circuit 25 can be obtained.
  • the difference between the height from the first surface 21A of the first member 21 to the upper surface of the pad 27 of the first member 21 and the height from the upper surface of the pad 37 of the second member 31 is approximately equal to the adhesive. It is only the thickness of layer 70, which is less than the height difference between the two in the first embodiment. Therefore, even if the laminated structures of the first conductor projection 41 and the second conductor projection 51 are the same, the height difference between the top portions of the two becomes small. This facilitates face-down mounting on the module substrate 100 (FIG. 2).
  • the supporting substrate 34 is removed by etching in the process described with reference to FIG. 10B, leaving the insulating layer 32.
  • the insulating layer 32 may be removed by etching to expose the semiconductor layer 33. .
  • the laminated structure of the first conductor projection 41 and the second conductor projection 51 are the same. This is because the height difference between the upper surfaces of the first conductor projections 41 and the second conductor projections 51 due to the thickness of the adhesive layer 70 is sufficiently small. If the adhesive layer 70 is too thick to be absorbed by the solder layer 45 during face-down mounting, the pedestal 43 of the first conductor projection 41 should be thicker than the pedestal 43 of the second conductor projection 51 .
  • the plating process for forming the pedestal 43 may be performed in two steps. For example, if a plating process is performed to form the pedestal 43 of the first conductor projection 41 and then a plating process is performed to form both the pedestal 43 of the first conductor projection 41 and the pedestal 43 of the second conductor projection 51. good.
  • FIG. 11 is a cross-sectional view of a semiconductor device 20 according to the fourth embodiment.
  • the dimensions of the first member 21 and the second member 31 are the same in plan view, and the edges of both are aligned.
  • the first member 21 is smaller than the second member 31 in the fourth embodiment.
  • the support substrate 34 (FIG. 5A) of the SOI wafer 36 is entirely removed by etching (FIG. 5B).
  • a recess 31E reaching the insulating layer 32 is formed in part of the support substrate 34, and part of the support substrate 34 remains. That is, the second member 31 includes the support substrate 34 in addition to the thin layer portion 38 composed of the insulating layer 32 and the semiconductor layer 33 .
  • the shape of the recess 31E in plan view is, for example, a rectangle or a square.
  • the first member 21 is arranged in the recess 31E and is bonded to the side and bottom surfaces of the recess 31E with an adhesive layer 70. That is, the thin layer portion 38 is attached to the first surface 21A of the first member 21 via the adhesive layer 70, and when the first surface 21A is viewed in plan, the thin layer portion 38 is the first member 21. extends to the outside of the
  • the support substrate 34 is arranged in a region that does not overlap with the first member 21 when the first surface 21A is viewed in plan, and is joined to the surface of the thin layer portion 38 on the side attached to the first surface 21A. .
  • a first electronic circuit 25 is arranged on a surface layer of the first member 21 facing the insulating layer 32, and a plurality of pads 27 including a first pad 27a are formed on a surface facing the insulating layer 32.
  • a second electronic circuit 35 is formed on the semiconductor layer 33 of the second member 31 , and a plurality of pads 37 including a second pad 37 a are formed on the surface of the semiconductor layer 33 .
  • the first pads 27a and the second pads 37a are connected by the inter-member connection wirings 60.
  • a first conductor projection 41 penetrating through the second member 31 is arranged on the pad 27 of the first member 21 .
  • a second conductor projection 51 is arranged on the pad 37 of the second member 31 .
  • the second electronic circuit 35 and the second conductor protrusion 51 are also arranged in the semiconductor layer 33 in a region that does not overlap the first member 21 in plan view.
  • FIGS. 12A to 12D are cross-sectional views of the semiconductor device 20 during the manufacturing process.
  • FIG. 12A an SOI wafer 36 including a support substrate 34, an insulating layer 32 and a semiconductor layer 33 is prepared.
  • FIG. 12A shows a region of the SOI wafer 36 corresponding to one semiconductor device 20 .
  • a second electronic circuit 35 (FIG. 11) is formed on the semiconductor layer 33, and a plurality of pads 37 including a second pad 37a are formed on the surface of the semiconductor layer 33.
  • the SOI wafer is bonded to the temporary substrate 90 with the adhesive layer 91 with the surface on which the pads 37 are formed facing the temporary substrate 90 .
  • a recess 31E is formed in the support substrate 34 using photolithography.
  • a concave portion 31E is formed for each semiconductor device 20 arranged in the SOI wafer 36 . That is, one SOI wafer 36 is formed with a plurality of recesses 31E.
  • the second member 31 in which a part of the support substrate 34 remains is obtained. At this stage, the second member 31 has not been divided into a plurality of chips.
  • the first member 21 divided into chips is placed in the recess 31E, and the first member 21 is joined to the second member 31 with the adhesive layer 70 .
  • the first member 21 is formed with a first electronic circuit 25 (FIG. 11) and a plurality of pads 27 including a first pad 27a.
  • the first member 21 is joined to the second member 31 with the surface on which the pad 27 is formed facing the bottom surface of the recess 31E.
  • the temporary substrate 90 and the adhesive layer 91 are removed as shown in FIG. 12D. After that, the semiconductor device 20 is completed by performing the same steps as those described with reference to FIGS. 6A to 7B of the first embodiment.
  • the excellent effects of the fourth embodiment will be described.
  • the effect of improving the heat dissipation, the effect of reducing the parasitic inductance, the effect of facilitating face-down mounting, and the effect of suppressing an increase in loss of the inductor of the first electronic circuit 25. is obtained.
  • the first member 21 divided into chips is bonded to the SOI wafer 36 that serves as the base of the second member 31 . Therefore, it is not necessary to match the dimensions of the SOI wafer 36 and the compound semiconductor wafer that forms the basis of the first member 21 . As a result, an excellent effect of increasing the degree of freedom of wafer selection is obtained.
  • the second electronic circuit 35 and the second conductor protrusion 51 are also arranged in a region that does not overlap the first member 21 in plan view. Therefore, the area occupied by the second electronic circuit 35 can be expanded without being restricted by the dimensions of the first member 21 . As a result, it becomes possible to realize a large scale and high functionality of the second electronic circuit 35 . Conversely, if the dimensions of the second member 31 are predetermined, the dimensions of the first member 21 can be optimized independently of the dimensions of the second member 31 .
  • a first member including a semiconductor substrate and a first electronic circuit
  • a second member attached to a first surface that is one surface of the first member,
  • the first electronic circuit includes a semiconductor element provided on one surface of the semiconductor substrate,
  • the second member includes a second electronic circuit including another semiconductor element,
  • the second member is provided with a first opening that penetrates the second member in a thickness direction, moreover,
  • a semiconductor device comprising a first conductor projection connected to the first electronic circuit and projecting from the first surface of the first member through the first opening of the second member to the outside of the first opening.
  • ⁇ 2> The semiconductor device according to ⁇ 1>, wherein a semiconductor material partially forming the first member is different from a semiconductor material partially forming the second member.
  • the second member includes an insulating layer attached to the first member and a semiconductor layer disposed on the insulating layer, and the semiconductor element of the second electronic circuit is provided on the semiconductor layer.
  • ⁇ 4> The semiconductor device according to ⁇ 3>, wherein the semiconductor layer is formed of a single semiconductor.
  • ⁇ 5> The semiconductor device according to any one of ⁇ 1> to ⁇ 4>, wherein the first conductor protrusion includes a pedestal arranged in the first opening, and a pillar arranged on the pedestal.
  • the semiconductor element of the second electronic circuit is provided on a surface layer of the second member farther from the first member, further comprising a second conductor protrusion connected to the second electronic circuit and protruding from the second member; ⁇ 1> to ⁇ 5>, wherein the height difference between the top portion of the first conductor projection and the top portion of the second conductor projection is smaller than the thickness of the second member, with the first surface as a reference for height.
  • the first member includes a first pad disposed on the first surface and connected to the first electronic circuit;
  • the second member includes a second pad arranged on a surface facing the same direction as the first surface and connected to the second electronic circuit;
  • the second member is provided with an inter-member connection opening that overlaps with the first pad in a plan view and penetrates the second member in a thickness direction,
  • the method according to any one of ⁇ 1> to ⁇ 6>, further comprising an inter-member connection wiring made of a metal film connected from the first pad to the second pad through the inter-member connection opening. semiconductor equipment.
  • the second electronic circuit includes a switching transistor;
  • the semiconductor element of the second electronic circuit is provided on a surface layer portion of the second member closer to the first member, the second member further includes a pad disposed on a surface facing the first member and connected to the second electronic circuit; The second member is provided with a second opening that is included in the pad in plan view,
  • the semiconductor device according to any one of ⁇ 1> to ⁇ 5>, further comprising a second conductor protrusion connected to the pad and protruding through the second opening to the outside of the second opening.
  • the first member includes a first pad disposed on the first surface and connected to the first electronic circuit;
  • the second member includes a second pad disposed on a surface facing the first surface and connected to the second electronic circuit; an inter-member connection opening exposing the first pad and the second pad is provided in the second member;
  • the second electronic circuit includes a switching transistor;
  • said first electronic circuit includes at least two passive elements, and said switching transistors are included at least two in said second electronic circuit; ⁇ 11>, wherein the switching transistor of the second electronic circuit is connected in series to each of the passive elements, and two series-connected circuits each comprising the passive element and the switching transistor are connected in parallel; The semiconductor device described.
  • the first electronic circuit includes a plurality of diodes connected in multiple stages, and the switching transistor is connected in parallel to some of the plurality of diodes. semiconductor equipment.
  • the first electronic circuit includes at least one inductor;
  • ⁇ 15> The semiconductor device according to any one of ⁇ 1> to ⁇ 14>, wherein the first electronic circuit includes a high-frequency power amplifier, and the second electronic circuit includes a control circuit for controlling the first electronic circuit.
  • ⁇ 16> The semiconductor device according to any one of ⁇ 1> to ⁇ 15>, wherein the semiconductor substrate included in the first member is a compound semiconductor substrate.
  • ⁇ 17> The semiconductor device according to any one of ⁇ 1> to ⁇ 16>, wherein the second member is thinner than the first member.
  • the second member includes a thin layer portion attached to the first surface and a support substrate bonded to the thin layer portion, When the first surface is viewed in plan, the thin layer portion extends to the outside of the first member, and the support substrate is provided on the surface of the thin layer portion attached to the first surface.
  • the semiconductor device according to any one of ⁇ 1> to ⁇ 8>, which is bonded.

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Abstract

【課題】積み重ね型の半導体装置において、放熱性を高めることが可能な半導体装置を提供する。 【解決手段】第１部材が半導体基板及び第１電子回路を含む。第１電子回路は、半導体基板の一方の表面に設けられた半導体素子を含んでいる。第１部材の一方の表面である第１面に第２部材が貼り付けられている。第２部材は、他の半導体素子を含む第２電子回路を含む。第２部材に、第２部材を厚さ方向に貫通する第１開口が設けられている。第１導体突起が第１電子回路に接続されている。第１導体突起は、第１部材の第１面から、第２部材の第１開口を通って第１開口の外側まで突出する。

Description

半導体装置
　本発明は、半導体装置に関する。
　高周波パワーアンプが形成されたＧａＡｓダイの上に、制御回路が形成されたＳｉダイが積み重ねられた半導体装置が公知である（例えば、下記の特許文献１）。特許文献１に記載された半導体装置は、モジュール基板（実装基板）にフェイスアップ実装される。Ｓｉダイ上の端子とＧａＡｓダイ上の端子との間、Ｓｉダイ上の端子とモジュール基板上の端子との間、及びＧａＡｓダイ上の端子とモジュール基板上の端子との間が、それぞれボンディングワイヤによって接続される。ＧａＡｓダイにＳｉダイを積み重ねることにより、モジュール基板の実装面における専有面積を小さくすることができる。
米国特許第９５８３４７１号明細書
　特許文献１に記載された半導体装置は、モジュール基板にフェイスアップ実装される。また、発熱源となるパワーアンプ用のトランジスタは、ＧａＡｓダイの上面（モジュール基板から遠い方の表面）に配置されている。このため、トランジスタからモジュール基板に至る伝熱経路の熱抵抗が高く、十分な放熱性を確保することが困難である。
　本発明の目的は、積み重ね型の半導体装置において、放熱性を高めることが可能な半導体装置を提供することである。
　本発明の一観点によると、
　半導体基板及び第１電子回路を含んだ第１部材と、
　前記第１部材の一方の表面である第１面に貼り付けられた第２部材と
を備え、
　前記第１電子回路は、前記半導体基板の一方の表面に設けられた半導体素子を含み、
　前記第２部材は、他の半導体素子を含む第２電子回路を含み、
　前記第２部材に、前記第２部材を厚さ方向に貫通する第１開口が設けられており、
　さらに、
　前記第１電子回路に接続され、前記第１部材の前記第１面から、前記第２部材の前記第１開口を通って前記第１開口の外側まで突出する第１導体突起
を備えた半導体装置が提供される。
　第１導体突起が、第１部材の第１電子回路からモジュール基板までの伝熱経路として機能する。このため、ワイヤボンディングにより電気的接続を行う構成と比べて、放熱性を高めることができる。
図１は、第１実施例による半導体装置の断面図である。 図２は、第１実施例による半導体装置を搭載したパワーアンプモジュールの断面図である。 図３は、第１実施例による半導体装置を搭載したパワーアンプモジュールの等価回路図及びブロック図である。 図４は、第１実施例による半導体装置の各構成要素の平面的な位置関係を示す図である。 図５Ａから図５Ｄまでの各図面は、第１実施例による半導体装置の製造途中段階における部分断面図である。 図６Ａから図６Ｃまでの各図面は、第１実施例による半導体装置の製造途中段階における部分断面図である。 図７Ａ及び図７Ｂは、第１実施例による半導体装置の製造途中段階における部分断面図である。 図８Ａから図８Ｄまでの各図面は、第２実施例による半導体装置の製造途中段階における断面図である。 図９は、第３実施例による半導体装置の断面図である。 図１０Ａから図１０Ｄまでの各図面は、製造途中段階における半導体装置の断面図である。 図１１は、第４実施例による半導体装置の断面図である。 図１２Ａから図１２Ｄまでの各図面は、製造途中段階における半導体装置の断面図である。
　［第１実施例］
　図１から図７Ｂまでの図面を参照して、第１実施例による半導体装置について説明する。
　図１は、第１実施例による半導体装置２０の断面図である。なお、図１は、第１実施例による半導体装置２０の特定の断面の構造を示しているわけではなく、構成要素の積層方向の位置関係及び電気的な接続に着目して示したものである。
　第１実施例による半導体装置２０は、半導体基板を含む第１部材２１、及び薄膜状の第２部材３１を含む。ここで、「薄膜状」とは、製造プロセスにおいて単独で支持可能なウエハやダイ等よりも薄く、単独で支持することが困難な程度の薄さの状態であることを意味する。第２部材３１は、第１部材２１より薄い。第１部材２１は、半導体基板、半導体基板の一方の表面に設けられた第１電子回路２５、及び半導体基板の一方の表面に配置された複数のパッド２７を含む。第１部材２１の、第１電子回路２５が配置されている方の面を第１面２１Ａということとする。半導体基板として、例えばＧａＡｓ等からなる化合物半導体基板が用いられる。第１電子回路２５は、化合物半導体基板上にエピタキシャル成長された半導体層等からなる化合物半導体系の半導体素子、例えばヘテロ接合型バイポーラトランジスタ（ＨＢＴ）、及び多層配線層等を含む高周波パワーアンプである。
　図１において、第１電子回路２５が配置されている領域を波線で示している。ただし、破線で示した領域は、第１部材２１の厚さ方向に関する概略的な位置を示しており、平面視における位置を示しているわけではない。第１電子回路２５の平面視における配置は、後に図４を参照して説明する。また、第１電子回路２５の回路構成については、後に図３を参照して説明する。
　第２部材３１は、絶縁層３２、半導体層３３、及び複数のパッド３７を含む。絶縁層３２は、接着剤層７０を介して第１部材２１の第１面２１Ａに貼り付けられており、半導体層３３は絶縁層３２に積層されている。複数のパッド３７は、半導体層３３の上面（第１面２１Ａと同一方向を向く面）に配置されている。一例として、半導体層３３はシリコンで形成され、絶縁層３２は酸化シリコンで形成されている。半導体層３３に、第２電子回路３５が設けられている。第２電子回路３５は、第１電子回路２５の制御回路であり、シリコン系の半導体素子、例えばＭＯＳトランジスタ（ＭＯＳＦＥＴ）、及び多層配線層を含む。第２電子回路３５の半導体素子は、半導体層３３の表層部に形成された不純物拡散領域等を含む。
　第２部材３１を厚さ方向に貫通する部材間接続用開口３１Ａ及び第１開口３１Ｂが、第２部材３１に設けられている。部材間接続用開口３１Ａは、複数のパッド２７のうちの一つである第１パッド２７ａに、平面視において重なっている。より具体的には、部材間接続用開口３１Ａは、平面視において第１パッド２７ａに包含されている。第１開口３１Ｂは、平面視において第１パッド２７ａ以外の少なくとも一つのパッド２７に包含されており、半導体層３３の上面からパッド２７まで達する。第２部材３１の表面、部材間接続用開口３１Ａの側面と底面、第１開口３１Ｂの側面と底面を、絶縁膜７１が覆う。絶縁膜７１には、例えば酸化シリコンが用いられる。絶縁膜７１に、複数のパッド２７、３７をそれぞれ露出させる複数の開口が設けられている。
　絶縁膜７１の上に、金属膜、例えばＣｕ膜からなる部材間接続配線６０が配置されている。部材間接続配線６０は、部材間接続用開口３１Ａ及び絶縁膜７１に設けられた開口を通って第１パッド２７ａに接続されるとともに、絶縁膜７１に設けられた他の開口を通って複数のパッド３７のうちの一つである第２パッド３７ａに接続されている。部材間接続配線６０の下に、Ｃｕからなるシード層４２が配置されている。
　絶縁膜７１に設けられた開口のうち少なくとも一つは、平面視において第１開口３１Ｂに包含される位置に配置されている。第１開口３１Ｂの底面に露出しているパッド２７の上に、金属膜、例えばＣｕ膜からなる台座４３が配置されている。台座４３の上面は、第１面２１Ａを高さの基準として、第２部材３１のパッド３７の上面とほぼ同じ高さに位置する。台座４３とパッド２７との間に、シード層４２が配置されている。
　台座４３の上に、ピラー４４及びハンダ層４５が配置されている。シード層４２、台座４３、ピラー４４、及びハンダ層４５により、第１導体突起４１が構成される。平面視において、ピラー４４は台座４３に包含される。第１導体突起４１は、パッド２７を介して第１電子回路２５に接続されている。また、第１導体突起４１は、パッド２７の上面から第１開口３１Ｂを通って第１開口３１Ｂの外側まで突出している。言い換えると、第１導体突起４１は、第１開口３１Ｂを通って、絶縁膜７１の上面より高い位置まで突出している。ピラー４４は、例えばＣｕで形成される。
　絶縁膜７１に設けられた複数の開口内にそれぞれ露出したパッド３７の上に、シード層４２、Ｃｕからなるピラー４４、及びハンダ層４５を含む第２導体突起５１が配置されている。このような構造の第１導体突起４１及び第２導体突起５１は、Ｃｕピラーバンプと呼ばれる。なお、シード層４２の底面に密着性向上を目的としてアンダーダンプメタル層を配置してもよい。また、ピラー４４及びハンダ層４５に代えて、Ａｕバンプ、ハンダボールバンプ、導体柱（ポストともいわれる。）等を用いてもよい。導体柱を用いる場合、第１導体突起４１においては台座４３の上に導体柱が立てられ、第２導体突起５１においては、パッド３７の上に導体柱が立てられる。
　図２は、第１実施例による半導体装置２０を搭載したパワーアンプモジュールの断面図である。パワーアンプモジュールは、第１実施例による半導体装置２０と、半導体装置２０がフェイスダウン実装されたモジュール基板１００とを含む。モジュール基板１００の実装面に、複数のランド１０２が配置されている。半導体装置２０の第１導体突起４１及び第２導体突起５１のハンダ層４５（図１）が、それぞれランド１０２に接続されている。
　モジュール基板１００の実装面とは反対側の裏面に、複数の裏面導体膜１１０が配置されている。一部のランド１０２は、複数の内層導体膜１０３及び複数のビア１０４を介して裏面導体膜１１０に接続されている。
　図３は、第１実施例による半導体装置２０を搭載したパワーアンプモジュールの等価回路図及びブロック図である。パワーアンプモジュールに、ベースバンド集積回路８０、高周波集積回路８１、電源Ｖｃｃ、及びバイアス電源Ｖｂａｔが接続されている。
　高周波集積回路８１は、ベースバンド集積回路８０から入力されるベースバンド信号を変調して高周波信号Ｐｉｎを生成する。高周波集積回路８１で生成された高周波信号Ｐｉｎがパワーアンプモジュールに入力される。ベースバンド集積回路８０は、パワーアンプモジュールに対して種々の制御情報を出力する。パワーアンプモジュールは、ベースバンド集積回路８０からの制御情報に基づいて、高周波信号Ｐｉｎを増幅して、増幅された高周波信号Ｐｏｕｔを出力する。高周波集積回路８１は、ベースバンド集積回路８０から入力される制御信号によって、複数の周波数帯から一つの周波数帯を選択し、選択された周波数帯の高周波信号Ｐｉｎを生成する。
　モジュール基板１００に、半導体装置２０、入力側のインピーダンス整合回路８２、出力側のインピーダンス整合回路８３、及びチョークコイルＬ６が実装されている。半導体装置２０は、第１電子回路２５及び第２電子回路３５を含む。
　第１電子回路２５は、２段構成の高周波パワーアンプであり、ドライバ段トランジスタＴ１と、出力段トランジスタＴ２とを含む。ドライバ段トランジスタＴ１は、相互に並列接続された複数のトランジスタセルで構成される。同様に、出力段トランジスタＴ２も、相互に並列接続された複数のトランジスタセルで構成される。第１電子回路２５は、さらに、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、インダクタＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、バラスト抵抗素子Ｒ１、Ｒ２、及び多段接続された複数のダイオードＤ１等の受動素子を含む。インダクタＬ２とキャパシタＣ２とが直列に接続され、インダクタＬ１とキャパシタＣ１とが直列に接続されている。
　インダクタＬ３とインダクタＬ４とは、異なるインダクタンスを持つ。また、インダクタＬ１とキャパシタＣ１との直列回路と、インダクタＬ２とキャパシタＣ２との直列回路とは、異なるリアクタンスを持つ。
　ドライバ段トランジスタＴ１のベースが、バラスト抵抗素子Ｒ１を介して第１バイアス回路Ｂ１に接続されている。バラスト抵抗素子Ｒ１は、ドライバ段トランジスタＴ１を構成する複数のトランジスタセルごとに設けられている。出力段トランジスタＴ２のベースが、バラスト抵抗素子Ｒ２を介して第２バイアス回路Ｂ２に接続されている。バラスト抵抗素子Ｒ２は、出力段トランジスタＴ２を構成する複数のトランジスタセルごとに設けられている。第１バイアス回路Ｂ１及び第２バイアス回路Ｂ２は、バイアス電源Ｖｂａｔに接続されている。
　ドライバ段トランジスタＴ１及び出力段トランジスタＴ２のエミッタは、接地されている。ドライバ段トランジスタＴ１のコレクタは、インダクタＬ５を介して電源Ｖｃｃに接続されている。出力段トランジスタＴ２のコレクタは、モジュール基板１００に実装されたチョークコイルＬ６を介して電源Ｖｃｃに接続されている。
　高周波集積回路８１から出力された高周波信号Ｐｉｎが、入力側のインピーダンス整合回路８２及びキャパシタＣ５を介してドライバ段トランジスタＴ１のベースに入力される。キャパシタＣ５は、ドライバ段トランジスタＴ１を構成するトランジスタセルごとに設けられている。
　ドライバ段トランジスタＴ１のコレクタは、段間インピーダンス整合回路及びキャパシタＣ３を介して出力段トランジスタＴ２のベースに接続されている。キャパシタＣ３は、出力段トランジスタＴ２を構成するトランジスタセルごとに設けられている。段間インピーダンス整合回路は、キャパシタＣ４、インダクタＬ３、Ｌ４を含む。キャパシタＣ５は、ドライバ段トランジスタＴ１のコレクタとキャパシタＣ５との間に直列に接続されている。
　インダクタＬ４、Ｌ３は、それぞれキャパシタＣ４とキャパシタＣ３との間に、シャント接続されており、第２電子回路３５のＭＯＳトランジスタＳ４、Ｓ５（スイッチングトランジスタ）を介して接地されている。すなわち、インダクタＬ４とＭＯＳトランジスタＳ５とからなる直列接続回路と、インダクタＬ３とＭＯＳトランジスタＳ４とからなる直列接続回路とが、並列に接続されている。インダクタＬ３とＭＯＳトランジスタＳ４との間、及びインダクタＬ４とＭＯＳトランジスタＳ５との間は、部材間接続配線６０（図１）によって接続されている。ＭＯＳトランジスタＳ４、Ｓ５のオンオフを切り替えることにより、高周波信号Ｐｉｎの周波数帯に応じてインピーダンス整合を最適化することができる。
　出力段トランジスタＴ２のコレクタは、モジュール基板１００に実装された出力側のインピーダンス整合回路８３に接続されている。出力段トランジスタＴ２で増幅された高周波信号が、インピーダンス整合回路８３を介して、高周波信号Ｐｏｕｔとして外部に出力される。
　出力段トランジスタＴ２のコレクタは、さらに、２つの高調波終端回路のそれぞれを介して接地されている。一方の高調波終端回路は、直列に接続されたインダクタＬ２、キャパシタＣ２、及び第２電子回路３５のＭＯＳトランジスタＳ３（スイッチングトランジスタ）を含む。もう一方の高調波終端回路は、直列に接続されたインダクタＬ１、キャパシタＣ１、及び第２電子回路３５のＭＯＳトランジスタＳ２（スイッチングトランジスタ）を含む。
　キャパシタＣ１とＭＯＳトランジスタＳ２との間、及びキャパシタＣ２とＭＯＳトランジスタＳ３との間は、部材間接続配線６０（図１）によって接続されている。ＭＯＳトランジスタＳ２、Ｓ３のオンオフを切り替えることにより、高周波信号Ｐｉｎの周波数帯に応じて、高調波終端回路を最適化することができる。
　出力段トランジスタＴ２のコレクタは、さらに、多段接続された複数のダイオードＤ１からなる保護回路を介して接地されている。多段接続された複数のダイオードＤ１は、出力段トランジスタＴ２のコレクタからグランドに向かう方向が順方向となるように接続されている。保護回路を構成する複数のダイオードＤ１のうち一部のダイオードＤ１、例えば１つのダイオードＤ１に対して、第２電子回路３５のＭＯＳトランジスタＳ１（スイッチングトランジスタ）が並列に接続されている。ダイオードＤ１とＭＯＳトランジスタＳ１との間は、部材間接続配線６０（図１）によって接続されている。ＭＯＳトランジスタＳ１のオンオフを切り替えることにより、保護回路を構成するダイオードＤ１の実効的な段数を切り替えることができる。
　第２電子回路３５は、ＭＯＳトランジスタＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５の他に、デジタル演算部３５ａ、ＤＡ変換回路３５ｂ、バッファ回路３５ｃ、温度センサ３５ｄ、及びＡＤ変換回路３５ｅを含む。
　デジタル演算部３５ａは、パワーアンプモジュール外のベースバンド集積回路８０に接続されている。ＤＡ変換回路３５ｂは、デジタル演算部３５ａからの指令信号をアナログ信号に変換し、第１バイアス回路Ｂ１及び第２バイアス回路Ｂ２に、バイアス制御信号を与える。ＤＡ変換回路３５ｂと第１バイアス回路Ｂ１との間、及びＤＡ変換回路３５ｂと第２バイアス回路Ｂ２との間は、部材間接続配線６０（図１）によって接続されている。第１バイアス回路Ｂ１及び第２バイアス回路Ｂ２は、それぞれバイアス制御信号に応じてドライバ段トランジスタＴ１及び出力段トランジスタＴ２にベースバイアスを供給する。
　温度センサ３５ｄは、環境温度を計測する。ＡＤ変換回路３５ｅは、温度センサ３５ｄの計測値をデジタル信号に変換する。出力段トランジスタＴ２の温度の計測値に応じたデジタル信号がデジタル演算部３５ａに入力される。
　デジタル演算部３５ａは、バッファ回路３５ｃを介してＭＯＳトランジスタＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５のオンオフを制御する。以下、デジタル演算部３５ａの動作について説明する。
　デジタル演算部３５ａは、パワーアンプモジュールに入力される高周波信号Ｐｉｎの周波数帯に応じて、段間インピーダンス整合回路に接続されたＭＯＳトランジスタＳ４、Ｓ５の一方、及び高調波終端回路に接続されたＭＯＳトランジスタＳ２、Ｓ３の一方をオンにする。これにより、段間のインピーダンス整合が適切化されるとともに、出力される高周波信号Ｐｏｕｔに含まれる高調波が抑制される。
　さらに、デジタル演算部３５ａは、温度センサ３５ｄで計測された環境温度に応じて、ＭＯＳトランジスタＳ１のオンオフを制御する。一般に、環境温度が低下すると、出力段トランジスタＴ２の破壊耐圧が低下するとともに、ダイオードＤ１の順方向電圧が増加する。このため、保護回路の保護機能が低下する。環境温度が所定の判定閾値以下になると、ＭＯＳトランジスタＳ１をオンにする。これにより、保護回路を構成するダイオードＤ１の実効的な段数が少なくなる。その結果、保護回路の保護機能の低下が抑制される。
　さらに、デジタル演算部３５ａは、高周波信号Ｐｉｎの周波数帯、及び温度センサ３５ｄで計測された環境温度に応じて、第１バイアス回路Ｂ１及び第２バイアス回路Ｂ２を制御する。これにより、高周波信号Ｐｉｎの周波数帯及び環境温度に応じて好適なベースバイアスが供給される。
　図４は、第１実施例による半導体装置２０の各構成要素の平面的な位置関係を示す図である。図４において、第１電子回路２５と第２電子回路３５とを接続する複数の部材間接続配線６０（図１）に、相対的に濃いハッチングを付し、第２部材３１に設けられた複数の第１開口３１Ｂ（図１）に淡いハッチングを付している。
　図４においては、複数の部材間接続配線６０のそれぞれを区別するために、部材間接続配線６０に、６０ａから６０ｈまでの参照符号を付している。また、複数の第１開口３１Ｂのそれぞれを区別するために、複数の第１開口３１Ｂに、３１Ｂａ、３１Ｂｃから３１Ｂｇまでの参照符号を付している。複数の第１導体突起４１のそれぞれを区別するために、複数の第１導体突起４１に、４１ａから４１ｇまでの参照符号を付している。さらに、複数の第２導体突起５１のそれぞれを区別するために、複数の第２導体突起５１に、５１ａから５１ｅまでの参照符号を付している。半導体装置２０の平面視における形状は、長方形または正方形であり、半導体装置２０の縁に平行な方向をｘ方向及びｙ方向とするｘｙ直交座標系を定義する。
　インピーダンス整合回路８２（図３）に接続される第１導体突起４１ｇが、半導体装置２０のｘ軸の負側の縁（図４において左の縁）の近傍に配置されている。第１導体突起４１ｇから、ｘ軸の正方向に向かって、２つのキャパシタＣ５、ドライバ段トランジスタＴ１、キャパシタＣ４、複数のキャパシタＣ３、出力段トランジスタＴ２、複数のダイオードＤ１、ＭＯＳトランジスタＳ１が配置されている。
　第１導体突起４１ｇは、モジュール基板１００（図３）に実装された入力側のインピーダンス整合回路８２に接続されている。平面視において、第１導体突起４１ｇは、第２部材３１に設けられた第１開口３１Ｂｇ内に配置されている。
　ドライバ段トランジスタＴ１は、ｙ方向に並ぶ２つのトランジスタセルで構成される。２つのキャパシタＣ５は、ドライバ段トランジスタＴ１の２個のトランジスタセルに対応して、ｙ方向に並んで配置されている。ドライバ段トランジスタＴ１を構成する２つのトランジスタセルと重なるように、ｙ方向に長い第１導体突起４１ｃが配置されている。第１導体突起４１ｃは、ドライバ段トランジスタＴ１のエミッタに接続されており、平面視において、第２部材３１（図１）に設けられた第１開口３１Ｂｃ内に配置されている。
　出力段トランジスタＴ２は、ｙ方向に並ぶ複数のトランジスタセルで構成される。複数のキャパシタＣ３は、出力段トランジスタＴ２を構成する複数のトランジスタセルに対応して、ｙ方向に並んで配置されている。出力段トランジスタＴ２を構成する複数のトランジスタセルと重なるように、ｙ方向に長い第１導体突起４１ａが配置されている。第１導体突起４１ａは、出力段トランジスタＴ２のエミッタに接続されており、平面視において第２部材３１に設けられた第１開口３１Ｂａ内に配置されている。
　第１開口３１Ｂａ内に、ｙ方向に長い他の第１導体突起４１ｂが配置されている。第１導体突起４１ｂは、出力段トランジスタＴ２のコレクタに接続されている。また、第１導体突起４１ｂは、モジュール基板１００（図３）に実装された出力側のインピーダンス整合回路８３及びチョークコイルＬ６に接続される。
　第１開口３１Ｂａに対してｘ軸の正の側に、保護回路を構成する複数のダイオードＤ１が、ｙ方向に並んで配置されている。１つのダイオードＤ１の近傍に、ＭＯＳトランジスタＳ１が配置されている。ＭＯＳトランジスタＳ１と１つのダイオードＤ１とが、部材間接続配線６０ａ、６０ｂによって並列に接続されている。
　第１導体突起４１ｇに対してｙ方向の正の側に、第２部材３１に設けられたＤＡ変換回路３５ｂが配置されている。第２部材３１（図１）に、ＤＡ変換回路３５ｂに接続された第２導体突起５１ｄが配置されている。ドライバ段トランジスタＴ１に対してｙ方向の正の側に、第１バイアス回路Ｂ１が配置されている。キャパシタＣ４に対してｙ方向の正の側に、インダクタＬ５が配置されている。キャパシタＣ４と複数のキャパシタＣ３とを接続する配線に対してｙ方向の正の側に、第２バイアス回路Ｂ２が配置されている。第１バイアス回路Ｂ１及び第２バイアス回路Ｂ２は、それぞれ部材間接続配線６０ｇ、６０ｈを介してＤＡ変換回路３５ｂに接続されている。
　第１バイアス回路Ｂ１、インダクタＬ５、第２バイアス回路Ｂ２のそれぞれに対して、ｙ方向の正の側に第１導体突起４１ｄ、４１ｅ、４１ｆが配置されている。第１導体突起４１ｄ、４１ｅ、４１ｆは、それぞれ第１バイアス回路Ｂ１、インダクタＬ５、第２バイアス回路Ｂ２に接続されている。また、第１導体突起４１ｄ、４１ｅ、４１ｆは、それぞれ第１開口３１Ｂｄ、３１Ｂｅ、３１Ｂｆ内に配置されている。半導体装置２０がモジュール基板１００（図２、図３）に実装された状態で、第１導体突起４１ｄ、４１ｅ、４１ｆは、それぞれバイアス電源Ｖｂａｔ、電源Ｖｃｃ、及びバイアス電源Ｖｂａｔに接続される。
　第１導体突起４１ｇに対してｙ方向の負の側に、第２部材３１に設けられたデジタル演算部３５ａ及びＡＤ変換回路３５ｅが、ｙ方向に並んで配置されている。第２部材３１（図１）に、デジタル演算部３５ａに接続された複数の第２導体突起５１ｃが配置されており、ＡＤ変換回路３５ｅに接続された第２導体突起５１ｅが配置されている。ドライバ段トランジスタＴ１に対してｙ方向の負の側に、第２部材３１に設けられたバッファ回路３５ｃ及び温度センサ３５ｄが、ｙ方向に並んで配置されている。
　キャパシタＣ４と複数のキャパシタＣ３とを接続する配線に対してｙ方向の負の側に、スパイラル状のインダクタＬ４、Ｌ３が、ｘ方向に並んで配置されている。平面視においてインダクタＬ４、Ｌ３を包含するように、第２部材３１の半導体層３３（図１）に開口３１Ｄｂが設けられている。
　インダクタＬ４、Ｌ３に対してｙ方向の負の側の近傍に、それぞれ第２部材３１に設けられたＭＯＳトランジスタＳ５、Ｓ４が配置されている。ＭＯＳトランジスタＳ５、Ｓ４のドレインが、それぞれ部材間接続配線６０ｆ、６０ｅを介してインダクタＬ４、Ｌ３に接続されている。ＭＯＳトランジスタＳ５に対してｙ方向の負の側に、ＭＯＳトランジスタＳ５、Ｓ４のソースに接続された第２導体突起５１ａが配置されている。半導体装置２０がモジュール基板１００（図２、図３）に実装された状態で、第２導体突起５１ａはモジュール基板１００のグランドに接続される。
　第１開口３１Ｂａに対してｙ方向の負の側に、メアンダ状のインダクタＬ２、Ｌ１がｙ方向に並んで配置されている。平面視においてインダクタＬ２、Ｌ１を包含するように、第２部材３１の半導体層３３（図１）に開口３１Ｄａが設けられている。
　インダクタＬ２、Ｌ１に対してｘ方向の負の側に、それぞれキャパシタＣ２、Ｃ１が配置されている。キャパシタＣ２、Ｃ１に対してｘ方向の負の側の近傍に、それぞれ第２部材３１（図１）に設けられたＭＯＳトランジスタＳ３、Ｓ２が配置されている。ＭＯＳトランジスタＳ３、Ｓ２のドレインが、それぞれ部材間接続配線６０ｄ、６０ｃを介してキャパシタＣ２、Ｃ１に接続されている。
　ＭＯＳトランジスタＳ３、Ｓ２に対してｘ方向の負の側に、ＭＯＳトランジスタＳ３、Ｓ２のソースに接続された第２導体突起５１ｂが配置されている。半導体装置２０がモジュール基板１００（図２、図３）に実装された状態で、第２導体突起５１ｂはモジュール基板１００のグランドに接続される。
　次に、図５Ａから図７Ｂまでの図面を参照して、第１実施例による半導体装置の製造方法について説明する。図５Ａから図７Ｂまでの各図面は、第１実施例による半導体装置の製造途中段階における断面図である。
　図５Ａに示すように、支持基板３４、絶縁層３２、及び半導体層３３からなるＳＯＩウエハ３６を準備する。この段階では、ＳＯＩウエハ３６は複数のチップに分離されていない。ＳＯＩウエハ３６の半導体層３３に、公知の半導体プロセスにより第２電子回路３５（図１、図３）を形成する。さらに、半導体層３３の表面に、複数のパッド３７を形成する。複数のパッド３７には、第２パッド３７ａが含まれる。
　半導体層３３が仮基板９０に対向する姿勢で、ＳＯＩウエハ３６を仮基板９０に接着剤層９１により接合する。仮基板９０として、例えばガラス基板を用いることができる。
　図５Ｂに示すように、支持基板３４（図５Ａ）をエッチング除去する。図５Ｂにおいて、除去された支持基板３４を破線で示している。絶縁層３２、半導体層３３、及び複数のパッド３７により、第２部材３１（図１）が構成される。
　図５Ｃに示すように、ＧａＡｓ等の化合物半導体からなる基板に第１電子回路２５（図１、図３）、及び第１パッド２７ａを含む複数のパッド２７が形成された第１部材２１を準備する。第２部材３１の絶縁層３２と、第１部材２１の回路形成面とを対向させて位置合わせを行い、接着剤層７０により両者を接合する。このとき、第１部材２１の第１パッド２７ａと、第２部材３１の第２パッド３７ａとが、平面視において部分的に重なる。
　図５Ｄに示すように、仮基板９０及び接着剤層９１をエッチング除去する。図５Ｄにおいて、除去された仮基板９０及び接着剤層９１を破線で示している。
　図６Ａに示すように、半導体層３３、絶縁層３２、及び接着剤層７０に、複数の部材間接続用開口３１Ａ及び複数の第１開口３１Ｂを形成する。なお、図６Ａでは、一つの部材間接続用開口３１Ａ及び一つの第１開口３１Ｂが示されている。複数の部材間接続用開口３１Ａの各々の底面に、第１パッド２７ａの表面の一部の領域が露出し、複数の第１開口３１Ｂの各々底面に、パッド２７の表面の一部が露出する。このとき、図６Ａには示されていないが、半導体層３３に開口３１Ｄａ、３１Ｄｂ（図４）を形成する。開口３１Ｄａ、３１Ｄｂ（図４）の底面に、絶縁層３２が露出する。
　半導体層３３の表面、パッド３７の表面、部材間接続用開口３１Ａの側面及び底面、及び第１開口３１Ｂの側面及び底面に、酸化シリコンからなる絶縁膜７１を堆積する。その後、絶縁膜７１の所定の位置に複数の開口を形成する。これらの開口の底面に、パッド２７、第１パッド２７ａ、パッド３７、第２パッド３７ａの表面の一部の領域が露出する。
　図６Ｂに示すように、絶縁膜７１の表面、及び絶縁膜７１に形成された開口の底面に、シード層４２を堆積する。シード層４２の上に、感光性のメッキレジスト膜９２を形成する。メッキレジスト膜９２の所定の領域を露光し、現像することにより、複数の開口を形成する。具体的には、台座４３及び部材間接続配線６０を形成する領域に、それぞれ開口を形成する。開口の底面に、シード層４２が露出する。
　メッキレジスト膜９２に形成された開口の底面に露出したシード層４２の上にＣｕをメッキすることにより、台座４３及び部材間接続配線６０を形成する。このとき、台座４３の上面がパッド３７の上面とほぼ同じ高さになるように、台座４３の高さを調整する。メッキ後、メッキレジスト膜９２を除去する。
　図６Ｃに示すように、全面に感光性のメッキレジスト膜９３を形成する。メッキレジスト膜９３の所定の領域を露光し、現像することにより、複数の開口を形成する。具体的には、第１導体突起４１及び第２導体突起５１（図１、図４）を形成する領域に、それぞれ開口を形成する。第１導体突起４１を形成する領域の開口の底面に台座４３が露出し、第２導体突起５１を形成する領域の底面にシード層４２が露出する。
　メッキレジスト膜９３の複数の開口内にＣｕをメッキすることにより、ピラー４４を形成する。さらに、ピラー４４の上にハンダをメッキすることにより、ハンダ層４５を形成する。
　図７Ａに示すように、メッキレジスト膜９３を除去する。これにより、シード層４２の一部が露出する。
　図７Ｂに示すように、露出したシード層４２を除去する。これにより、シード層４２、台座４３、ピラー４４、及びハンダ層４５を含む第１導体突起４１が形成されるとともに、シード層４２、ピラー４４、及びハンダ層４５を含む第２導体突起５１が形成される。部材間接続配線６０の下に、シード層４２が残る。その後、ハンダ層４５のリフロー処理を行う。リフロー処理後、ダイシングにより、ウエハを各チップに分割する。
　次に、第１実施例の優れた効果について説明する。
　第１実施例では、第１部材２１の第１電子回路２５が形成されている第１面２１Ａから第１導体突起４１（図１）が突出し、モジュール基板１００に接続される。半導体装置２０の増幅動作時に、第１電子回路２５の出力段トランジスタＴ２が発熱源となる。第１導体突起４１が、第１電子回路２５の発熱源からモジュール基板１００に向かう伝熱経路として機能する。
　半導体装置をフェイスアップ実装する構成では、第１部材２１の化合物半導体基板が、第１電子回路２５の発熱源からモジュール基板までの伝熱経路となる。第１実施例において伝熱経路として機能する第１導体突起４１の熱伝導率は、化合物半導体基板の熱伝導率より高い。このため、第１電子回路２５の発熱源からの放熱性を高めることができる。
　第１実施例では、第１導体突起４１が台座４３（図１）を含み、第２導体突起５１は、台座４３に対応する部分を含んでいない。第１部材２１の第１面２１Ａを高さの基準として、台座４３の上面と、第２部材３１のパッド３７の上面とがほぼ同じ高さである。このため、第１導体突起４１の頂部までの高さと、第２導体突起５１の頂部までの高さとがほぼ同一になる。これにより、モジュール基板１００（図２）へのフェイスダウン実装を容易に行うことが可能になる。
　次に、台座４３の好ましい厚さについて説明する。第１導体突起４１の頂部の高さと、第２導体突起５１の頂部の高さとの差が、第２部材３１の厚さと接着剤層７０の厚さとの和より小さくなるように、台座４３の厚さを設定すればよい。これにより、台座４３を配置する効果が得られる。言い換えると、台座４３の厚さを、第２部材３１の厚さと接着剤層７０の厚さとの合計の２倍未満にすることが好ましい。また、第１面２１Ａから第１導体突起４１の頂部までの高さと、第２導体突起５１の頂部までの高さとの差が、実装時にハンダ層４５によって吸収できる程度の差であることが、より好ましい。
　さらに、第１実施例では、第１部材２１の第１電子回路２５と、第２部材３１の第２電子回路３５とが、ボンディングワイヤを用いることなく、部材間接続配線６０で接続されている。また、場合によっては、第１電子回路２５に含まれる素子と第２電子回路３５に含まれる素子とが、平面視において近傍にまたは隣接して配置され、両者が部材間接続配線６０で接続されている。このため、ボンディングワイヤを用いる構成と比べて、両者を接続する電流経路の寄生インダクタンスを低減させることができる。
　例えば、図３に示したＤＡ変換回路３５ｂと第１バイアス回路Ｂ１とを接続する配線、及びＤＡ変換回路３５ｂと第２バイアス回路Ｂ２とを接続する配線の寄生インダクタンスが低減される。これにより、バイアス制御の動作遅延を低減させることができる。また、キャパシタＣ１とＭＯＳトランジスタＳ２とを接続する配線、キャパシタＣ２とＭＯＳトランジスタＳ３とを接続する配線の寄生インダクタンスが低減される。このため、高調波終端回路のインピーダンス値を所望の値に設定することが容易になる。
　さらに、インダクタＬ３とＭＯＳトランジスタＳ４とを接続する配線、インダクタＬ４とＭＯＳトランジスタＳ５とを接続する配線の寄生インピーダンスが低減される。これにより、段間インピーダンス整合回路のインピーダンス値を所望の値に設定することが容易になる。
　さらに、ダイオードＤ１とＭＯＳトランジスタＳ１とを並列に接続する配線の寄生インダクタンスが低減される。このため、ＭＯＳトランジスタＳ１をオンにしたときの保護回路の寄生インダクタンスを低減させることができる。これにより、保護回路の動作遅延を抑制することができる。
　さらに、第１実施例では、図４に示したように、インダクタＬ１、Ｌ２が配置された領域に、第２部材３１の半導体層３３に設けられた開口３１Ｄａが配置されており、インダクタＬ３、Ｌ４が配置された領域に、第２部材３１の半導体層３３に設けられた開口３１Ｄｂが配置されている。平面視においてインダクタと重なる領域に低絶縁性の半導体層が配置されていると、インダクタの損失が増大してしまう。第１実施例では、開口３１Ｄａ、３１Ｄｂを設けることによって、インダクタＬ１、Ｌ２、Ｌ３、Ｌ４と半導体層３３（図１）とが、平面視において重ならない。このため、インダクタＬ１、Ｌ２、Ｌ３、Ｌ４の損失の増大を抑制することができる。
　なお、半導体層３３が十分薄いためにインダクタＬ１、Ｌ２、Ｌ３、Ｌ４の損失が問題にならない場合には、開口３１Ｄａ、３１Ｄｂを設けなくてもよい。逆に、インダクタＬ５の損失が問題になる場合には、インダクタＬ５が配置された領域の半導体層３３を除去してもよい。
　次に、第１実施例の変形例について説明する。
　第１実施例では、段間インピーダンス整合回路が、インダクタとＭＯＳトランジスタとからなる２系統の回路を含み、高調波終端回路が、キャパシタ、インダクタ、及びＭＯＳトランジスタからなる２系統のＬＣ共振回路を含んでいる。これにより、段間インピーダンス整合回路及び高調波終端回路を、２つの動作周波数帯のいずれかに最適化することができる。動作周波数帯が３つ以上の場合には、段間インピーダンス整合回路及び高調波終端回路のそれぞれを３系統以上にするとよい。これにより、段間インピーダンス整合回路及び高調波終端回路を、３つ以上の動作周波数帯のいずれかに最適化することが可能になる。
　第１実施例では、第１部材２１（図１）の化合物半導体基板としてＧａＡｓ基板を用いたが、ＧａＡｓとは異なる化合物半導体の基板を用いてもよい。また、第２部材３１の半導体層３３（図１）として、Ｓｉを用いたが、Ｓｉとは異なる単体半導体、例えばＧｅを用いてもよい。第１部材２１を部分的に構成する半導体材料は化合物半導体材料であってもよく、第２部材３１を部分的に構成する半導体材料は化合物半導体材料に加えて、単体半導体材料のようなその他の半導体材料を含んでいてもよい。すなわち、第２部材３１は、第１部材２１に含まれる半導体材料とは異なる半導体材料を含んでいてもよい。
　第１実施例では、第２部材３１から突出する第２導体突起５１（図１）を配置しているが、第２部材３１に設けられた第２電子回路３５（図１）をモジュール基板１００（図２）に電気的に接続する必要がない場合には、第２導体突起５１を配置する必要はない。この場合、半導体装置２０は、第１導体突起４１のみでモジュール基板１００に実装される。
　第１実施例による半導体装置２０の第１電子回路２５は高周波パワーアンプを含み、第２電子回路３５は、高周波パワーアンプの制御回路及びスイッチング素子を含んでいる。第１電子回路２５及び第２電子回路３５を、その他の機能を持つ電子回路としてもよい。第１電子回路２５及び第２電子回路３５に含まれる半導体素子の機能に応じて、適切な半導体材料を用いるとよい。例えば、第１電子回路２５は、高周波動作に適した化合物半導体系のトランジスタを含み、第２電子回路３５は、デジタル制御回路に適した単体半導体系のトランジスタを含むようにするとよい。
　［第２実施例］
　次に、図８Ａから図８Ｄまでの図面を参照して、第２実施例による半導体装置について説明する。以下、図１から図７Ｂまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。図８Ａから図８Ｄまでの各図面は、第２実施例による半導体装置の製造途中段階における断面図である。図５Ａ等では、ウエハのうち一部分のみを示しているが、図８Ａから図８Ｄまでの各図面に示した製造段階では、ウエハは複数のチップに分割されていない。
　図８Ａに示すように、支持基板３４、絶縁層３２、及び半導体層３３を含むＳＯＩウエハ３６を、仮基板９０に接着剤層９１により接合する。図８Ａに示した段階で、図５Ａに示された第２電子回路３５及びパッド３７が形成されているが、図８Ａではこれらの記載を省略している。
　図８Ｂに示すように、支持基板３４の一部をエッチング除去することにより、凹部３４Ａを形成する。これにより、支持基板３４の一部が除去された第２部材３１が得られる。凹部３４Ａの形成には、フォトリソグラフィ技術を用いることができる。
　図８Ｃに示すように、ウエハ状の第１部材２１を、第１面２１Ａが絶縁層３２に対向する姿勢で凹部３４Ａ内に配置し、接着剤層７０により絶縁層３２に接合する。この段階で、第１部材２１には第１電子回路２５及びパッド２７（図１）が形成されているが、図８Ｃではこれらの記載を省略している。
　図８Ｄに示すように、仮基板９０及び接着剤層９１をエッチング除去する。図８Ｄにおいて、除去された仮基板９０及び接着剤層９１を破線で示している。凹部３４Ａが設けられている領域の半導体層３３から第１部材２１までの構造は、図５Ｄに示した構造と同一である。図８Ｄに示した構造を形成した後の製造工程は、第１実施例の図６Ａから図７Ｂまでの図面に示した製造工程と同一である。支持基板３４が残っている部分は、ダイシングの工程で除去される。
　次に、第２実施例の優れた効果について説明する。
　第２実施例においても第１実施例と同様に、放熱性を高める効果、寄生インダクタンスを低減させる効果、フェイスダウン実装を容易にする効果、第１電子回路２５のインダクタの損失増大を抑制する効果が得られる。
　図５Ａから図７Ｂまでの図面を参照して説明した第１実施例による半導体装置の製造工程を適用する場合には、第１部材２１の基礎となる化合物半導体のウエハと、第２部材３１の基礎となるＳＯＩウエハ３６との寸法を等しくすることが必要である。ところが、一般的に、第１部材２１の基礎となる化合物半導体のウエハは、第２部材３１の基礎となるＳＯＩウエハ３６より小さい。第２実施例による半導体装置の製造方法では、化合物半導体のウエハがＳＯＩウエハ３６より小さい場合に、容易に適用することが可能である。
　［第３実施例］
　次に、図９から図１０Ｄまでの図面を参照して、第３実施例による半導体装置について説明する。以下、図１から図７Ｂまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図９は、第３実施例による半導体装置２０の断面図である。第１実施例（図１）では、第２部材３１が、絶縁層３２を第１部材２１に対向させた姿勢で、接着剤層７０を介して第１部材２１に接合されている。これに対して第３実施例では、第２部材３１が、半導体層３３を第１部材２１に対向させた姿勢で、接着剤層７０を介して第１部材２１に接合されている。第２部材３１の複数のパッド３７は、半導体層３３の、第１部材２１に対向する面に設けられている。第２電子回路３５は、第２部材３１の、第１部材２１に近い方の表層部に設けられている。
　また、第３実施例（図９）では、第２導体突起５１が配置される領域に、絶縁層３２及び半導体層３３を厚さ方向に貫通する第２開口３１Ｃが設けられている。第２開口３１Ｃの側面及び底面に絶縁膜７１が配置されており、絶縁膜７１に、パッド３７の一部を露出させる開口が設けられている。
　第２開口３１Ｃの底面に露出したパッド３７の上に、シード層４２、台座４３、ピラー４４、及びハンダ層４５を含む第２導体突起５１が配置されている。第２導体突起５１は、第２開口３１Ｃを通って第２開口３１Ｃの外側まで突出している。
　第２部材３１の第２パッド３７ａと第１部材２１の第１パッド２７ａとが、平面視において部分的に重なっている。部材間接続用開口３１Ａが、平面視において、第１パッド２７ａと第２パッド３７ａとが重なった領域の少なくとも一部、及び第１パッド２７ａのうち第２パッド３７ａと重なっていない領域の少なくとも一部を含む位置に配置されている。部材間接続用開口３１Ａの底面に、第２パッド３７ａのうち、平面視において第１パッド２７ａと重なる部分、及び第１パッド２７ａのうち、平面視において第２パッド３７ａと重なっていない部分が露出する。
　部材間接続用開口３１Ａの底面は２段の階段状になっており、第１部材２１の第１面２１Ａから第２パッド３７ａが露出した底面までの高さが、第１パッド２７ａが露出した底面までの高さより高い。なお、図９に示したように、第２パッド３７ａのうち、第１パッド２７ａと重なっていない部分が、部材間接続用開口３１Ａの底面に露出するようにしてもよい。
　部材間接続用開口３１Ａの側面及び底面に、絶縁膜７１が配置されている。絶縁膜７１に、第１パッド２７ａの一部及び第２パッド３７ａの一部を露出させる開口が設けられている。部材間接続用開口３１Ａの底面に露出した第１パッド２７ａ及び第２パッド３７ａの上にシード層４２及び部材間接続配線６０が配置されている。第１パッド２７ａと第２パッド３７ａとが、金属膜からなる部材間接続配線６０によって相互に接続される。
　部材間接続配線６０の上に、第３導体突起６１が配置されている。第３導体突起６１は、ピラー４４と、その上に配置されたハンダ層４５とを含む。なお、図４に示した半導体装置２０の回路配置では、部材間接続配線６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆのいずれも導体突起に接続されていない。このため、図４に示した回路配置を採用する場合は、第３導体突起６１は不要である。
　次に、図１０Ａから図１０Ｄまでの図面を参照して、第３実施例による半導体装置２０の製造方法について説明する。図１０Ａから図１０Ｄまでの各図面は、製造途中段階における半導体装置２０の断面図である。なお、図１０Ａから図１０Ｄまでの各図面は、半導体装置２０ごとに分割される前のウエハの状態を示している。
　図１０Ａに示すように、支持基板３４、絶縁層３２、及び半導体層３３を含むＳＯＩウエハ３６に第２電子回路３５（図９）が形成されており、半導体層３３の表面に第２パッド３７ａを含む複数のパッド３７が形成されている。第１部材２１に、第１電子回路２５（図９）が形成されており、第１面２１Ａに、第１パッド２７ａを含む複数のパッド２７が形成されている。図１０Ａから図１０Ｄまでの図面では、第１電子回路２５及び第２電子回路３５の記載を省略している。ＳＯＩウエハ３６の、パッド３７が形成された面を第１部材２１の第１面２１Ａに対向させて、ＳＯＩウエハ３６を第１部材２１に接着剤層７０により接合する。
　図１０Ｂに示すように、支持基板３４をエッチング除去する。図１０Ｂにおいて、除去された支持基板３４を破線で示している。これにより、絶縁層３２が露出する。
　図１０Ｃに示すように、絶縁層３２、半導体層３３、及び接着剤層７０に、部材間接続用開口３１Ａ、第１開口３１Ｂ、及び第２開口３１Ｃを形成する。部材間接続用開口３１Ａは、平面視において第１パッド２７ａ及び第２パッド３７ａと重なり、第２パッド３７ａまで達するとともに、第２パッド３７ａが配置されていない領域では、第１パッド２７ａまで達する。絶縁層３２及び半導体層３３をエッチングして第２パッド３７ａが露出すると、第２パッド３７ａをエッチングストッパとして用いることにより、第２パッド３７ａが配置されていない領域の接着剤層７０をエッチングする。
　第１開口３１Ｂは、絶縁層３２、半導体層３３、及び接着剤層７０を貫通して第１部材２１のパッド２７まで達する。第２開口３１Ｃは、絶縁層３２及び半導体層３３を貫通して第２部材３１のパッド３７まで達する。
　その後、全面を覆うように絶縁膜７１を堆積し、絶縁膜７１の所定の領域に開口を形成する。具体的には、部材間接続用開口３１Ａの２段構造の底面、第１開口３１Ｂの底面、及び第２開口３１Ｃの底面にそれぞれ開口を形成する。部材間接続用開口３１Ａの底面に形成された開口内に、第１パッド２７ａ及び第２パッド３７ａが露出する。第１開口３１Ｂの底面に形成された開口内に第１部材２１のパッド２７が露出する。第２開口３１Ｃの底面に形成された開口内に、第２部材３１のパッド３７が露出する。
　図１０Ｄに示すように、全面にシード層４２を堆積する。シード層４２の上に。感光性のメッキレジスト膜９４を形成する。メッキレジスト膜９４の所定の領域を露光し、現像することにより、第２導体突起５１を形成すべき領域に開口９４Ａを形成し、第１導体突起４１を形成すべき領域に開口９４Ｂを形成し、部材間接続配線６０を形成すべき領域に開口９４Ｃを形成する。
　メッキレジスト膜９４に形成された開口９４Ａ、９４Ｂ、９４Ｃ内に露出しているシード層４２の上にＣｕをメッキすることにより、台座４３及び部材間接続配線６０を形成する。メッキ後、メッキレジスト膜９４を除去する。その後は、第１実施例の図６Ｃを参照して説明した工程以降の工程と同一の工程を実行する。これにより、第３実施例による半導体装置が２０（図９）完成する。
　次に、第３実施例の優れた効果について説明する。
　第３実施例においても第１実施例と同様に、放熱性を高める効果、寄生インダクタンスを低減させる効果、第１電子回路２５のインダクタの損失増大を抑制する効果が得られる。
　第３実施例では、第１部材２１の第１面２１Ａから第１部材２１のパッド２７の上面までの高さと、第２部材３１のパッド３７の上面までの高さとの差が、ほぼ接着剤層７０の厚さ分のみであり、第１実施例における両者の高さの差より小さい。このため、第１導体突起４１と第２導体突起５１との積層構造が同一であっても、両者の頂部の高さの差が小さくなる。これにより、モジュール基板１００（図２）へのフェイスダウン実装が容易である。
　また、第３実施例では、図１０Ａに示した工程において支持基板３４を除去する前のＳＯＩウエハ３６を第１部材２１に接合するため、第１実施例の図５Ａから図５Ｄを参照して説明した工程で用いた仮基板９０を使用する必要がない。このため、製造工程数が削減され、製造コストの低減を図ることが可能になる。
　次に、第３実施例の変形例について説明する。
　第３実施例では、図１０Ｂを参照して説明した工程で支持基板３４をエッチング除去し、絶縁層３２を残しているが、絶縁層３２をエッチング除去して半導体層３３を露出させてもよい。
　第３実施例では、第１導体突起４１と第２導体突起５１との積層構造を同一にしている。これは、接着剤層７０の厚さに起因する第１導体突起４１と第２導体突起５１との上面の高さの差が十分小さいためである。接着剤層７０の厚さが、フェイスダウン実装時にハンダ層４５で吸収できない程度に大きい場合には、第１導体突起４１の台座４３を、第２導体突起５１の台座４３より厚くするとよい。第１導体突起４１の台座４３を、第２導体突起５１の台座４３より厚くするには、台座４３を形成するメッキ工程を２回に分けて行えばよい。例えば、第１導体突起４１の台座４３を形成するメッキ工程を実行し、その後、第１導体突起４１の台座４３と第２導体突起５１の台座４３との両方を形成するメッキ工程を実行すればよい。
　［第４実施例］
　次に、図１１から図１２Ｄまでの図面を参照して、第４実施例による半導体装置について説明する。以下、図１から図７Ｂまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図１１は、第４実施例による半導体装置２０の断面図である。第１実施例による半導体装置２０（図１）では、平面視において第１部材２１と第２部材３１との寸法が同一であり、両者の縁が一致している。これに対して第４実施例では、第１部材２１が第２部材３１より小さい。
　また、第１実施例では、ＳＯＩウエハ３６の支持基板３４（図５Ａ）がすべてエッチング除去されている（図５Ｂ）。これに対して第４実施例では、支持基板３４の一部に、絶縁層３２まで達する凹部３１Ｅが形成されており、支持基板３４の一部が残存している。すなわち、第２部材３１が、絶縁層３２及び半導体層３３からなる薄層部分３８の他に、支持基板３４を含んでいる。凹部３１Ｅの平面視における形状は、例えば長方形または正方形である。
　凹部３１Ｅ内に、第１部材２１が配置され、凹部３１Ｅの側面及び底面に接着剤層７０により接合されている。すなわち、薄層部分３８が、接着剤層７０を介して第１部材２１の第１面２１Ａに貼り付けられており、第１面２１Ａを平面視したとき、薄層部分３８は第１部材２１の外側まで広がっている。支持基板３４は、第１面２１Ａを平面視したとき、第１部材２１と重ならない領域に配置され、薄層部分３８の、第１面２１Ａに貼り付けられた側の面に接合されている。
　第１部材２１の、絶縁層３２に対向する表層部に第１電子回路２５が配置されており、さらに、絶縁層３２に対向する面に第１パッド２７ａを含む複数のパッド２７が形成されている。第２部材３１の半導体層３３に第２電子回路３５が形成されており、半導体層３３の表面に、第２パッド３７ａを含む複数のパッド３７が形成されている。
　第１実施例（図１）と同様に、第１パッド２７ａと第２パッド３７ａとが部材間接続配線６０で接続されている。第１部材２１のパッド２７の上に、第２部材３１を貫通する第１導体突起４１が配置されている。第２部材３１のパッド３７の上に第２導体突起５１が配置されている。第４実施例では、半導体層３３のうち、平面視において第１部材２１と重ならない領域にも第２電子回路３５及び第２導体突起５１が配置されている。
　次に、図１２Ａから図１２Ｄまでの図面を参照して、第４実施例による半導体装置２０の製造方法について説明する。図１２Ａから図１２Ｄまでの各図面は、製造途中段階における半導体装置２０の断面図である。
　図１２Ａに示すように、支持基板３４、絶縁層３２、半導体層３３を含むＳＯＩウエハ３６を準備する。図１２Ａでは、ＳＯＩウエハ３６のうち、１つの半導体装置２０に対応する領域を示している。半導体層３３には第２電子回路３５（図１１）が形成されており、半導体層３３の表面に第２パッド３７ａを含む複数のパッド３７が形成されている。パッド３７が形成された面を仮基板９０に対向させて、接着剤層９１によりＳＯＩウエハを仮基板９０に接合する。
　図１２Ｂに示すように、フォトリソグラフィ技術を用いて支持基板３４に凹部３１Ｅを形成する。凹部３１Ｅは、ＳＯＩウエハ３６内に配置される半導体装置２０ごとに形成される。すなわち、１枚のＳＯＩウエハ３６に複数の凹部３１Ｅが形成される。これにより、支持基板３４の一部が残存する第２部材３１が得られる。この段階では、第２部材３１は複数のチップに分割されていない。
　図１２Ｃに示すように、凹部３１Ｅ内に、チップに分割された第１部材２１を配置し、接着剤層７０で第１部材２１を第２部材３１に接合する。第１部材２１には、第１電子回路２５（図１１）、及び第１パッド２７ａを含む複数のパッド２７が形成されている。第１部材２１は、パッド２７が形成された面を凹部３１Ｅの底面に対向させた姿勢で第２部材３１に接合される。
　図１２Ｄに示すように、仮基板９０及び接着剤層９１を除去する。その後、第１実施例の図６Ａから図７Ｂまでの図面を参照して説明した工程と同一の工程を実行することにより、半導体装置２０が完成する。
　次に、第４実施例の優れた効果について説明する。
　第４実施例においても第１実施例と同様に、放熱性を高める効果、寄生インダクタンスを低減させる効果、フェイスダウン実装を容易にする効果、第１電子回路２５のインダクタの損失増大を抑制する効果が得られる。
　さらに第４実施例では、第２部材３１の基礎となるＳＯＩウエハ３６に、チップに分割した第１部材２１を接合する。このため、ＳＯＩウエハ３６と、第１部材２１の基礎となる化合物半導体ウエハとの寸法を揃える必要がない。その結果、ウエハ選択の自由度が高まるという優れた効果が得られる。
　さらに第４実施例では、平面視において第１部材２１と重ならない領域にも第２電子回路３５及び第２導体突起５１が配置される。このため、第２電子回路３５が占める領域を、第１部材２１の寸法に制約されることなく広げることができる。これにより、第２電子回路３５の大規模化、高機能化を実現することが可能になる。逆に、第２部材３１の寸法が予め決められている場合、第１部材２１の寸法を、第２部材３１の寸法に依存することなく最適化することが可能である。
　本明細書に記載した上記実施例に基づき、以下の発明を開示する。
　＜１＞
　半導体基板及び第１電子回路を含んだ第１部材と、
　前記第１部材の一方の表面である第１面に貼り付けられた第２部材と
を備え、
　前記第１電子回路は、前記半導体基板の一方の表面に設けられた半導体素子を含み、
　前記第２部材は、他の半導体素子を含む第２電子回路を含み、
　前記第２部材に、前記第２部材を厚さ方向に貫通する第１開口が設けられており、
　さらに、
　前記第１電子回路に接続され、前記第１部材の前記第１面から、前記第２部材の前記第１開口を通って前記第１開口の外側まで突出する第１導体突起
を備えた半導体装置。
　＜２＞
　前記第１部材を部分的に構成する半導体材料は、前記第２部材を部分的に構成する半導体材料と異なる＜１＞に記載の半導体装置。
　＜３＞
　前記第２部材は、前記第１部材に貼り付けられた絶縁層と、前記絶縁層の上に配置された半導体層とを含み、前記第２電子回路の半導体素子は、前記半導体層に設けられている＜１＞または＜２＞に記載の半導体装置。
　＜４＞
　前記半導体層は、単体半導体で形成されている＜３＞に記載の半導体装置。
　＜５＞
　前記第１導体突起は、前記第１開口の中に配置された台座と、前記台座の上に配置されたピラーとを含む＜１＞乃至＜４＞のいずれか１つに記載の半導体装置。
　＜６＞
　前記第２電子回路の半導体素子は、前記第２部材の、前記第１部材から遠い方の表層部に設けられており、
　前記第２電子回路に接続され、前記第２部材から突出する第２導体突起を、さらに備えており、
　前記第１面を高さの基準として、前記第１導体突起の頂部と前記第２導体突起の頂部との高さの差が、前記第２部材の厚さより小さい＜１＞乃至＜５＞のいずれか１つに記載の半導体装置。
　＜７＞
　前記第１部材は、前記第１面に配置されて前記第１電子回路に接続された第１パッドを含み、
　前記第２部材は、前記第１面と同一方向を向く表面に配置されて前記第２電子回路に接続された第２パッドを含み、
　前記第２部材に、平面視において前記第１パッドと重なり、前記第２部材を厚さ方向に貫通する部材間接続用開口が設けられており、
　前記第１パッドから、前記部材間接続用開口を通って前記第２パッドに接続された金属膜からなる部材間接続配線を、さらに備えた＜１＞乃至＜６＞のいずれか１つに記載の半導体装置。
　＜８＞
　前記第２電子回路はスイッチングトランジスタを含み、
　前記部材間接続配線は、前記第１電子回路と前記第２電子回路の前記スイッチングトランジスタとを接続している＜７＞に記載の半導体装置。
　＜９＞
　前記第２電子回路の半導体素子は、前記第２部材の、前記第１部材に近い方の表層部に設けられており、
　前記第２部材は、前記第１部材に対向する表面に配置されて前記第２電子回路に接続されたパッドを、さらに含み、
　前記第２部材に、平面視において前記パッドに包含される第２開口が設けられており、
　前記パッドに接続され、前記第２開口を通って前記第２開口の外側まで突出する第２導体突起を、さらに備えている＜１＞乃至＜５＞のいずれか１つに記載の半導体装置。
　＜１０＞
　前記第１部材は、前記第１面に配置されて前記第１電子回路に接続された第１パッドを含み、
　前記第２部材は、前記第１面に対向する表面に配置されて前記第２電子回路に接続された第２パッドを含み、
　前記第１パッドと前記第２パッドとを露出させる部材間接続用開口が、前記第２部材に設けられており、
　前記部材間接続用開口の中に配置され、前記第１パッドと前記第２パッドとを接続する金属膜からなる部材間接続配線を、さらに備えた＜９＞に記載の半導体装置。
　＜１１＞
　前記第２電子回路はスイッチングトランジスタを含み、
　前記部材間接続配線は、前記第１電子回路と前記第２電子回路の前記スイッチングトランジスタとを接続している＜１０＞に記載の半導体装置。
　＜１２＞
　前記第１電子回路は、少なくとも２つの受動素子を含み、前記スイッチングトランジスタは、前記第２電子回路に少なくとも２つ含まれており、
　前記受動素子のそれぞれに、前記第２電子回路の前記スイッチングトランジスタが直列に接続されており、前記受動素子と前記スイッチングトランジスタとからなる２つの直列接続回路が並列に接続されている＜１１＞に記載の半導体装置。
　＜１３＞
　前記第１電子回路は、多段接続された複数のダイオードを含み、前記スイッチングトランジスタは、前記複数のダイオードのうち一部のダイオードに対して並列に接続されている＜１１＞または＜１２＞に記載の半導体装置。
　＜１４＞
　前記第１電子回路は少なくとも一つのインダクタを含み、
　平面視において、前記第１電子回路の少なくとも一つのインダクタと重なる領域の少なくとも一部において、前記第２部材が除去されている＜１＞乃至＜１３＞のいずれか１つに記載の半導体装置。
　＜１５＞
　前記第１電子回路は高周波パワーアンプを含み、前記第２電子回路は、前記第１電子回路を制御する制御回路を含む＜１＞乃至＜１４＞のいずれか１つに記載の半導体装置。
　＜１６＞
　前記第１部材に含まれる前記半導体基板は化合物半導体基板である＜１＞乃至＜１５＞のいずれか１つに記載の半導体装置。
　＜１７＞
　前記第２部材は前記第１部材より薄い＜１＞乃至＜１６＞のいずれか１つに記載の半導体装置。
　＜１８＞
　前記第２部材は、前記第１面に貼り付けられた薄層部分と、前記薄層部分に接合された支持基板とを含み、
　前記第１面を平面視したとき、前記薄層部分は前記第１部材の外側まで広がっており、前記支持基板は、前記薄層部分の、前記第１面に貼り付けられた側の面に接合されている＜１＞乃至＜８＞のいずれか１つに記載の半導体装置。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０　半導体装置
２１　第１部材
２１Ａ　第１面
２５　第１電子回路
２７　パッド
２７ａ　第１パッド
３１　第２部材
３１Ａ　部材間接続用開口
３１Ｂ、３１Ｂａ、３１Ｂｃ、３１Ｂｄ、３１Ｂｅ、３１Ｂｆ、３１Ｂｇ　第１開口
３１Ｃ　第２開口
３１Ｄａ、３１Ｄｂ　開口
３１Ｅ　凹部
３２　絶縁層
３３　半導体層
３４　支持基板
３４Ａ　凹部
３５　第２電子回路
３５ａ　デジタル演算部
３５ｂ　ＤＡ変換回路
３５ｃ　バッファ回路
３５ｄ　温度センサ
３５ｅ　ＡＤ変換回路
３６　ＳＯＩウエハ
３７　パッド
３７ａ　第２パッド
３８　薄層部分
４１、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ、４１ｇ　第１導体突起
４２　シード層
４３　台座
４４　ピラー
４５　ハンダ層
５１、５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ　第２導体突起
６０、６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆ、６０ｇ、６０ｈ　部材間接続配線
６１　第３導体突起
７０　接着剤層
７１　絶縁膜
８０　ベースバンド集積回路
８１　高周波集積回路
８２　入力側のインピーダンス整合回路
８３　出力側のインピーダンス整合回路
９０　仮基板
９１　接着剤層
９２、９３、９４　メッキレジスト膜
９４Ａ、９４Ｂ、９４Ｃ　開口
１００　モジュール基板
１０２　ランド
１０３　内層導体膜
１０４　ビア
１１０　裏面導体膜
 

Claims (18)

  1. 　半導体基板及び第１電子回路を含んだ第１部材と、
    　前記第１部材の一方の表面である第１面に貼り付けられた第２部材と
    を備え、
    　前記第１電子回路は、前記半導体基板の一方の表面に設けられた半導体素子を含み、
    　前記第２部材は、他の半導体素子を含む第２電子回路を含み、
    　前記第２部材に、前記第２部材を厚さ方向に貫通する第１開口が設けられており、
    　さらに、
    　前記第１電子回路に接続され、前記第１部材の前記第１面から、前記第２部材の前記第１開口を通って前記第１開口の外側まで突出する第１導体突起
    を備えた半導体装置。
  2. 　前記第１部材を部分的に構成する半導体材料は、前記第２部材を部分的に構成する半導体材料と異なる請求項１に記載の半導体装置。
  3. 　前記第２部材は、前記第１部材に貼り付けられた絶縁層と、前記絶縁層の上に配置された半導体層とを含み、前記第２電子回路の半導体素子は、前記半導体層に設けられている請求項１または２に記載の半導体装置。
  4. 　前記半導体層は、単体半導体で形成されている請求項３に記載の半導体装置。
  5. 　前記第１導体突起は、前記第１開口の中に配置された台座と、前記台座の上に配置されたピラーとを含む請求項１または２に記載の半導体装置。
  6. 　前記第２電子回路の半導体素子は、前記第２部材の、前記第１部材から遠い方の表層部に設けられており、
    　前記第２電子回路に接続され、前記第２部材から突出する第２導体突起を、さらに備えており、
    　前記第１面を高さの基準として、前記第１導体突起の頂部と前記第２導体突起の頂部との高さの差が、前記第２部材の厚さより小さい請求項１または２に記載の半導体装置。
  7. 　前記第１部材は、前記第１面に配置されて前記第１電子回路に接続された第１パッドを含み、
    　前記第２部材は、前記第１面と同一方向を向く表面に配置されて前記第２電子回路に接続された第２パッドを含み、
    　前記第２部材に、平面視において前記第１パッドと重なり、前記第２部材を厚さ方向に貫通する部材間接続用開口が設けられており、
    　前記第１パッドから、前記部材間接続用開口を通って前記第２パッドに接続された金属膜からなる部材間接続配線を、さらに備えた請求項１または２に記載の半導体装置。
  8. 　前記第２電子回路はスイッチングトランジスタを含み、
    　前記部材間接続配線は、前記第１電子回路と前記第２電子回路の前記スイッチングトランジスタとを接続している請求項７に記載の半導体装置。
  9. 　前記第２電子回路の半導体素子は、前記第２部材の、前記第１部材に近い方の表層部に設けられており、
    　前記第２部材は、前記第１部材に対向する表面に配置されて前記第２電子回路に接続されたパッドを、さらに含み、
    　前記第２部材に、平面視において前記パッドに包含される第２開口が設けられており、
    　前記パッドに接続され、前記第２開口を通って前記第２開口の外側まで突出する第２導体突起を、さらに備えている請求項１または２に記載の半導体装置。
  10. 　前記第１部材は、前記第１面に配置されて前記第１電子回路に接続された第１パッドを含み、
    　前記第２部材は、前記第１面に対向する表面に配置されて前記第２電子回路に接続された第２パッドを含み、
    　前記第１パッドと前記第２パッドとを露出させる部材間接続用開口が、前記第２部材に設けられており、
    　前記部材間接続用開口の中に配置され、前記第１パッドと前記第２パッドとを接続する金属膜からなる部材間接続配線を、さらに備えた請求項９に記載の半導体装置。
  11. 　前記第２電子回路はスイッチングトランジスタを含み、
    　前記部材間接続配線は、前記第１電子回路と前記第２電子回路の前記スイッチングトランジスタとを接続している請求項１０に記載の半導体装置。
  12. 　前記第１電子回路は、少なくとも２つの受動素子を含み、前記スイッチングトランジスタは、前記第２電子回路に少なくとも２つ含まれており、
    　前記受動素子のそれぞれに、前記第２電子回路の前記スイッチングトランジスタが直列に接続されており、前記受動素子と前記スイッチングトランジスタとからなる２つの直列接続回路が並列に接続されている請求項１１に記載の半導体装置。
  13. 　前記第１電子回路は、多段接続された複数のダイオードを含み、前記スイッチングトランジスタは、前記複数のダイオードのうち一部のダイオードに対して並列に接続されている請求項１１に記載の半導体装置。
  14. 　前記第１電子回路は少なくとも一つのインダクタを含み、
    　平面視において、前記第１電子回路の少なくとも一つのインダクタと重なる領域の少なくとも一部において、前記第２部材が除去されている請求項１または２に記載の半導体装置。
  15. 　前記第１電子回路は高周波パワーアンプを含み、前記第２電子回路は、前記第１電子回路を制御する制御回路を含む請求項１または２に記載の半導体装置。
  16. 　前記第１部材に含まれる前記半導体基板は化合物半導体基板である請求項１または２に記載の半導体装置。
  17. 　前記第２部材は前記第１部材より薄い請求項１または２に記載の半導体装置。
  18. 　前記第２部材は、前記第１面に貼り付けられた薄層部分と、前記薄層部分に接合された支持基板とを含み、
    　前記第１面を平面視したとき、前記薄層部分は前記第１部材の外側まで広がっており、前記支持基板は、前記薄層部分の、前記第１面に貼り付けられた側の面に接合されている請求項１または２に記載の半導体装置。
     
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