JPH0927507A - 半導体装置 - Google Patents
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【目的】 回路性能と実装上の自由度を向上させた半導
体装置を提供する。 【構成】 所望の回路機能を持つ複数からなる回路素子
及び回路配線のいずれとも接続されないで、かつ、互い
に異なる端子列に設けられた少なくとも２つの端子間を
接続させる配線経路を設ける。 【効果】 上記配線経路を利用して回路素子の集積化等
による外部配線での交差を回避させて外部信号経路を構
成することができるため、回路性能と実装上の自由度を
向上させることができる。
体装置を提供する。 【構成】 所望の回路機能を持つ複数からなる回路素子
及び回路配線のいずれとも接続されないで、かつ、互い
に異なる端子列に設けられた少なくとも２つの端子間を
接続させる配線経路を設ける。 【効果】 上記配線経路を利用して回路素子の集積化等
による外部配線での交差を回避させて外部信号経路を構
成することができるため、回路性能と実装上の自由度を
向上させることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
例えばＵＨＦ帯域のような高周波帯域の電力増幅回路を
構成する少なくとも２つの増幅素子が搭載されたものに
利用して有効な技術に関するものである。
例えばＵＨＦ帯域のような高周波帯域の電力増幅回路を
構成する少なくとも２つの増幅素子が搭載されたものに
利用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、普及が著しい通信機器としてＵＨ
Ｆ帯域の電磁波を使用した携帯電話機や自動車電話機等
の移動電話機がある。このような移動電話機の電磁波を
発信する高周波電力増幅ユニットは、主として半導体メ
ーカの製造する高周波電力増幅モジュール（以下、単に
モジュールという）が知られている。
Ｆ帯域の電磁波を使用した携帯電話機や自動車電話機等
の移動電話機がある。このような移動電話機の電磁波を
発信する高周波電力増幅ユニットは、主として半導体メ
ーカの製造する高周波電力増幅モジュール（以下、単に
モジュールという）が知られている。
【０００３】
【発明が解決しようとする課題】上記モジュールの基本
機能は、所定の周波数帯域の高周波電力増幅を行うこと
であるが、負荷となる移動電話機のアンテナの接続状態
や、印加電圧あるいは環境温度等、モジュールの置かれ
る動作環境状態の変化に対して、特定の安定性や所定時
間内でモジュールが故障してはならない等、非定常状態
時での特性安定性が要求される。また、モジュールの主
要特性の一つとして、基地局との距離や障害物による電
波状態の変化に対して、通話の安定性を図るために、所
定の出力電力制御特性が要求される。
機能は、所定の周波数帯域の高周波電力増幅を行うこと
であるが、負荷となる移動電話機のアンテナの接続状態
や、印加電圧あるいは環境温度等、モジュールの置かれ
る動作環境状態の変化に対して、特定の安定性や所定時
間内でモジュールが故障してはならない等、非定常状態
時での特性安定性が要求される。また、モジュールの主
要特性の一つとして、基地局との距離や障害物による電
波状態の変化に対して、通話の安定性を図るために、所
定の出力電力制御特性が要求される。
【０００４】この発明の目的は、実装基板の自由度を向
上させることができる半導体装置を提供することにあ
る。この発明の他の目的は、回路性能と実装上の自由度
を向上させた半導体装置を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
上させることができる半導体装置を提供することにあ
る。この発明の他の目的は、回路性能と実装上の自由度
を向上させた半導体装置を提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、所望の回路機能を持つ複数
からなる回路素子及び回路配線のいずれとも接続されな
いで、かつ、互いに異なる端子列に設けられた少なくと
も２つの端子間を接続させる配線経路を設ける。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、所望の回路機能を持つ複数
からなる回路素子及び回路配線のいずれとも接続されな
いで、かつ、互いに異なる端子列に設けられた少なくと
も２つの端子間を接続させる配線経路を設ける。
【０００６】
【作用】上記した手段によれば、上記配線経路を利用し
て回路素子の集積化等による外部配線での交差を回避さ
せて外部信号経路を構成することができるため、回路性
能と実装上の自由度を向上させることができる。
て回路素子の集積化等による外部配線での交差を回避さ
せて外部信号経路を構成することができるため、回路性
能と実装上の自由度を向上させることができる。
【０００７】
【実施例】図７には、この発明が適用される高周波電力
増幅モジュールの一実施例のブロック図が示されてい
る。入力端子、バイアス端子、電源端子及び出力端子か
らなる４ケのリード端子の配置は、下側（図面の右側）
にインライン配置にされる。これは、モジュールが移動
電話機に搭載されるときの実装上の要求によるものであ
り、後述するようにモジュールを構成する配線パターン
設計を難しくする原因になっている。
増幅モジュールの一実施例のブロック図が示されてい
る。入力端子、バイアス端子、電源端子及び出力端子か
らなる４ケのリード端子の配置は、下側（図面の右側）
にインライン配置にされる。これは、モジュールが移動
電話機に搭載されるときの実装上の要求によるものであ
り、後述するようにモジュールを構成する配線パターン
設計を難しくする原因になっている。
【０００８】入力端子から供給された高周波信号は、入
力整合回路によりガリウム砒素電界効果トランジスタ又
はシリコン電界効果トランジスタ（以下、単にＦＥＴと
いう）ＦＥＴ１の入力インピーダンスとインピーダンス
整合が行われる。入力整合回路に記載されている矢印
は、高周波信号の伝達方向を理解し易くするために示し
たものである。このことは、他の段間整合回路や出力整
合回路においても同様である。
力整合回路によりガリウム砒素電界効果トランジスタ又
はシリコン電界効果トランジスタ（以下、単にＦＥＴと
いう）ＦＥＴ１の入力インピーダンスとインピーダンス
整合が行われる。入力整合回路に記載されている矢印
は、高周波信号の伝達方向を理解し易くするために示し
たものである。このことは、他の段間整合回路や出力整
合回路においても同様である。
【０００９】上記ＦＥＴ１で増幅された高周波信号は、
段間整合回路１でＦＥＴ１の出力インピーダンスと次段
増幅回路を構成するＦＥＴ２の入力インピーダンスとの
インピーダンス整合が行われる。かかるＦＥＴ２で電力
増幅された高周波信号は段間整合回路２で、その出力イ
ンピーダンスと出力段増幅回路を構成するＦＥＴ３の入
力インピーダンスとインピーダンス整合が行われる。そ
して、出力整合回路は、上記出力段のＦＥＴ３の出力イ
ンピーダンスと出力端子のインピーダンスとインピーダ
ンス整合が行われる。上記入力端子や出力端子のインピ
ーダンスは、通常５０Ωに設計されており、移動電話機
を構成する通常他の電子部品や配線路のインピーダンス
も５０Ωであるために、モジュールとの接続が整合回路
を用いずに容易に行えるようにされる。
段間整合回路１でＦＥＴ１の出力インピーダンスと次段
増幅回路を構成するＦＥＴ２の入力インピーダンスとの
インピーダンス整合が行われる。かかるＦＥＴ２で電力
増幅された高周波信号は段間整合回路２で、その出力イ
ンピーダンスと出力段増幅回路を構成するＦＥＴ３の入
力インピーダンスとインピーダンス整合が行われる。そ
して、出力整合回路は、上記出力段のＦＥＴ３の出力イ
ンピーダンスと出力端子のインピーダンスとインピーダ
ンス整合が行われる。上記入力端子や出力端子のインピ
ーダンスは、通常５０Ωに設計されており、移動電話機
を構成する通常他の電子部品や配線路のインピーダンス
も５０Ωであるために、モジュールとの接続が整合回路
を用いずに容易に行えるようにされる。
【００１０】バイアス端子は、各ＦＥＴ１ないしＦＥＴ
３のバイアス電圧を変化させ、ＦＥＴ１〜ＦＥＴ３の利
得を変えて、出力電力を制御するバイアス用直流印加電
圧端子であり、各ＦＥＴ１〜ＦＥＴ３のゲートに印加さ
せるための端子である。この実施例では、バイアス端子
に印加された電圧は、入力整合回路の一部を回路共通化
させることで、入力整合回路を横断して、各整合回路と
各ＦＥＴ１〜ＦＥＴ３を挟んで、各端子と反対側にバイ
アス回路を成す。ＦＥＴ１にはバイアス回路分岐１を介
してバイアス電圧が印加され、ＦＥＴ２にはバイアス回
路分岐２を介してバイアス電圧が印加され、ＦＥＴ３に
はバイアス回路分岐３を介してバイアス電圧が印加され
る。
３のバイアス電圧を変化させ、ＦＥＴ１〜ＦＥＴ３の利
得を変えて、出力電力を制御するバイアス用直流印加電
圧端子であり、各ＦＥＴ１〜ＦＥＴ３のゲートに印加さ
せるための端子である。この実施例では、バイアス端子
に印加された電圧は、入力整合回路の一部を回路共通化
させることで、入力整合回路を横断して、各整合回路と
各ＦＥＴ１〜ＦＥＴ３を挟んで、各端子と反対側にバイ
アス回路を成す。ＦＥＴ１にはバイアス回路分岐１を介
してバイアス電圧が印加され、ＦＥＴ２にはバイアス回
路分岐２を介してバイアス電圧が印加され、ＦＥＴ３に
はバイアス回路分岐３を介してバイアス電圧が印加され
る。
【００１１】電源端子は、各ＦＥＴ１ないしＦＥＴ３の
ドレインに電源電圧を印加させるための端子である。電
源端子から印加されて電圧は、電源回路を成す。ＦＥＴ
１には、電源回路分岐１を介して段間整合回路１の一部
と回路共用化されて電源電圧が印加される。ＦＥＴ２に
は、電源回路分岐２を介して段間整合回路２の一部と回
路共用化されて電源電圧が印加される。ＦＥＴ３には、
電源回路分岐３を介して電源電圧が印加される。
ドレインに電源電圧を印加させるための端子である。電
源端子から印加されて電圧は、電源回路を成す。ＦＥＴ
１には、電源回路分岐１を介して段間整合回路１の一部
と回路共用化されて電源電圧が印加される。ＦＥＴ２に
は、電源回路分岐２を介して段間整合回路２の一部と回
路共用化されて電源電圧が印加される。ＦＥＴ３には、
電源回路分岐３を介して電源電圧が印加される。
【００１２】図８と図９には、上記モジュールの組立完
成状態（樹脂コート前、すなわち封止前）の一例の平面
図が示されている。図８は、上記モジュールの入力側の
半分が、図９には出力側の半分が示されており、両図の
関係を明確にするために中間増幅段部分が重複して示さ
れている。
成状態（樹脂コート前、すなわち封止前）の一例の平面
図が示されている。図８は、上記モジュールの入力側の
半分が、図９には出力側の半分が示されており、両図の
関係を明確にするために中間増幅段部分が重複して示さ
れている。
【００１３】発信機から入力リード２２ｄに入力された
微弱な高周波信号は、上記の説明したような各インピー
ダンス整合のためのストリップライン１８とチップコン
デンサ２１（Ｃ１〜Ｃ１３）とからなる高周波電力整合
回路により、ＦＥＴチップ１４ｃ、１４ｂ、１４ａとの
入力整合をとり、各ＦＥＴチップ１４ｃ、１４ｂ、１４
ａで電力増幅されて出力リード２２ａからアンテナに供
給される高周波電力までの機能を持つ。
微弱な高周波信号は、上記の説明したような各インピー
ダンス整合のためのストリップライン１８とチップコン
デンサ２１（Ｃ１〜Ｃ１３）とからなる高周波電力整合
回路により、ＦＥＴチップ１４ｃ、１４ｂ、１４ａとの
入力整合をとり、各ＦＥＴチップ１４ｃ、１４ｂ、１４
ａで電力増幅されて出力リード２２ａからアンテナに供
給される高周波電力までの機能を持つ。
【００１４】信号伝達経路としてのストリップライン１
８は、銅からなる導体印刷により形成され、良好な導電
性を有する。ＣＡ，ＣＢの表示で示された２１ａ，２１
ｂもチップコンデンサであり、ＣＡのチップコンデンサ
２１ａは表示はバイアス回路のバイパスコンデンサを示
し、ＣＢ表示のチップコンデンサ２１ｂは電源回路のバ
イパスコンデンサで高周波電流を接地電位ＧＮＤに短絡
させ、モジュールの動作を安定化させるためのものであ
る。印刷抵抗２０は、各ＦＥＴチップ１４ｃ，１４ｂ，
１４ａへ所定のバイアス電圧を与えるためのブリーダ抵
抗、高周波電流の回り込み防止用の高周波電流ブロック
抵抗兼用のバイアス電圧供給用抵抗である。
８は、銅からなる導体印刷により形成され、良好な導電
性を有する。ＣＡ，ＣＢの表示で示された２１ａ，２１
ｂもチップコンデンサであり、ＣＡのチップコンデンサ
２１ａは表示はバイアス回路のバイパスコンデンサを示
し、ＣＢ表示のチップコンデンサ２１ｂは電源回路のバ
イパスコンデンサで高周波電流を接地電位ＧＮＤに短絡
させ、モジュールの動作を安定化させるためのものであ
る。印刷抵抗２０は、各ＦＥＴチップ１４ｃ，１４ｂ，
１４ａへ所定のバイアス電圧を与えるためのブリーダ抵
抗、高周波電流の回り込み防止用の高周波電流ブロック
抵抗兼用のバイアス電圧供給用抵抗である。
【００１５】バイアス（ＡＰＣ）リード２２ｃは、各Ｆ
ＥＴ１４ｃ，１４ｂ，１４ａのバイアス電圧を変化させ
ることでそれぞれの利得を変え、出力電力をコントロー
ルする出力制御端子であり、正の直流可変電圧が印加さ
れる。電源リード２２ｂは、電源供給端子であり、正の
直流電圧が印加される。ヘッダー１１は、負の電源端子
であり、高周波的な接地（ＧＮＤ）端子でもあり、か
つ、熱的な放電板の機能を有する。そして、かかるヘッ
ダー１１は、移動電話機セットへのネジ止め用フランジ
の役目を持つようにされる。
ＥＴ１４ｃ，１４ｂ，１４ａのバイアス電圧を変化させ
ることでそれぞれの利得を変え、出力電力をコントロー
ルする出力制御端子であり、正の直流可変電圧が印加さ
れる。電源リード２２ｂは、電源供給端子であり、正の
直流電圧が印加される。ヘッダー１１は、負の電源端子
であり、高周波的な接地（ＧＮＤ）端子でもあり、か
つ、熱的な放電板の機能を有する。そして、かかるヘッ
ダー１１は、移動電話機セットへのネジ止め用フランジ
の役目を持つようにされる。
【００１６】４はセラミック基板であり、１２ｃ、１２
ｂ、１２ａは、セラミック基板中の貫通穴、１３ｃ、１
３ｂ、１３ａは、金属性のヒートシンクで各ＦＥＴ１４
ｃ、１４ｂ、１４ａのソース電極でもあり、ヘッダー１
１にハンダ付接続される。１５ｃ、１５ｂ、１５ａは、
金属性ポストタブで１６ｃ、１６ｂ、１６ａの各アルミ
ワイヤとストリップライン１８とを機械的・電気的に接
続する仲介を果たすものである。
ｂ、１２ａは、セラミック基板中の貫通穴、１３ｃ、１
３ｂ、１３ａは、金属性のヒートシンクで各ＦＥＴ１４
ｃ、１４ｂ、１４ａのソース電極でもあり、ヘッダー１
１にハンダ付接続される。１５ｃ、１５ｂ、１５ａは、
金属性ポストタブで１６ｃ、１６ｂ、１６ａの各アルミ
ワイヤとストリップライン１８とを機械的・電気的に接
続する仲介を果たすものである。
【００１７】１９は接地（ＧＮＤ）パターンであり、同
パターン内に○で図示した基板スルーホールの側面導体
（銅）印刷を介してセラミック裏面に電気的に接続され
る。セラミック基板４の裏面は、全面に銅からなる導体
層が全面に印刷形成されている。この裏面のベタ印刷部
の全面はハンダ付により、電気・機械・熱的にヘッダー
１１に密着されている。
パターン内に○で図示した基板スルーホールの側面導体
（銅）印刷を介してセラミック裏面に電気的に接続され
る。セラミック基板４の裏面は、全面に銅からなる導体
層が全面に印刷形成されている。この裏面のベタ印刷部
の全面はハンダ付により、電気・機械・熱的にヘッダー
１１に密着されている。
【００１８】図１０には、ＦＥＴ（チップキャリア）の
搭載部における断面構造図が示されている。ヘッダー１
１は、銅板で全面にニッケル（Ｎｉ）メッキ１１ａが施
されている。セラミック基板４は、両面に銅パターン１
８が形成され、裏面側の銅パターンは全面に形成され
る。セラミック基板４の裏面とヘッダー１１の表面はハ
ンダ３により接続される。ＦＥＴチップ５０は、ヒート
シンク８５にＡｕ−Ｓｉ（金−シリコン）共晶４９によ
りダイボンディングされている。ヒートシンク８５は、
チップのダイボンディング側は金メッキがされ、裏面側
にはハンダメッキがされている。これにより、共晶ダイ
ボンディング及びハンダ付けを容易にした構造になって
いる。
搭載部における断面構造図が示されている。ヘッダー１
１は、銅板で全面にニッケル（Ｎｉ）メッキ１１ａが施
されている。セラミック基板４は、両面に銅パターン１
８が形成され、裏面側の銅パターンは全面に形成され
る。セラミック基板４の裏面とヘッダー１１の表面はハ
ンダ３により接続される。ＦＥＴチップ５０は、ヒート
シンク８５にＡｕ−Ｓｉ（金−シリコン）共晶４９によ
りダイボンディングされている。ヒートシンク８５は、
チップのダイボンディング側は金メッキがされ、裏面側
にはハンダメッキがされている。これにより、共晶ダイ
ボンディング及びハンダ付けを容易にした構造になって
いる。
【００１９】ＦＥＴチップ５０の表面からは、ゲートリ
ード８３ｂに金ワイヤ８８が、ドレインリード８２ｂに
は金ワイヤ８９がそれぞれネールヘッドボンディング法
により結線されている。この例のＦＥＴチップ５０の場
合には、Ｓｉ基板がソースに接続されているため、ヒー
トシンク８５そのものがソース電極となり、その素材が
銅であるために極めて低いソース抵抗と熱抵抗で接地電
位兼放熱板であるヘッダー１１に電気・熱的に接続され
ている。ヒートシンク８５には、ガリウム砒素ＦＥＴチ
ップを搭載する場合には、ソースワイヤボンディング用
にソースボンディングパッド９０が銀ロウ付けされてい
るが、上記のようにＡｕ−Ｓｉ共晶ダイボンディングを
行うシリコンチップの場合には、これが無くとも支障は
ない。
ード８３ｂに金ワイヤ８８が、ドレインリード８２ｂに
は金ワイヤ８９がそれぞれネールヘッドボンディング法
により結線されている。この例のＦＥＴチップ５０の場
合には、Ｓｉ基板がソースに接続されているため、ヒー
トシンク８５そのものがソース電極となり、その素材が
銅であるために極めて低いソース抵抗と熱抵抗で接地電
位兼放熱板であるヘッダー１１に電気・熱的に接続され
ている。ヒートシンク８５には、ガリウム砒素ＦＥＴチ
ップを搭載する場合には、ソースワイヤボンディング用
にソースボンディングパッド９０が銀ロウ付けされてい
るが、上記のようにＡｕ−Ｓｉ共晶ダイボンディングを
行うシリコンチップの場合には、これが無くとも支障は
ない。
【００２０】上記のチップキャリアの構成部品は、ヒー
トシンク８５の先端面（裏面）とゲートリード８３ｂと
ドレインリード８２ｂのハンダ付け用アウトリーダ部を
除いて、モールドレジン９４により取り囲まれている。
本願では、上記のような半導体装置をチップキリア搭載
方式と呼ぶものである。これに対して、図８，図９に示
したようにＦＥＴチップを裸状態でヘッダー１１に搭載
し、かつ、ＦＥＴチップとセラミック基板４間をワイヤ
ボンディングにより接続した構造をベアチップ搭載方式
と呼ぶものとする。かかるモジュールでは、封止工程で
フェノール系樹脂とシリコンレンジによる防湿コートが
施され樹脂キャップ９４が付けられて完成品とされる。
トシンク８５の先端面（裏面）とゲートリード８３ｂと
ドレインリード８２ｂのハンダ付け用アウトリーダ部を
除いて、モールドレジン９４により取り囲まれている。
本願では、上記のような半導体装置をチップキリア搭載
方式と呼ぶものである。これに対して、図８，図９に示
したようにＦＥＴチップを裸状態でヘッダー１１に搭載
し、かつ、ＦＥＴチップとセラミック基板４間をワイヤ
ボンディングにより接続した構造をベアチップ搭載方式
と呼ぶものとする。かかるモジュールでは、封止工程で
フェノール系樹脂とシリコンレンジによる防湿コートが
施され樹脂キャップ９４が付けられて完成品とされる。
【００２１】図７のような高周波電力増幅モジュールに
おいて、個々のＦＥＴを１つの半導体チップで構成した
場合には、図８及び図９の平面図に示したように、セラ
ミック基板上に形成された１層の配線層からなるストリ
ップラインにより回路を組むことができる。しかし、こ
のようにした場合には、各ＦＥＴチップの特性を揃える
のに手間とコストがかかる。つまり、印加電圧や環境温
度の変化等や、基地局との距離や障害物による電波状態
の変化に対して、通話の安定性を確保するためには、精
度の高い出力電力制御特性が要求され、かかる特性を満
足させるためには、ＦＥＴチップの特性が揃っているこ
とが重要であるからである。
おいて、個々のＦＥＴを１つの半導体チップで構成した
場合には、図８及び図９の平面図に示したように、セラ
ミック基板上に形成された１層の配線層からなるストリ
ップラインにより回路を組むことができる。しかし、こ
のようにした場合には、各ＦＥＴチップの特性を揃える
のに手間とコストがかかる。つまり、印加電圧や環境温
度の変化等や、基地局との距離や障害物による電波状態
の変化に対して、通話の安定性を確保するためには、精
度の高い出力電力制御特性が要求され、かかる特性を満
足させるためには、ＦＥＴチップの特性が揃っているこ
とが重要であるからである。
【００２２】すなわち、特性安定性の要求に対して、Ｆ
ＥＴチップのロット組み合わせを規定してモジュール製
造ロットを構成し、必要に応じてモジュールロット毎に
整合回路の微調整を行い、モジュール製造ロット毎に特
性安定性の試験や選別を行う必要がある。安定性試験の
測定は、時間がかかる項目であり、ＦＥＴチップの組み
合わせミスポテンシャルがつきまとう。そして、ＦＥＴ
チップロットは、ロット毎の数量が必ずしも一致してお
らず、組み立て歩留りロット差もあるために、ＦＥＴチ
ップロットの組み合わせに漏れた端数チップが発生し、
端数チップは最終的には廃棄されるために無駄が多くな
ってしまう。
ＥＴチップのロット組み合わせを規定してモジュール製
造ロットを構成し、必要に応じてモジュールロット毎に
整合回路の微調整を行い、モジュール製造ロット毎に特
性安定性の試験や選別を行う必要がある。安定性試験の
測定は、時間がかかる項目であり、ＦＥＴチップの組み
合わせミスポテンシャルがつきまとう。そして、ＦＥＴ
チップロットは、ロット毎の数量が必ずしも一致してお
らず、組み立て歩留りロット差もあるために、ＦＥＴチ
ップロットの組み合わせに漏れた端数チップが発生し、
端数チップは最終的には廃棄されるために無駄が多くな
ってしまう。
【００２３】これらの問題を解決する対策、つまりＦＥ
Ｔチップロットの組み合わせミスの防止及び組み合わせ
端数発生対策として、ＦＥＴチップのＩＣ化が考えられ
る。このようなＦＥＴチップのＩＣ化よりプロセスバラ
ツキの大きなＶthを揃えることもでき、性能的にも安定
させることができる。
Ｔチップロットの組み合わせミスの防止及び組み合わせ
端数発生対策として、ＦＥＴチップのＩＣ化が考えられ
る。このようなＦＥＴチップのＩＣ化よりプロセスバラ
ツキの大きなＶthを揃えることもでき、性能的にも安定
させることができる。
【００２４】図１１には、この発明を説明するための高
周波電力増幅モジュールのブロック図が示されている。
同図では、３段からなる電力増幅回路のうちの扱う信号
が大きな中間段と出力段のＦＥＴをＩＣ化した場合が示
されている。このようなＩＣ化によって、上記ＦＥＴチ
ップロットの組み合わせミスの防止及び組み合わせ端数
発生対策が可能になる反面、電源回路分岐２はゲートＧ
１の入力線及びバイアス回路分岐２と交差させるジャン
パ配線１により構成する必要がある。また、段間整合回
路２の出力信号線は出力整合回路や電源回路分岐３と交
差させるジャンパ配線３、バイアス回路分岐３は段間整
合回路２及び出力段のＦＥＴのドレインＤ２の出力線や
上記電源回路分岐３と交差させるジャンパ配線２により
構成する必要が生じる。本願のように高周波信号を扱う
回路では、多層配線技術により上記ジャンパ配線を形成
して交差部分を形成すると、それに対応してセラミック
基板のコトスを高くしてしまうばかりか、寄生容量によ
り信号のリークが生じて性能が悪くなってしまい、上記
ＦＥＴをＩＣ化した利点が生かされ無いばかりか、却っ
て性能を悪くしてしまう。
周波電力増幅モジュールのブロック図が示されている。
同図では、３段からなる電力増幅回路のうちの扱う信号
が大きな中間段と出力段のＦＥＴをＩＣ化した場合が示
されている。このようなＩＣ化によって、上記ＦＥＴチ
ップロットの組み合わせミスの防止及び組み合わせ端数
発生対策が可能になる反面、電源回路分岐２はゲートＧ
１の入力線及びバイアス回路分岐２と交差させるジャン
パ配線１により構成する必要がある。また、段間整合回
路２の出力信号線は出力整合回路や電源回路分岐３と交
差させるジャンパ配線３、バイアス回路分岐３は段間整
合回路２及び出力段のＦＥＴのドレインＤ２の出力線や
上記電源回路分岐３と交差させるジャンパ配線２により
構成する必要が生じる。本願のように高周波信号を扱う
回路では、多層配線技術により上記ジャンパ配線を形成
して交差部分を形成すると、それに対応してセラミック
基板のコトスを高くしてしまうばかりか、寄生容量によ
り信号のリークが生じて性能が悪くなってしまい、上記
ＦＥＴをＩＣ化した利点が生かされ無いばかりか、却っ
て性能を悪くしてしまう。
【００２５】図１２には、この発明を説明するための高
周波電力増幅モジュールのブロック図が示されている。
同図の例では、上記ＩＣ化されたＦＥＴのリードＧ１と
Ｄ１及びＧ１とＤ２が信号伝達方向に並ぶように工夫し
たものである。しかしながら、このようにしても、出力
段のＦＥＴのドレインＤ２の出力信号を出力整合回路の
入力に伝える出力線がジャンパ配線２により構成し、上
記ドレインＤ２に電源供給を行う電源回路分岐３がジャ
ンパ配線１により構成する必要がある。このため、上記
図１１の場合と同様な問題が生じる結果となる。
周波電力増幅モジュールのブロック図が示されている。
同図の例では、上記ＩＣ化されたＦＥＴのリードＧ１と
Ｄ１及びＧ１とＤ２が信号伝達方向に並ぶように工夫し
たものである。しかしながら、このようにしても、出力
段のＦＥＴのドレインＤ２の出力信号を出力整合回路の
入力に伝える出力線がジャンパ配線２により構成し、上
記ドレインＤ２に電源供給を行う電源回路分岐３がジャ
ンパ配線１により構成する必要がある。このため、上記
図１１の場合と同様な問題が生じる結果となる。
【００２６】図１３には、この発明を説明するための高
周波電力増幅モジュールのブロック図が示されている。
同図の例では、上記ＩＣ化された２つのＦＥＴのゲート
リードＧ１，Ｇ２とドレインリードＤ１，Ｄ２を交差的
に配列するものである。つまり、ゲートリードＧ１にド
レインリードＤ２を並べ、ドレインリードＤ１にゲート
リードＧ２を並べたものである。しかしながら、このよ
うなリードの入れ換えを工夫しても、中間段のＦＥＴの
ドレインＤ１に電源電圧を供給する電源回路分岐２をジ
ャンパ配線１により構成する必要があり、上記図１１の
場合と同様な問題が生じる結果となる。
周波電力増幅モジュールのブロック図が示されている。
同図の例では、上記ＩＣ化された２つのＦＥＴのゲート
リードＧ１，Ｇ２とドレインリードＤ１，Ｄ２を交差的
に配列するものである。つまり、ゲートリードＧ１にド
レインリードＤ２を並べ、ドレインリードＤ１にゲート
リードＧ２を並べたものである。しかしながら、このよ
うなリードの入れ換えを工夫しても、中間段のＦＥＴの
ドレインＤ１に電源電圧を供給する電源回路分岐２をジ
ャンパ配線１により構成する必要があり、上記図１１の
場合と同様な問題が生じる結果となる。
【００２７】図１４には、この発明を説明するための高
周波電力増幅モジュールのブロック図が示されている。
同図の例では、上記図１３のように２つのＦＥＴのゲー
トリードＧ１，Ｇ２とドレインリードＤ１，Ｄ２を交差
的に配列したＩＣのゲートとドレインとが信号伝達方向
に並ぶように配置したものである。しかしながら、この
ようなリードの入れ換えとＩＣの並びの工夫をしても、
出力段のＦＥＴのドレインＤ２に電源電圧を供給する電
源回路分岐３をジャンパ配線１により構成し、ゲートＧ
２にバイアス電圧を供給するバイアス回路分岐３をジャ
ンパ配線２により構成するする必要があり、やはり上記
図１１の場合と同様な問題が生じる結果となる。
周波電力増幅モジュールのブロック図が示されている。
同図の例では、上記図１３のように２つのＦＥＴのゲー
トリードＧ１，Ｇ２とドレインリードＤ１，Ｄ２を交差
的に配列したＩＣのゲートとドレインとが信号伝達方向
に並ぶように配置したものである。しかしながら、この
ようなリードの入れ換えとＩＣの並びの工夫をしても、
出力段のＦＥＴのドレインＤ２に電源電圧を供給する電
源回路分岐３をジャンパ配線１により構成し、ゲートＧ
２にバイアス電圧を供給するバイアス回路分岐３をジャ
ンパ配線２により構成するする必要があり、やはり上記
図１１の場合と同様な問題が生じる結果となる。
【００２８】図１には、この発明に係る高周波電力増幅
モジュールの一実施例のブロック図が示されている。こ
の実施例では、特に制限されないが、３段からなる電力
増幅回路のうちの扱う信号が大きな中間段と出力段のＦ
ＥＴをＩＣ化した場合が示されている。このようなＩＣ
化によって、上記ＦＥＴチップロットの組み合わせミス
の防止及び組み合わせ端数発生対策が可能にする。そし
て、このようなＩＣ化した場合における外部配線の簡素
化のために、上記ＩＣ化された２つのＦＥＴのゲートリ
ードＧ１，Ｇ２とドレインリードＤ１，Ｄ２を交差的に
配列し、ゲートリードＧ１にドレインリードＤ２を並
べ、ドレインリードＤ１にゲートリードＧ２が並ぶよう
にするとともにＩＣ内部に信号伝達経路を形成するもの
である。
モジュールの一実施例のブロック図が示されている。こ
の実施例では、特に制限されないが、３段からなる電力
増幅回路のうちの扱う信号が大きな中間段と出力段のＦ
ＥＴをＩＣ化した場合が示されている。このようなＩＣ
化によって、上記ＦＥＴチップロットの組み合わせミス
の防止及び組み合わせ端数発生対策が可能にする。そし
て、このようなＩＣ化した場合における外部配線の簡素
化のために、上記ＩＣ化された２つのＦＥＴのゲートリ
ードＧ１，Ｇ２とドレインリードＤ１，Ｄ２を交差的に
配列し、ゲートリードＧ１にドレインリードＤ２を並
べ、ドレインリードＤ１にゲートリードＧ２が並ぶよう
にするとともにＩＣ内部に信号伝達経路を形成するもの
である。
【００２９】つまり、ＩＣの外部リードとしてリードＪ
１とＪ１’を設け、これらのリードＪ１とＪ１’を接続
する配線経路をＩＣ内部に形成するものである。つま
り、この実施例のＩＣにおいては、内部素子や内部配線
のいずれにも接続されない配線経路が設けられ、その両
端が上記リードＪ１とＪ１’にそれぞれ接続されるもの
である。
１とＪ１’を設け、これらのリードＪ１とＪ１’を接続
する配線経路をＩＣ内部に形成するものである。つま
り、この実施例のＩＣにおいては、内部素子や内部配線
のいずれにも接続されない配線経路が設けられ、その両
端が上記リードＪ１とＪ１’にそれぞれ接続されるもの
である。
【００３０】このようにＩＣ自体に形成される本来の回
路素子や回路配線とは接続されない配線経路を内蔵させ
る構成とすることにより、それが搭載される実装基板上
での配線経路の交差を無くすことができる。同図の例で
は、上記リードＪ１とＪ１’によりＩＣの両端を短絡す
る配線経路は、中間段のＦＥＴのドレインに供給される
電源配線の一部として用いられる。つまり、電源回路分
岐２は上記リードＪ１に接続され、かかるリードＪ１は
内部配線によりリードＪ１’に導かれ、それと隣接する
ドレインリードＤ１と接続される。このような構成によ
り、上記中間増幅段のＦＥＴのゲートリードＧ１、ドレ
インリードＤ１、出力増幅段のＦＥＴのゲートリードＧ
２、ドレインリードＤ２に対する配線が互いに交差する
ことなく前記のようなセラミック基板上に形成された１
層構造のストリップライン１８を用いて相互に接続させ
ることができる。
路素子や回路配線とは接続されない配線経路を内蔵させ
る構成とすることにより、それが搭載される実装基板上
での配線経路の交差を無くすことができる。同図の例で
は、上記リードＪ１とＪ１’によりＩＣの両端を短絡す
る配線経路は、中間段のＦＥＴのドレインに供給される
電源配線の一部として用いられる。つまり、電源回路分
岐２は上記リードＪ１に接続され、かかるリードＪ１は
内部配線によりリードＪ１’に導かれ、それと隣接する
ドレインリードＤ１と接続される。このような構成によ
り、上記中間増幅段のＦＥＴのゲートリードＧ１、ドレ
インリードＤ１、出力増幅段のＦＥＴのゲートリードＧ
２、ドレインリードＤ２に対する配線が互いに交差する
ことなく前記のようなセラミック基板上に形成された１
層構造のストリップライン１８を用いて相互に接続させ
ることができる。
【００３１】すなわち、入力端子から供給された高周波
信号は、入力整合回路により入力段増幅回路を構成する
ＦＥＴ１の入力インピーダンスとインピーダンス整合が
行われる。入力段増幅回路を構成するＦＥＴ１で増幅さ
れた高周波数信号は、段間整合回路１でＦＥＴ１の出力
インピーダンスとＩＣ化された２つのＦＥＴのうちの一
方の中間段増幅回路を構成するＦＥＴのゲートＧ１の入
力インピーダンスとのインピーダンス整合が行われる。
かかる中間段ＦＥＴで電力増幅された高周波信号はドレ
インＤ１から出力されて段間整合回路２で、その出力イ
ンピーダンスと出力段増幅回路を構成する上記ＩＣ化さ
れた他方の出力段増幅回路を構成するＦＥＴのゲートＧ
２に対応した入力インピーダンスとインピーダンス整合
が行われる。そして、出力整合回路は、上記出力段のＦ
ＥＴのドレインＤ２の出力インピーダンスと出力端子の
インピーダンスとインピーダンス整合が行われる。上記
入力端子や出力端子のインピーダンスは、通常５０Ωに
設計されており、前記と同様に移動電話機を構成する通
常他の電子部品や配線路のインピーダンスも５０Ωであ
るために、モジュールとの接続が整合回路を用いずに容
易に行えるようにされる。
信号は、入力整合回路により入力段増幅回路を構成する
ＦＥＴ１の入力インピーダンスとインピーダンス整合が
行われる。入力段増幅回路を構成するＦＥＴ１で増幅さ
れた高周波数信号は、段間整合回路１でＦＥＴ１の出力
インピーダンスとＩＣ化された２つのＦＥＴのうちの一
方の中間段増幅回路を構成するＦＥＴのゲートＧ１の入
力インピーダンスとのインピーダンス整合が行われる。
かかる中間段ＦＥＴで電力増幅された高周波信号はドレ
インＤ１から出力されて段間整合回路２で、その出力イ
ンピーダンスと出力段増幅回路を構成する上記ＩＣ化さ
れた他方の出力段増幅回路を構成するＦＥＴのゲートＧ
２に対応した入力インピーダンスとインピーダンス整合
が行われる。そして、出力整合回路は、上記出力段のＦ
ＥＴのドレインＤ２の出力インピーダンスと出力端子の
インピーダンスとインピーダンス整合が行われる。上記
入力端子や出力端子のインピーダンスは、通常５０Ωに
設計されており、前記と同様に移動電話機を構成する通
常他の電子部品や配線路のインピーダンスも５０Ωであ
るために、モジュールとの接続が整合回路を用いずに容
易に行えるようにされる。
【００３２】バイアス（ＡＰＣ）端子は、上記ＦＥＴ１
ないしＩＣ化された２つのＦＥＴのバイアス電圧を変化
させ、それぞれの利得を変えて、出力電力を制御するバ
イアス用直流印加電圧端子であり、各ＦＥＴのゲートに
印加させるための端子である。この実施例では、バイア
ス端子に印加された電圧は、入力整合回路の一部を回路
共通化させることで、前記同様に入力整合回路を横断し
て、各整合回路と各ＦＥＴを挟んで、各端子と反対側に
バイアス回路を成す。ＦＥＴ１にはバイアス回路分岐１
を介してバイアス電圧が印加され、ＩＣ化されたＦＥＴ
のうち中間段に対応されたＦＥＴのゲートＧ１にはバイ
アス回路分岐２を介してバイアス電圧が印加され、出力
段に対応されたＦＥＴのゲートＧ２にはバイアス回路分
岐３を介してバイアス電圧が印加される。
ないしＩＣ化された２つのＦＥＴのバイアス電圧を変化
させ、それぞれの利得を変えて、出力電力を制御するバ
イアス用直流印加電圧端子であり、各ＦＥＴのゲートに
印加させるための端子である。この実施例では、バイア
ス端子に印加された電圧は、入力整合回路の一部を回路
共通化させることで、前記同様に入力整合回路を横断し
て、各整合回路と各ＦＥＴを挟んで、各端子と反対側に
バイアス回路を成す。ＦＥＴ１にはバイアス回路分岐１
を介してバイアス電圧が印加され、ＩＣ化されたＦＥＴ
のうち中間段に対応されたＦＥＴのゲートＧ１にはバイ
アス回路分岐２を介してバイアス電圧が印加され、出力
段に対応されたＦＥＴのゲートＧ２にはバイアス回路分
岐３を介してバイアス電圧が印加される。
【００３３】電源端子は、各ＦＥＴドレインに電源電圧
を印加させるための端子である。電源端子から印加され
て電圧は、電源回路を成す。上記入力段に対応されたＦ
ＥＴ１には、電源回路分岐１を介して段間整合回路１の
一部と回路共用化されて電源電圧が印加される。ＩＣ化
されたＦＥＴのうち中間段に対応されたＦＥＴのドレイ
ンＤ１には電源回路分岐２とＩＣのリードＪ１とＪ１’
を通して電源電圧が印加され、出力段に対応されたＦＥ
ＴのドレインＤ２には電源回路分岐３を介して電源電圧
が印加される。
を印加させるための端子である。電源端子から印加され
て電圧は、電源回路を成す。上記入力段に対応されたＦ
ＥＴ１には、電源回路分岐１を介して段間整合回路１の
一部と回路共用化されて電源電圧が印加される。ＩＣ化
されたＦＥＴのうち中間段に対応されたＦＥＴのドレイ
ンＤ１には電源回路分岐２とＩＣのリードＪ１とＪ１’
を通して電源電圧が印加され、出力段に対応されたＦＥ
ＴのドレインＤ２には電源回路分岐３を介して電源電圧
が印加される。
【００３４】図２には、上記モジュールにおける中間増
幅段と出力増幅段の回路図が示されている。図示しない
入力段のＦＥＴ１のドレインから出力された高周波信号
は、前記のようなチップコンデンサＣ５、Ｃ６及びＣ７
からなる段間整合回路１に伝えられる。電源回路は、電
源配線の所定の間隔で接地電位ＧＮＤとの間に設けられ
た複数のチップコンデンサＣＢと、高周波電流の回り込
み防止のための高周波電流阻止用ストリップライン回路
からなる。
幅段と出力増幅段の回路図が示されている。図示しない
入力段のＦＥＴ１のドレインから出力された高周波信号
は、前記のようなチップコンデンサＣ５、Ｃ６及びＣ７
からなる段間整合回路１に伝えられる。電源回路は、電
源配線の所定の間隔で接地電位ＧＮＤとの間に設けられ
た複数のチップコンデンサＣＢと、高周波電流の回り込
み防止のための高周波電流阻止用ストリップライン回路
からなる。
【００３５】上記電源回路の各素子との接続関係は、次
の通りである。上記ＦＥＴ１のドレインに与えられる電
源電圧は、上記高周波電流阻止用ストリップライン回路
を介して与えられる。ＩＣ化された段間ＦＥＴ（ＦＥＴ
２）のドレインには、上記リードＪ１とＩＣの内部配線
及びリードＪ１’を介してＩＣの反対側に導かれ、上記
同様な高周波電流阻止用ストリップライン回路を介して
電源電圧が与えられる。この実施例では、ＩＣ内部での
高周波信号リークを防止するために、言い換えるなら
ば、上記リードＪ１とＪ１’に接続される内部配線の電
位安定化及び電源電位の安定化のために上記チップコン
デンサＣＢがそれぞれ設けら、出力段ＦＥＴ（ＦＥＴ
３）のドレインには、高周波阻止のためのストリップラ
イン回路を介して電源電圧が供給される。
の通りである。上記ＦＥＴ１のドレインに与えられる電
源電圧は、上記高周波電流阻止用ストリップライン回路
を介して与えられる。ＩＣ化された段間ＦＥＴ（ＦＥＴ
２）のドレインには、上記リードＪ１とＩＣの内部配線
及びリードＪ１’を介してＩＣの反対側に導かれ、上記
同様な高周波電流阻止用ストリップライン回路を介して
電源電圧が与えられる。この実施例では、ＩＣ内部での
高周波信号リークを防止するために、言い換えるなら
ば、上記リードＪ１とＪ１’に接続される内部配線の電
位安定化及び電源電位の安定化のために上記チップコン
デンサＣＢがそれぞれ設けら、出力段ＦＥＴ（ＦＥＴ
３）のドレインには、高周波阻止のためのストリップラ
イン回路を介して電源電圧が供給される。
【００３６】上記ＩＣ化されてなるＦＥＴ２のドレイン
から出力される高周波増幅信号は、チップコンデンサＣ
８、Ｃ９、Ｃ１０及び印刷抵抗素子からなる段間整合回
路２を介してＩＣ化されてなるＦＥＴ３のゲートに伝え
られる。また、かかるＦＥＴ３のドレインから得られる
増幅出力信号は、チップコンデンサＣ１１、Ｃ１２及び
Ｃ１３からなる出力整合回路を介して出力端子に導かれ
る。
から出力される高周波増幅信号は、チップコンデンサＣ
８、Ｃ９、Ｃ１０及び印刷抵抗素子からなる段間整合回
路２を介してＩＣ化されてなるＦＥＴ３のゲートに伝え
られる。また、かかるＦＥＴ３のドレインから得られる
増幅出力信号は、チップコンデンサＣ１１、Ｃ１２及び
Ｃ１３からなる出力整合回路を介して出力端子に導かれ
る。
【００３７】バイアス回路は、バイアス回路分岐２と高
周波電流阻止用抵抗素子を介してＦＥＴ２のゲート電極
に接続される。上記バイアス回路分岐２と回路の接地電
位ＧＮＤとの間にはバイアス回路の電位安定化用チップ
コンデンサＣＡが設けられる。同様に、バイアス回路
は、バイアス回路分岐３と高周波電流阻止用抵抗素子を
介してＦＥＴ３のゲート電極に接続される。上記バイア
ス回路分岐３と回路の接地電位ＧＮＤとの間にはバイア
ス回路の電位安定化用チップコンデンサＣＡが設けられ
る。このことは、前記入力段のＦＥＴ１に対しても同様
なバイアス回路分岐と高周波電流阻止用抵抗及びバイア
ス回路の電位安定化用チップコンデンサＣＡが設けられ
る。
周波電流阻止用抵抗素子を介してＦＥＴ２のゲート電極
に接続される。上記バイアス回路分岐２と回路の接地電
位ＧＮＤとの間にはバイアス回路の電位安定化用チップ
コンデンサＣＡが設けられる。同様に、バイアス回路
は、バイアス回路分岐３と高周波電流阻止用抵抗素子を
介してＦＥＴ３のゲート電極に接続される。上記バイア
ス回路分岐３と回路の接地電位ＧＮＤとの間にはバイア
ス回路の電位安定化用チップコンデンサＣＡが設けられ
る。このことは、前記入力段のＦＥＴ１に対しても同様
なバイアス回路分岐と高周波電流阻止用抵抗及びバイア
ス回路の電位安定化用チップコンデンサＣＡが設けられ
る。
【００３８】図３には、この発明に係る半導体素子の一
実施例の概略素子パターン図が示されている。この実施
例では、比較的小さなサイズにされた中間段ＦＥＴと比
較的大きなサイズにされた出力段ＦＥＴとが同一の基板
上に形成される。シリコンＦＥＴではシリコン基板上に
形成される。ガリウム砒素ＦＥＴではＧａＡｓ（ガリウ
ム砒素）基板上に形成される。ただし、同図ではソース
電極が基板の下側から得るようしているが、ガリウム砒
素ＦＥＴでは、前記のようにドレイン電極と同様に基板
の表面側から得るようにするものである。
実施例の概略素子パターン図が示されている。この実施
例では、比較的小さなサイズにされた中間段ＦＥＴと比
較的大きなサイズにされた出力段ＦＥＴとが同一の基板
上に形成される。シリコンＦＥＴではシリコン基板上に
形成される。ガリウム砒素ＦＥＴではＧａＡｓ（ガリウ
ム砒素）基板上に形成される。ただし、同図ではソース
電極が基板の下側から得るようしているが、ガリウム砒
素ＦＥＴでは、前記のようにドレイン電極と同様に基板
の表面側から得るようにするものである。
【００３９】この実施例では、ＩＣ内を通過するだけの
１つの配線経路によって、上記実装基板（モジュール）
での配線の交差を無くすようにするために、２つのＦＥ
Ｔはドレインパッドとゲートパッドとが交差的に並ぶよ
うに配置される。つまり、同図の上側にはドレインパッ
ド１とゲートパッド２が並び、下側にはゲートパッド１
とドレインパッド２が並ぶように配置される。そして、
２つのＦＥＴを分離してＩＣを貫通させるようにジャン
パーリードＪ１とＪ１’及びそれと一体的にジャンパー
パターン（配線経路）が形成される。この配線経路に
は、前記のような電源電圧を供給するものとして用いる
ようにすれば、２つのＦＥＴの間での高周波電流のリー
クに対して、電気的に分離するというシールド効果も持
たせるようにすることがきる。
１つの配線経路によって、上記実装基板（モジュール）
での配線の交差を無くすようにするために、２つのＦＥ
Ｔはドレインパッドとゲートパッドとが交差的に並ぶよ
うに配置される。つまり、同図の上側にはドレインパッ
ド１とゲートパッド２が並び、下側にはゲートパッド１
とドレインパッド２が並ぶように配置される。そして、
２つのＦＥＴを分離してＩＣを貫通させるようにジャン
パーリードＪ１とＪ１’及びそれと一体的にジャンパー
パターン（配線経路）が形成される。この配線経路に
は、前記のような電源電圧を供給するものとして用いる
ようにすれば、２つのＦＥＴの間での高周波電流のリー
クに対して、電気的に分離するというシールド効果も持
たせるようにすることがきる。
【００４０】図４には、上記シリコンＦＥＴの要部一実
施例の素子構造断面図が示されている。薄い厚さのゲー
ト絶縁膜上にゲート電極が形成され、それを挟んむよう
に半導体基板にドレインを構成するＮ−型層とソースを
構成するＮ型層が形成され、それぞれの外側に主しとて
良好なオーミック接続と、ソース、ドレイン抵抗を低減
させるためのＮ＋型の拡散層が形成される。上記ドレイ
ン拡散層はドレインメタル配線と接続され上記ドレイン
リードとされる。ソース拡散層は、ソースメタル層を介
してＰ＋型スルー拡散層に接続され、かかるスルー拡散
層を介してＰ＋型基板と接続される。かかるＰ＋型基板
の表面には、Ｐ−型のエピタキシャル素子形成領域が形
成され、上記スルー拡散層、ソース、ドレイン拡散層及
びＰ型のチャンネル層が形成されるものである。
施例の素子構造断面図が示されている。薄い厚さのゲー
ト絶縁膜上にゲート電極が形成され、それを挟んむよう
に半導体基板にドレインを構成するＮ−型層とソースを
構成するＮ型層が形成され、それぞれの外側に主しとて
良好なオーミック接続と、ソース、ドレイン抵抗を低減
させるためのＮ＋型の拡散層が形成される。上記ドレイ
ン拡散層はドレインメタル配線と接続され上記ドレイン
リードとされる。ソース拡散層は、ソースメタル層を介
してＰ＋型スルー拡散層に接続され、かかるスルー拡散
層を介してＰ＋型基板と接続される。かかるＰ＋型基板
の表面には、Ｐ−型のエピタキシャル素子形成領域が形
成され、上記スルー拡散層、ソース、ドレイン拡散層及
びＰ型のチャンネル層が形成されるものである。
【００４１】上記のような構造のために、この実施例に
おけるシリコンＦＥＴのドレイン電流は、電極バッドか
らドレインメタルを経てコンタクト層であるＮ＋層、高
耐圧化のためのＮ−層、チャンネル層、ソース側のＮ層
及びＮ＋層を経由し、ソースメタルにより一旦チップ表
面を経由してＰ＋型のスルー拡散層を通過してチップの
裏面に流れるようにされる。
おけるシリコンＦＥＴのドレイン電流は、電極バッドか
らドレインメタルを経てコンタクト層であるＮ＋層、高
耐圧化のためのＮ−層、チャンネル層、ソース側のＮ層
及びＮ＋層を経由し、ソースメタルにより一旦チップ表
面を経由してＰ＋型のスルー拡散層を通過してチップの
裏面に流れるようにされる。
【００４２】上記のようにＩＣ化されたＦＥＴにおいて
は、シリコン基板の裏面側からソース電極を得るもので
あり、それが前記図１０のようにヒートシンクと一体的
に接続されており、かかるヒートシンクはヘッダー１１
の表面に接続される。このた、セラミック基板上には、
上記ヒートシンクを納めるための開口が形成されており
ＩＣの下部を通過する配線を通す余地はない。しかしな
がら、この実施例のＩＣでは、そのＩＣを貫通するだけ
の配線経路が設けられているので、かかる配線経路を利
用することより１層のストリップラインのみを用いつ
つ、前記のような配線の交差を無くすことができる。
は、シリコン基板の裏面側からソース電極を得るもので
あり、それが前記図１０のようにヒートシンクと一体的
に接続されており、かかるヒートシンクはヘッダー１１
の表面に接続される。このた、セラミック基板上には、
上記ヒートシンクを納めるための開口が形成されており
ＩＣの下部を通過する配線を通す余地はない。しかしな
がら、この実施例のＩＣでは、そのＩＣを貫通するだけ
の配線経路が設けられているので、かかる配線経路を利
用することより１層のストリップラインのみを用いつ
つ、前記のような配線の交差を無くすことができる。
【００４３】前記のように、出力電力制御性（ＡＰＣ特
性）の要求に対しては、ＦＥＴのしきい値電圧Ｖthの特
性の揃ったものを組み合わせるのが最も望ましい。この
実施例では、上記２つのＦＥＴが同じ半導体チップに搭
載されているから、そのしきい値電圧Ｖthを良好に揃え
ることができる。しかも、ペア素子として同じ製造工程
で同じ製造条件で形成され、しかも熱的にもバランスさ
せることができるとともに、前記のような端数が素子が
生じることもなく、効率のよいモジュール組み立てを行
うようにすることができる。
性）の要求に対しては、ＦＥＴのしきい値電圧Ｖthの特
性の揃ったものを組み合わせるのが最も望ましい。この
実施例では、上記２つのＦＥＴが同じ半導体チップに搭
載されているから、そのしきい値電圧Ｖthを良好に揃え
ることができる。しかも、ペア素子として同じ製造工程
で同じ製造条件で形成され、しかも熱的にもバランスさ
せることができるとともに、前記のような端数が素子が
生じることもなく、効率のよいモジュール組み立てを行
うようにすることができる。
【００４４】図５には、この発明に係る半導体装置の他
の一実施例の概略構成図が示されている。（Ａ）には、
回路パターン図が示され、（Ｂ）には概略断面図が示さ
れている。この実施例では、前記同様に比較的小さなサ
イズにされた中間段ＦＥＴと比較的大きなサイズにされ
た出力段ＦＥＴとが同一の基板上に形成される。そし
て、半導体チップはヒートシンク（吊りリード）に接続
され、ドレイン電極とゲート電極とは、それぞれワイヤ
ボンディングによりドレインリードとゲートリードとそ
れぞれ接続される。また、ジャンパーリードＪ１とＪ
１’とが設けられるが、これらのリード間は前記のよう
な半導体チップに形成された配線経路ではなく、ワイヤ
により半導体チップの表面を跨ぐように接続される。つ
まり、配線経路としてワイヤが利用される。この構成で
は、半導体チップに形成される素子や配線に対して比較
的大きな距離を持って空間的に分離されているから、信
号のリークが無く、しかも半導体チップの回路パターン
を変更することなく、上記ジャンパーリードの位置を変
えるだけで、他のボンディングワイヤと接触しないこと
を条件に信号経路のルートを変更することができる。
の一実施例の概略構成図が示されている。（Ａ）には、
回路パターン図が示され、（Ｂ）には概略断面図が示さ
れている。この実施例では、前記同様に比較的小さなサ
イズにされた中間段ＦＥＴと比較的大きなサイズにされ
た出力段ＦＥＴとが同一の基板上に形成される。そし
て、半導体チップはヒートシンク（吊りリード）に接続
され、ドレイン電極とゲート電極とは、それぞれワイヤ
ボンディングによりドレインリードとゲートリードとそ
れぞれ接続される。また、ジャンパーリードＪ１とＪ
１’とが設けられるが、これらのリード間は前記のよう
な半導体チップに形成された配線経路ではなく、ワイヤ
により半導体チップの表面を跨ぐように接続される。つ
まり、配線経路としてワイヤが利用される。この構成で
は、半導体チップに形成される素子や配線に対して比較
的大きな距離を持って空間的に分離されているから、信
号のリークが無く、しかも半導体チップの回路パターン
を変更することなく、上記ジャンパーリードの位置を変
えるだけで、他のボンディングワイヤと接触しないこと
を条件に信号経路のルートを変更することができる。
【００４５】図６には、この発明に係る半導体装置の更
に他の一実施例の概略パターン図が示されている。この
実施例では、２つのＦＥＴと２系統の配線経路が形成さ
れる。つまり、２つのＦＥＴのドレインパッド１と２
は、それぞれドレインリードＤ１とＤ２にボンディング
ワイヤにより接続され、２つのＦＥＴのゲートパッド１
と２は、それぞれゲートリードＧ１とＧ２にボンディン
グワイヤにより接続される。そして、１つの配線経路を
構成するジャンパーリードＪ１とＪ１’は、前記のよう
なボンディングワイヤによりチップの表面を飛び越えて
接続される。他の１つの配線経路を構成するジャンパー
リードＪ２とＪ２’は、半導体チップの周辺に沿って素
子や内部配線を迂回するようにジャンパーパターンが形
成され、かかるジャンパーパターンの両端にボンディン
グワイヤにより接続される。このような構成を取ること
により、２つの信号経路はＩＣ内部で交差するようにＩ
Ｃを通過させることができる。
に他の一実施例の概略パターン図が示されている。この
実施例では、２つのＦＥＴと２系統の配線経路が形成さ
れる。つまり、２つのＦＥＴのドレインパッド１と２
は、それぞれドレインリードＤ１とＤ２にボンディング
ワイヤにより接続され、２つのＦＥＴのゲートパッド１
と２は、それぞれゲートリードＧ１とＧ２にボンディン
グワイヤにより接続される。そして、１つの配線経路を
構成するジャンパーリードＪ１とＪ１’は、前記のよう
なボンディングワイヤによりチップの表面を飛び越えて
接続される。他の１つの配線経路を構成するジャンパー
リードＪ２とＪ２’は、半導体チップの周辺に沿って素
子や内部配線を迂回するようにジャンパーパターンが形
成され、かかるジャンパーパターンの両端にボンディン
グワイヤにより接続される。このような構成を取ること
により、２つの信号経路はＩＣ内部で交差するようにＩ
Ｃを通過させることができる。
【００４６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 所望の回路機能を持つ複数からなる回路素子及
び回路配線のいずれとも接続されないで、かつ、互いに
異なる端子列に設けられた少なくとも２つの端子間を接
続させる配線経路を設けることにより、上記配線経路を
利用して回路素子の集積化等による外部配線での交差を
回避させて外部信号経路を構成することができるため、
回路性能と実装上の自由度を向上させることができると
いう効果が得られる。
記の通りである。すなわち、 （１） 所望の回路機能を持つ複数からなる回路素子及
び回路配線のいずれとも接続されないで、かつ、互いに
異なる端子列に設けられた少なくとも２つの端子間を接
続させる配線経路を設けることにより、上記配線経路を
利用して回路素子の集積化等による外部配線での交差を
回避させて外部信号経路を構成することができるため、
回路性能と実装上の自由度を向上させることができると
いう効果が得られる。
【００４７】（２） 上記半導体装置として、高周波電
力増幅モジュールに搭載される増幅素子に適用すること
により、モジュールでのリード線による交差配線や多層
配線基板を用いこと及びかかる多層配線での高周波信号
リークによる特性の劣化が生じることなく、ＩＣ化によ
る特性の揃った増幅素子による高い精度の電力制御が実
現できるという効果が得られる。
力増幅モジュールに搭載される増幅素子に適用すること
により、モジュールでのリード線による交差配線や多層
配線基板を用いこと及びかかる多層配線での高周波信号
リークによる特性の劣化が生じることなく、ＩＣ化によ
る特性の揃った増幅素子による高い精度の電力制御が実
現できるという効果が得られる。
【００４８】（３） 上記半導体装置を通過するだけの
配線経路に対応した外部リードにバイパスコンデンサを
設けることにより、内部素子間での高周波信号に対する
シールドラインを施すことができるために、安定した増
幅動作が得られるという効果が得られる。
配線経路に対応した外部リードにバイパスコンデンサを
設けることにより、内部素子間での高周波信号に対する
シールドラインを施すことができるために、安定した増
幅動作が得られるという効果が得られる。
【００４９】（４） 上記複数増幅素子のＩＣ化によ
り、モジュール組み立て時のＦＥＴロットの組み合わせ
管理が容易になり、組み立て工数の低減や端数ＦＥＴの
発生防止に伴うモジュールのコスト低減とＦＥＴロット
の組み合わせミスポテンシャルがなくなるために品質向
上が図られるという効果が得られる。
り、モジュール組み立て時のＦＥＴロットの組み合わせ
管理が容易になり、組み立て工数の低減や端数ＦＥＴの
発生防止に伴うモジュールのコスト低減とＦＥＴロット
の組み合わせミスポテンシャルがなくなるために品質向
上が図られるという効果が得られる。
【００５０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、半導
体装置はモジュールにより構成されてもよい。つまり、
いわゆるハイブリッド半導体集積装置により構成される
ものであってもよい。この場合には、複数の素子が搭載
される実装基板が前記シリコン等の半導体基板に相当
し、かかる実装基板上にいずれの回路素子や回路線とも
接続されないジャンパー配線パターンを形成しておい
て、モジュールとしての全体封止されたときに、かかる
モジュールを貫通する配線経路が形成されるようにして
置く。このようにすれば、かかるモジュールが搭載され
る実装基板において、信号の伝達経路と電源経路とを交
差させることなく、上記貫通配線を利用して回路を組み
立てるようにすることができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、半導
体装置はモジュールにより構成されてもよい。つまり、
いわゆるハイブリッド半導体集積装置により構成される
ものであってもよい。この場合には、複数の素子が搭載
される実装基板が前記シリコン等の半導体基板に相当
し、かかる実装基板上にいずれの回路素子や回路線とも
接続されないジャンパー配線パターンを形成しておい
て、モジュールとしての全体封止されたときに、かかる
モジュールを貫通する配線経路が形成されるようにして
置く。このようにすれば、かかるモジュールが搭載され
る実装基板において、信号の伝達経路と電源経路とを交
差させることなく、上記貫通配線を利用して回路を組み
立てるようにすることができる。
【００５１】半導体装置は、上記のような高周波増幅を
行う増幅素子の他、比較的大きな回路規模からなる半導
体集積回路装置であってもよい。例えば、ディジタル回
路とアナログ回路とが混在した半導体集積回路装置にお
いて、かかるディジタル回路とアナログ回路の間に、か
かる半導体集積回路装置の内部を貫通するだけの配線経
路を設けるようにする。このような配線経路を設けるこ
とにより、それが搭載される実装基板上で多層配線を用
いることなく、アナログ系の信号経路とディジタル系の
信号経路あるいはディジタル信号経路相互又はアナログ
信号経路相互での交差を無くして配線を行うようにする
ことができる。この場合、上記半導体集積回路装置の内
部を貫通する配線経路として、前記のように電源線やバ
イアス電圧線のような直流電圧経路とすれば、かかる信
号経路を半導体集積回路内部のアナログ系回路とディジ
タル系回路とのシールドの役割も持たせることができ
る。上記半導体装置は、複数系統のアナログ系回路又は
ディジタル系回路のみから構成されてもよい。
行う増幅素子の他、比較的大きな回路規模からなる半導
体集積回路装置であってもよい。例えば、ディジタル回
路とアナログ回路とが混在した半導体集積回路装置にお
いて、かかるディジタル回路とアナログ回路の間に、か
かる半導体集積回路装置の内部を貫通するだけの配線経
路を設けるようにする。このような配線経路を設けるこ
とにより、それが搭載される実装基板上で多層配線を用
いることなく、アナログ系の信号経路とディジタル系の
信号経路あるいはディジタル信号経路相互又はアナログ
信号経路相互での交差を無くして配線を行うようにする
ことができる。この場合、上記半導体集積回路装置の内
部を貫通する配線経路として、前記のように電源線やバ
イアス電圧線のような直流電圧経路とすれば、かかる信
号経路を半導体集積回路内部のアナログ系回路とディジ
タル系回路とのシールドの役割も持たせることができ
る。上記半導体装置は、複数系統のアナログ系回路又は
ディジタル系回路のみから構成されてもよい。
【００５２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、所望の回路機能を持つ複数
からなる回路素子及び回路配線のいずれとも接続されな
いで、かつ、互いに異なる端子列に設けられた少なくと
も２つの端子間を接続させる配線経路を設けることによ
り、上記配線経路を利用して回路素子の集積化等による
外部配線での交差を回避させて外部信号経路を構成する
ことができるため、回路性能と実装上の自由度を向上さ
せることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、所望の回路機能を持つ複数
からなる回路素子及び回路配線のいずれとも接続されな
いで、かつ、互いに異なる端子列に設けられた少なくと
も２つの端子間を接続させる配線経路を設けることによ
り、上記配線経路を利用して回路素子の集積化等による
外部配線での交差を回避させて外部信号経路を構成する
ことができるため、回路性能と実装上の自由度を向上さ
せることができる。
【００５３】上記半導体装置として、高周波電力増幅モ
ジュールに搭載される増幅素子に適用することにより、
モジュールでのリード線による交差配線や多層配線基板
を用いこと及びかかる多層配線での高周波信号リークに
よる特性の劣化が生じることなく、ＩＣ化による特性の
揃った増幅素子による高い精度の電力制御が実現でき
る。
ジュールに搭載される増幅素子に適用することにより、
モジュールでのリード線による交差配線や多層配線基板
を用いこと及びかかる多層配線での高周波信号リークに
よる特性の劣化が生じることなく、ＩＣ化による特性の
揃った増幅素子による高い精度の電力制御が実現でき
る。
【００５４】上記半導体装置を通過するだけの配線経路
に対応した外部リードにバイパスコンデンサを設けるこ
とにより、内部素子間での高周波信号に対するシールド
ラインを施すことができるために、安定した増幅動作が
得られる。
に対応した外部リードにバイパスコンデンサを設けるこ
とにより、内部素子間での高周波信号に対するシールド
ラインを施すことができるために、安定した増幅動作が
得られる。
【００５５】上記複数増幅素子のＩＣ化により、モジュ
ール組み立て時のＦＥＴロットの組み合わせ管理が容易
になり、組み立て工数の低減や端数ＦＥＴの発生防止に
伴うモジュールのコスト低減とＦＥＴロットの組み合わ
せミスポテンシャルがなくなるために品質向上が図られ
る。
ール組み立て時のＦＥＴロットの組み合わせ管理が容易
になり、組み立て工数の低減や端数ＦＥＴの発生防止に
伴うモジュールのコスト低減とＦＥＴロットの組み合わ
せミスポテンシャルがなくなるために品質向上が図られ
る。
【図１】この発明に係る高周波電力増幅モジュールの一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２】図１の高周波電力増幅モジュールにおける中間
増幅段と出力増幅段の回路図である。
増幅段と出力増幅段の回路図である。
【図３】この発明に係る半導体素子の一実施例を示す概
略素子パターン図である。
略素子パターン図である。
【図４】図３におけるシリコンＦＥＴの要部一実施例を
示す素子構造断面図である。
示す素子構造断面図である。
【図５】この発明に係る半導体装置の他の一実施例を示
す概略構成図である。
す概略構成図である。
【図６】この発明に係る半導体装置の更に他の一実施例
を示す概略パターン図である。
を示す概略パターン図である。
【図７】この発明が適用される高周波電力増幅モジュー
ルの一実施例を示すブロック図である。
ルの一実施例を示すブロック図である。
【図８】図７の高周波電力増幅モジュールの組立完成状
態の一部分の一例を示す平面図である。
態の一部分の一例を示す平面図である。
【図９】図７の高周波電力増幅モジュールの組立完成状
態の残り一部分の一例を示す平面図である。
態の残り一部分の一例を示す平面図である。
【図１０】図７の高周波電力増幅モジュールにおけるＦ
ＥＴ（チップキャリア）搭載部における断面構造図であ
る。
ＥＴ（チップキャリア）搭載部における断面構造図であ
る。
【図１１】この発明を説明するための高周波電力増幅モ
ジュールのブロック図である。
ジュールのブロック図である。
【図１２】この発明を説明するための高周波電力増幅モ
ジュールのブロック図である。
ジュールのブロック図である。
【図１３】この発明を説明するための高周波電力増幅モ
ジュールのブロック図である。
ジュールのブロック図である。
【図１４】この発明を説明するための高周波電力増幅モ
ジュールのブロック図である。
ジュールのブロック図である。
Ｃ１〜Ｃ１３、ＣＡ，ＣＢ…チップコンデンサ、ＦＥＴ
１〜ＦＥＴ３…電界効果トランジスタ、Ｄ１，Ｄ２…ド
レインリード、Ｇ１，Ｇ２…ゲートリード、Ｊ１〜Ｊ
２’…ジャンパーリード、１…モジュール、３…ハン
ダ、４…セラミック基板、１１…ヘッダー、１１ａ…ニ
ッケルメッキ、１２ａ〜１２ｃ…セラミック貫通穴、１
３ａ〜１３ｃ…ヒートシンク、１４ａ〜１４ｃ…ＦＥＴ
チップ、１５ａ〜１５ｃ…ボストタブ、１６ａ〜１６ｃ
…ボンディングワイヤ、１８…ストリップライン、１９
…ＧＮＤパターン、２０…印刷抵抗、２１ａ〜２１ｂ…
バイパスコンデンサ、２２ａ〜２２ｄ…リード、４９…
Ａｕ−Ｓｉ共晶、５０…ＦＥＴチップ、８０…チップキ
ャリア、８２ｂ…ドレインリード、８３ｂ…ゲートリー
ド、８５…ヒートシンク、８８…ゲートボンディングワ
イヤ、８９…ドレインボンディングワイヤ、９０…ソー
スボンディングパッド。
１〜ＦＥＴ３…電界効果トランジスタ、Ｄ１，Ｄ２…ド
レインリード、Ｇ１，Ｇ２…ゲートリード、Ｊ１〜Ｊ
２’…ジャンパーリード、１…モジュール、３…ハン
ダ、４…セラミック基板、１１…ヘッダー、１１ａ…ニ
ッケルメッキ、１２ａ〜１２ｃ…セラミック貫通穴、１
３ａ〜１３ｃ…ヒートシンク、１４ａ〜１４ｃ…ＦＥＴ
チップ、１５ａ〜１５ｃ…ボストタブ、１６ａ〜１６ｃ
…ボンディングワイヤ、１８…ストリップライン、１９
…ＧＮＤパターン、２０…印刷抵抗、２１ａ〜２１ｂ…
バイパスコンデンサ、２２ａ〜２２ｄ…リード、４９…
Ａｕ−Ｓｉ共晶、５０…ＦＥＴチップ、８０…チップキ
ャリア、８２ｂ…ドレインリード、８３ｂ…ゲートリー
ド、８５…ヒートシンク、８８…ゲートボンディングワ
イヤ、８９…ドレインボンディングワイヤ、９０…ソー
スボンディングパッド。
Claims (8)
- 【請求項１】 所望の回路機能を持つ複数からなる回路
素子及び回路配線と、上記回路素子及び回路配線のいず
れとも接続されないで、かつ、互いに異なる端子列に設
けられた少なくとも２つの端子間を接続させる配線経路
とを備えてなることを特徴とする半導体装置。 - 【請求項２】 上記配線経路は、半導体基板上に形成さ
れ、ボンディングパッドと一体的に形成された最上層の
金属配線層により構成されるものであることを特徴とす
る請求項１の半導体装置。 - 【請求項３】 上記配線経路は、上記少なくとも２つの
端子に対応されたボンディングパッド間を接続するボン
ディングワイヤにより構成されるものであることを特徴
とする請求項１の半導体装置。 - 【請求項４】 上記配線経路は互いに対向する端子列に
設けられた２つ端子間を接続するものであることを特徴
とする請求項１の半導体装置。 - 【請求項５】 第１の回路素子とそれに対応して設けら
れる第１の回路配線と、第２の回路素子とそれに対応し
て設けられる第２の回路配線と、上記第１と第２の回路
素子及び回路配線のいずれにも接続されないで、上記第
１と第２の回路を区切るように形成されてなり両端が外
部端子に接続されてなる第３の配線経路と、かかる各回
路素子及び配線が共通の半導体基板上に形成されてなる
ことを特徴とする半導体装置。 - 【請求項６】 第１の回路素子とそれに対応して設けら
れる第１の回路配線が形成された第１の半導体チップ
と、第２の回路素子とそれに対応して設けられる第２の
回路配線が形成されてなる第２の半導体チップと、上記
第１と第２の半導体チップが搭載されるモジュール基板
と、かかるモジュール基板上に形成されてなり、上記第
１の回路素子及び回路配線及び第２の回路素子及び回路
配線のいずれにも接続されないでその両端が上記モジュ
ール基板の外部端子に接続されてなる第３の配線経路
と、上記モジュール基板を一体的に封止してなる封止体
とからなることを特徴とする半導体装置。 - 【請求項７】 上記所望の回路機能を持つ複数からなる
回路素子及び回路配線は、高周波帯域の電力増幅回路を
構成する第１、第２及び第３の増幅回路のうちの第２と
第３の増幅回路を構成する増幅素子及びそれと接続され
る回路配線であり、かかる第２と第３の増幅回路の増幅
素子を区切るように上記配線経路が設けられ、その両端
が２つの端子間に接続されるものであることを特徴とす
る請求項１の半導体装置。 - 【請求項８】 上記配線経路の両端が接続される２つの
端子には、それぞれバイパスコンデンサが設けられ、か
かる配線経路は直流電圧を伝達するために用いられるこ
とを特徴とする請求項７の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196179A JPH0927507A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196179A JPH0927507A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927507A true JPH0927507A (ja) | 1997-01-28 |
Family
ID=16353519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7196179A Pending JPH0927507A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927507A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11154837A (ja) * | 1997-09-18 | 1999-06-08 | Sanyo Electric Co Ltd | 半導体装置、半導体集積回路および高周波処理回路 |
| KR100562349B1 (ko) * | 1998-07-06 | 2006-03-17 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 |
| JP2008228347A (ja) * | 2008-05-26 | 2008-09-25 | Renesas Technology Corp | 高周波電力増幅器モジュール |
| JP2009200910A (ja) * | 2008-02-22 | 2009-09-03 | Toshiba Corp | 電力増幅装置及びこの電力増幅装置を用いた送信機 |
| US8295057B2 (en) | 1998-07-06 | 2012-10-23 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| CN117394808A (zh) * | 2023-12-06 | 2024-01-12 | 烟台睿创微纳技术股份有限公司 | 一种功率放大器 |
-
1995
- 1995-07-07 JP JP7196179A patent/JPH0927507A/ja active Pending
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| US7778034B2 (en) | 2008-02-22 | 2010-08-17 | Kabushiki Kaisha Toshiba | Power amplification device and transmitter using it |
| JP4528838B2 (ja) * | 2008-02-22 | 2010-08-25 | 株式会社東芝 | 電力増幅装置及びこの電力増幅装置を用いた送信機 |
| US7907413B2 (en) | 2008-02-22 | 2011-03-15 | Kabushiki Kaisha Toshiba | Power amplification device and transmitter using it |
| JP2008228347A (ja) * | 2008-05-26 | 2008-09-25 | Renesas Technology Corp | 高周波電力増幅器モジュール |
| CN117394808A (zh) * | 2023-12-06 | 2024-01-12 | 烟台睿创微纳技术股份有限公司 | 一种功率放大器 |
| CN117394808B (zh) * | 2023-12-06 | 2024-03-26 | 烟台睿创微纳技术股份有限公司 | 一种功率放大器 |
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